JPH0721528B2 - Ｃｍｏｓ素子のラツチアツプ現象測定方法 - Google Patents
Ｃｍｏｓ素子のラツチアツプ現象測定方法Info
- Publication number
- JPH0721528B2 JPH0721528B2 JP60100247A JP10024785A JPH0721528B2 JP H0721528 B2 JPH0721528 B2 JP H0721528B2 JP 60100247 A JP60100247 A JP 60100247A JP 10024785 A JP10024785 A JP 10024785A JP H0721528 B2 JPH0721528 B2 JP H0721528B2
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- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】 （ａ）技術分野 この発明は静電パルスを印加してCMOS素子のラッチアッ
プ耐量を測定する場合等に実施するラッチアップ現象測
定方法に関する。
プ耐量を測定する場合等に実施するラッチアップ現象測
定方法に関する。
（ｂ）従来技術とその欠点 静電パルスを印加してCMOS素子のラッチアップ現象を測
定する従来の方法は、第３図に示すようにCMOS素子の被
測定デバイスDUT（Device Under Test）の出力側に電
流計Ａと電源Ｅを接続し、入力側に入力抵抗Ｒを介して
キャパシタＣを接続し、スイッチSWを接点ａから接点ｂ
に切り換えたときのDUTの出力電流IDDを電流計Ａで測定
する。即ち、スイッチSWを接点ａに接続しておいてキャ
パシタＣに入力電源によって電圧Ｖを充電しておき、ス
イッチSWを接点ｂに切り換えることによってDUTに対し
てキャパシタＣの充電電圧の静電パルスを印加し、その
ときに電流計Ａの指針が振り切れるかどうかを目視によ
って確認することによりラッチアップ現象の有無を測定
する。この方法によれば指針が振り切れたときにDUTが
ラッチアップしたと判断することができる。ラッチアッ
プ耐量は電流計Ａの指針が振り切れる前回の測定での入
力電源の設定電圧値Ｖで知ることができる。
定する従来の方法は、第３図に示すようにCMOS素子の被
測定デバイスDUT（Device Under Test）の出力側に電
流計Ａと電源Ｅを接続し、入力側に入力抵抗Ｒを介して
キャパシタＣを接続し、スイッチSWを接点ａから接点ｂ
に切り換えたときのDUTの出力電流IDDを電流計Ａで測定
する。即ち、スイッチSWを接点ａに接続しておいてキャ
パシタＣに入力電源によって電圧Ｖを充電しておき、ス
イッチSWを接点ｂに切り換えることによってDUTに対し
てキャパシタＣの充電電圧の静電パルスを印加し、その
ときに電流計Ａの指針が振り切れるかどうかを目視によ
って確認することによりラッチアップ現象の有無を測定
する。この方法によれば指針が振り切れたときにDUTが
ラッチアップしたと判断することができる。ラッチアッ
プ耐量は電流計Ａの指針が振り切れる前回の測定での入
力電源の設定電圧値Ｖで知ることができる。
しかしながら、DUTの入力に加わる電圧は非常に高い周
波数成分を含む静電パルスであるため、ラッチアップ時
の電流IDDは過渡的にパルス状となるのに対し、上記の
従来の方法では応答速度の非常に遅い可動コイルを使用
した電流計を使用しているため、ラッチアップ現象を正
確に捕らえることができず、信頼性の高い測定データを
確実に得ることができない不都合があった。
波数成分を含む静電パルスであるため、ラッチアップ時
の電流IDDは過渡的にパルス状となるのに対し、上記の
従来の方法では応答速度の非常に遅い可動コイルを使用
した電流計を使用しているため、ラッチアップ現象を正
確に捕らえることができず、信頼性の高い測定データを
確実に得ることができない不都合があった。
（ｃ）発明の目的 この発明の目的は上記の不都合を解消し、静電パルス印
加から数μsec後の電源電流値を検出することでラッチ
アップ現象を正確に測定することのできる方法を提供す
ることにある。
加から数μsec後の電源電流値を検出することでラッチ
アップ現象を正確に測定することのできる方法を提供す
ることにある。
（ｄ）発明の構成 この発明は、CMOS素子の所定の端子に静電パルスを印加
し、この静電パルスの印加により数マイクロ秒乃至数10
マイクロ秒後に発生する電源電流の立ち上がり時点での
電源電流値を検出し、該電源電流値によりラッチアップ
現象の有無を測定し、該電源電流値が所定の電流値以上
になった時には前記静電パルスの印加を切断することを
特徴とする。
し、この静電パルスの印加により数マイクロ秒乃至数10
マイクロ秒後に発生する電源電流の立ち上がり時点での
電源電流値を検出し、該電源電流値によりラッチアップ
現象の有無を測定し、該電源電流値が所定の電流値以上
になった時には前記静電パルスの印加を切断することを
特徴とする。
なお、前記数μsec〜数10μsecの遅延時間はCMOS素子の
種類などに応じて決定すればよく、ラッチアップパルス
のピーク前（第２図（ハ）参照）のタイミングを選択す
ればよい。また、該電源電流値の検出は、過渡電流波形
をオシロスコープに表示して所定タイミングの電流値を
観測することによって行うことができる。
種類などに応じて決定すればよく、ラッチアップパルス
のピーク前（第２図（ハ）参照）のタイミングを選択す
ればよい。また、該電源電流値の検出は、過渡電流波形
をオシロスコープに表示して所定タイミングの電流値を
観測することによって行うことができる。
（ｅ）実施例 第１図はこの発明に係る測定方法を実施する装置のブロ
ック図である。
ック図である。
構成において、第３図に示す従来の測定方法を実施する
装置と相違する部分は、電流計Ａに換えてカレントプロ
ープCPを接続し、そのプロープの出力信号をシンクロス
コープSSに導くようにした点である。このようにするこ
とによって、DUTに静電パルス（電圧パルス）を印加し
たときの電流IDDはシンクロスコープSSの画面Ｄに現れ
る。第２図は静電パルスｐを印加したときのDUTの電源
電圧VDDおよび電流IDDの波形を示している。同図の波形
はDUTがラッチアップしたときのものである。ラッチア
ップ時の電流IDDの過渡期の波形は図示するように５μs
ec〜数10μsecの間においてパルス状となる。この波形
を観測できれば、そのときの入力電圧Ｖによってラッチ
アップ現象が生じたことを判断することができる。この
場合電源Ｅの電流制限能力が大きいときには図の（イ）
で示すようにラッチアップ後比較的大きな電流が継続し
て流れる。このため、DUTによっては（イ）の状態をあ
る程度継続したとき破壊するものも生じてくる。電源Ｅ
の電流制限能力が小さいときには（ロ）で示すようにラ
ッチアップが生じた後継続した大きな電流が流れなくな
る。したがって電源Ｅに電流制限能力の大きいものを使
用しているときには、上記のパルス波形を観測した直後
に電源Ｅを回路から切り離すことによりDUTの破壊を防
ぐことができる。
装置と相違する部分は、電流計Ａに換えてカレントプロ
ープCPを接続し、そのプロープの出力信号をシンクロス
コープSSに導くようにした点である。このようにするこ
とによって、DUTに静電パルス（電圧パルス）を印加し
たときの電流IDDはシンクロスコープSSの画面Ｄに現れ
る。第２図は静電パルスｐを印加したときのDUTの電源
電圧VDDおよび電流IDDの波形を示している。同図の波形
はDUTがラッチアップしたときのものである。ラッチア
ップ時の電流IDDの過渡期の波形は図示するように５μs
ec〜数10μsecの間においてパルス状となる。この波形
を観測できれば、そのときの入力電圧Ｖによってラッチ
アップ現象が生じたことを判断することができる。この
場合電源Ｅの電流制限能力が大きいときには図の（イ）
で示すようにラッチアップ後比較的大きな電流が継続し
て流れる。このため、DUTによっては（イ）の状態をあ
る程度継続したとき破壊するものも生じてくる。電源Ｅ
の電流制限能力が小さいときには（ロ）で示すようにラ
ッチアップが生じた後継続した大きな電流が流れなくな
る。したがって電源Ｅに電流制限能力の大きいものを使
用しているときには、上記のパルス波形を観測した直後
に電源Ｅを回路から切り離すことによりDUTの破壊を防
ぐことができる。
ラッチアップしないときには図示するような５μsec〜
数10μsec程度の大きなパルス状のラッチアップ電流が
流れることなく、僅かにCMOSの入力側に存在する寄生ダ
イオードによるパルス状の100〜200nsec程度の細いパル
スが生じるだけである。このためシンクロスコープの画
面Ｄ上でラッチアップ現象の有無をこのパルス状の波形
を見ることによって確実に判断することができる。また
画面Ｄ上にラッチアップの過渡期の電流波形を見れるこ
とから、この過渡期の電流波形を全部見なくてもこの波
形の立ち上がり時点である（ハ）の時点でラッチアップ
現象を知ることができる。すなわち、静電パルス印加か
ら５μsec〜数10μsec後の一瞬の電源電流値を検出し、
この電源電流値が所定の電流値以上の時にラッチアップ
現象が発生していることを知ることができる。そして、
ラッチアップ現象が発生していることを知ると直ちにス
イッチSWを入力電源Ｖ側に切り換える。このような方法
によると電源Ｅの制限能力の大小にかかわらず（ハ）の
時点でラッチアップ現象を測定して直ちにスイッチSWを
入力電源Ｖ側に切り換えるため、DUTのラッチアップ現
象を非破壊で測定することができる。
数10μsec程度の大きなパルス状のラッチアップ電流が
流れることなく、僅かにCMOSの入力側に存在する寄生ダ
イオードによるパルス状の100〜200nsec程度の細いパル
スが生じるだけである。このためシンクロスコープの画
面Ｄ上でラッチアップ現象の有無をこのパルス状の波形
を見ることによって確実に判断することができる。また
画面Ｄ上にラッチアップの過渡期の電流波形を見れるこ
とから、この過渡期の電流波形を全部見なくてもこの波
形の立ち上がり時点である（ハ）の時点でラッチアップ
現象を知ることができる。すなわち、静電パルス印加か
ら５μsec〜数10μsec後の一瞬の電源電流値を検出し、
この電源電流値が所定の電流値以上の時にラッチアップ
現象が発生していることを知ることができる。そして、
ラッチアップ現象が発生していることを知ると直ちにス
イッチSWを入力電源Ｖ側に切り換える。このような方法
によると電源Ｅの制限能力の大小にかかわらず（ハ）の
時点でラッチアップ現象を測定して直ちにスイッチSWを
入力電源Ｖ側に切り換えるため、DUTのラッチアップ現
象を非破壊で測定することができる。
（ｆ）発明の効果 以上のようにこの発明によれば、CMOS素子の入力端子に
静電パルスを印加してから数μsec〜数10μsec後の電源
電流値によってラッチアップ現象を測定するようにした
ために、応答の遅れの問題が全くなく、ラッチアップ現
象時の過渡期に生じる出力電流の数μsec〜数10μsec幅
のパルス波形の立ち上がり時にラッチアップ現象を正確
に測定することができる。
静電パルスを印加してから数μsec〜数10μsec後の電源
電流値によってラッチアップ現象を測定するようにした
ために、応答の遅れの問題が全くなく、ラッチアップ現
象時の過渡期に生じる出力電流の数μsec〜数10μsec幅
のパルス波形の立ち上がり時にラッチアップ現象を正確
に測定することができる。
また、CMOS素子に静電パルス（電圧パルス）を印加して
いるため、電流パルスを印加した場合に比してより早く
ラッチアップしているかどうかを判断することができ
る。これは、電圧パルスが数μsec〜数10μsecの短いパ
ルスであるのに対して、電流パルスは１〜10ms（100〜1
000倍）と非常に長いパルスだからである。また、ラッ
チアップを測定すると電源を切るため、ラッチアップ耐
量を越えた電流が流れる時間が短くCMOS素子を破壊する
ことなくラッチアップ現象を測定できる利点がある。
いるため、電流パルスを印加した場合に比してより早く
ラッチアップしているかどうかを判断することができ
る。これは、電圧パルスが数μsec〜数10μsecの短いパ
ルスであるのに対して、電流パルスは１〜10ms（100〜1
000倍）と非常に長いパルスだからである。また、ラッ
チアップを測定すると電源を切るため、ラッチアップ耐
量を越えた電流が流れる時間が短くCMOS素子を破壊する
ことなくラッチアップ現象を測定できる利点がある。
第１図はこの発明に係るラッチアップ現象測定方法を実
施する装置のブロック図、第２図はラッチアップ現象時
の入出力電圧，電流波形を示す図である。第３図は従来
のラッチアップ現象測定方法を実施する装置のブロック
図である。 DUT……被測定デバイス（CMOS素子）、 SS……シンクロスコープ、 Ｃ……静電パルス印加用キャパシタ、 Ｖ……入力電圧、Ｅ……電源。
施する装置のブロック図、第２図はラッチアップ現象時
の入出力電圧，電流波形を示す図である。第３図は従来
のラッチアップ現象測定方法を実施する装置のブロック
図である。 DUT……被測定デバイス（CMOS素子）、 SS……シンクロスコープ、 Ｃ……静電パルス印加用キャパシタ、 Ｖ……入力電圧、Ｅ……電源。
Claims (1)
- 【請求項１】CMOS素子の所定の端子に静電パルスを印加
し、この静電パルスの印加により数マイクロ秒乃至数10
マイクロ秒後に発生する電源電流の立ち上がり時点での
電源電流値を検出し、該電源電流値によりラッチアップ
現象の有無を測定し、該電源電流値が所定の電流値以上
になった時には前記静電パルスの印加を切断することを
特徴とするCMOS素子のラッチアップ現象測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60100247A JPH0721528B2 (ja) | 1985-05-09 | 1985-05-09 | Ｃｍｏｓ素子のラツチアツプ現象測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60100247A JPH0721528B2 (ja) | 1985-05-09 | 1985-05-09 | Ｃｍｏｓ素子のラツチアツプ現象測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61256266A JPS61256266A (ja) | 1986-11-13 |
| JPH0721528B2 true JPH0721528B2 (ja) | 1995-03-08 |
Family
ID=14268906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60100247A Expired - Lifetime JPH0721528B2 (ja) | 1985-05-09 | 1985-05-09 | Ｃｍｏｓ素子のラツチアツプ現象測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721528B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001235A2 (en) * | 2000-06-26 | 2002-01-03 | Integral Solutions, International | Testing device with a cdm simulator for providing a rapid discharge |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644866A (en) * | 1979-09-21 | 1981-04-24 | Hitachi Ltd | Measurement of breakdown strength of latch circuit |
| JPS57163876A (en) * | 1981-03-31 | 1982-10-08 | Mitsubishi Electric Corp | Measuring method for latch-up dielectric strength of complementary mos integrated-circuit device |
-
1985
- 1985-05-09 JP JP60100247A patent/JPH0721528B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61256266A (ja) | 1986-11-13 |
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