JPH0721780B2 - バッファ無効化処理装置 - Google Patents
バッファ無効化処理装置Info
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- JPH0721780B2 JPH0721780B2 JP62168263A JP16826387A JPH0721780B2 JP H0721780 B2 JPH0721780 B2 JP H0721780B2 JP 62168263 A JP62168263 A JP 62168263A JP 16826387 A JP16826387 A JP 16826387A JP H0721780 B2 JPH0721780 B2 JP H0721780B2
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- Japan
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- buffer
- storage
- processor
- ways
- invalidation
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- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 ［概 要］ 本発明は、記憶装置を共有し自装置内のバッファストレ
ージに記憶装置の一部の複写を有し、該バッファストレ
ージを用いて処理を行なう複数のプロセッサからなる系
のバッファストレージの無効化に係る制御に関し、 バッファストレージに対応するバッファ無効化処理装置
が障害を生じた場合、これに対応するバッファメモリの
ウェイ切り離しが行なわれて、その切り離しの数が多い
場合には、むしろバッファ無効化処理装置が存在しない
場合より、性能が低下するという問題点を解決すること
を目的とし、 該バッファ無効化処理装置のエラーによる切り離しウェ
イ数が予め定めた閾値を越えたとき、いずれかのプロセ
ッサが記憶装置に書き込みを行なった際に、その書き込
みに係るデータが当該プロセッサのバッファストレージ
に保持されているかいないかが判らない場合には、当該
プロセッサに対して自分のバッファストレージに前記書
き込みに係るデータを保持しているかいないかどうかを
調べることを指示するバッファ無効化要求を発行する手
段を設けて、バッファ無効化処理装置を構成する。
ージに記憶装置の一部の複写を有し、該バッファストレ
ージを用いて処理を行なう複数のプロセッサからなる系
のバッファストレージの無効化に係る制御に関し、 バッファストレージに対応するバッファ無効化処理装置
が障害を生じた場合、これに対応するバッファメモリの
ウェイ切り離しが行なわれて、その切り離しの数が多い
場合には、むしろバッファ無効化処理装置が存在しない
場合より、性能が低下するという問題点を解決すること
を目的とし、 該バッファ無効化処理装置のエラーによる切り離しウェ
イ数が予め定めた閾値を越えたとき、いずれかのプロセ
ッサが記憶装置に書き込みを行なった際に、その書き込
みに係るデータが当該プロセッサのバッファストレージ
に保持されているかいないかが判らない場合には、当該
プロセッサに対して自分のバッファストレージに前記書
き込みに係るデータを保持しているかいないかどうかを
調べることを指示するバッファ無効化要求を発行する手
段を設けて、バッファ無効化処理装置を構成する。
［産業上の利用分野］ 本発明は記憶装置と、該記憶装置に書き込まれた一部の
データを複写して保持することの可能なバッファストレ
ージを擁する複数のプロセッサと、前記記憶装置と複数
のプロセッサとの間に位置して、データの書き込みある
いは読み出しの制御を行なう記憶制御装置内からなる系
の該記憶制御装置内にあって、いずれかのプロセッサが
記憶装置の或る領域に情報を書き込んだとき、他のプロ
セッサのバッファストレージに保持している当該領域の
情報を無効化するバッファ無効化処理装置の制御に関す
る。
データを複写して保持することの可能なバッファストレ
ージを擁する複数のプロセッサと、前記記憶装置と複数
のプロセッサとの間に位置して、データの書き込みある
いは読み出しの制御を行なう記憶制御装置内からなる系
の該記憶制御装置内にあって、いずれかのプロセッサが
記憶装置の或る領域に情報を書き込んだとき、他のプロ
セッサのバッファストレージに保持している当該領域の
情報を無効化するバッファ無効化処理装置の制御に関す
る。
［従来の技術］ 第５図はバッファストレージの無効化の制御について説
明する図であって、51、52はプロセッサ、53は記憶装置
（本明細書においては以下記憶装置をMSUということも
ある）、54は記憶制御装置（本明細書においては以下記
憶制御装置をMCUということもある）、51a、51bはバッ
ファストレージ（図においては略号にてBSと記載）、54
bはバッファ無効化処理装置（図においては略号にてTAG
2と記載している。また本明細書においては以下、バッ
ファ無効化処理装置のことをTAG2ともいう）を表してい
る。
明する図であって、51、52はプロセッサ、53は記憶装置
（本明細書においては以下記憶装置をMSUということも
ある）、54は記憶制御装置（本明細書においては以下記
憶制御装置をMCUということもある）、51a、51bはバッ
ファストレージ（図においては略号にてBSと記載）、54
bはバッファ無効化処理装置（図においては略号にてTAG
2と記載している。また本明細書においては以下、バッ
ファ無効化処理装置のことをTAG2ともいう）を表してい
る。
同図において、プロセッサ51あるいはプロセッサ52は、
それぞれバッファストレージ51aあるいは52a内蔵してい
て、これに記憶装置53の内容の一部を複写してこれを用
いて処理を行なっている。
それぞれバッファストレージ51aあるいは52a内蔵してい
て、これに記憶装置53の内容の一部を複写してこれを用
いて処理を行なっている。
このようにすれば、各プロセッサは命令の処理ごとに記
憶装置53にアクセスする必要がなく処理を迅速に行なう
ことができる。
憶装置53にアクセスする必要がなく処理を迅速に行なう
ことができる。
このような構成の系においては、いずれかのCPUが、MSU
の内容を更新（書き込み）した場合には、該当する領域
を、他のプロセッサが、そのバッファストレージに保有
している場合には、これが、そのまま使用されると不都
合を生ずるので、その内容が無効である旨の通知を該当
するプロセッサに行なうなどの処理をする必要がある。
の内容を更新（書き込み）した場合には、該当する領域
を、他のプロセッサが、そのバッファストレージに保有
している場合には、これが、そのまま使用されると不都
合を生ずるので、その内容が無効である旨の通知を該当
するプロセッサに行なうなどの処理をする必要がある。
この処理は、通常記憶制御装置54によって行なわれる。
該記憶制御装置54は、バッファ無効化処理装置54bに、
各プロセッサのバッファストレージが今記憶装置のどの
領域を複写して保有しているかの情報（TAG）を有して
おり、これを参照して該当するプロセッサがあれば該プ
ロセッサに対して直ちにバッファ無効化要求信号を発出
する。
該記憶制御装置54は、バッファ無効化処理装置54bに、
各プロセッサのバッファストレージが今記憶装置のどの
領域を複写して保有しているかの情報（TAG）を有して
おり、これを参照して該当するプロセッサがあれば該プ
ロセッサに対して直ちにバッファ無効化要求信号を発出
する。
このような制御により、該当する領域の内容の複写を保
有していないプロセッサに対してまで、バッファ無効化
要求信号を発出するなどの無意味な処理を排除すること
により迅速な制御が行なえるようにしている。
有していないプロセッサに対してまで、バッファ無効化
要求信号を発出するなどの無意味な処理を排除すること
により迅速な制御が行なえるようにしている。
［発明が解決しようとする問題点］ 上述したような系においては、バッファ・ストレージ
（BS）及びバッファ無効化処理装置（TAG2）はスラッシ
ングを防止するため複数ウェイ（WAY）から構成され、
一部のウェイ（WAY）に固定故障が生じたと判断される
場合には該ウェイの切離しが行なわれる。このときTAG2
のあるウェイが切離されるとBSの対応するウェイも切離
されなければならないが、切離されるウェイが増えるに
従い、性能の低下は大きくなる。
（BS）及びバッファ無効化処理装置（TAG2）はスラッシ
ングを防止するため複数ウェイ（WAY）から構成され、
一部のウェイ（WAY）に固定故障が生じたと判断される
場合には該ウェイの切離しが行なわれる。このときTAG2
のあるウェイが切離されるとBSの対応するウェイも切離
されなければならないが、切離されるウェイが増えるに
従い、性能の低下は大きくなる。
本来、BSは、プロセッサが記憶装置へ直接アクセスする
回数を減少せしめて、処理速度を向上させるために設け
られるものである。
回数を減少せしめて、処理速度を向上させるために設け
られるものである。
ところが、従来、実際には使用可能なBSがあるにもかか
わらず、TAG2の故障によって使用できないために必要以
上の性能の低下が生ずるという問題点があった。
わらず、TAG2の故障によって使用できないために必要以
上の性能の低下が生ずるという問題点があった。
本発明は、このような従来の問題点に鑑み、バッファス
トレージが、正常であるにもかかわらず、TAG2の故障に
よって、バッファストレージが使用不可能となり、その
ため処理速度が極端に低下するという不都合を生ずるこ
とのないバッファ無効化処理装置の制御方式を提供する
ことを目的としている。
トレージが、正常であるにもかかわらず、TAG2の故障に
よって、バッファストレージが使用不可能となり、その
ため処理速度が極端に低下するという不都合を生ずるこ
とのないバッファ無効化処理装置の制御方式を提供する
ことを目的としている。
［問題点を解決するための手段］ 本発明によれば上述の目的は前記特許請求の範囲に記載
した手段により達成される。
した手段により達成される。
すなわち、本発明は、記憶装置と、該記憶装置に書き込
まれた一部のデータを複写して保持することの可能なバ
ッファストレージを擁する複数のプロセッサと、前記記
憶装置と複数のプロセッサとの間に位置して、データの
書き込みあるいは読み出しの制御を行なう記憶制御装置
からなる系の、該記憶制御装置内にあって、いずれかの
プロセッサが記憶装置の或る領域に情報を書き込んだと
き、他のプロセッサのバッファストレージに保持してい
る当該領域の情報を無効化するバッファ無効化処理装置
であって、〈イ〉該バッファ無効化処理装置のエラーに
よって切り離されたバッファストレージのウェイ数が予
め定めた閾値を越えない間、いずれかのプロセッサが記
憶装置に書き込みを行なった際に、バッファ無効化処理
装置のウェイを参照し、その書き込みに係るデータが当
該プロセッサのバッファストレージに保持されていた場
合には、当該プロセッサに対してバッファ無効化要求を
発行する手段と、〈ロ〉該バッファ無効化処理装置のエ
ラーによって切り離されたバッファストレージのウェイ
数が予め定めた閾値を越えたとき、いずれかのプロセッ
サが記憶装置に書き込みを行なった際に、その書き込み
に係るデータが当該プロセッサのバッファストレージに
保持されているかいないかが判らない場合には、当該プ
ロセッサに対して自分のバッファストレージに前記書き
込みに係るデータを保持しているかいないかどうかを調
べることを指示するバッファ無効化要求を発行する手段
とを具備することを特徴とするバッファ無効化処理装置
である。
まれた一部のデータを複写して保持することの可能なバ
ッファストレージを擁する複数のプロセッサと、前記記
憶装置と複数のプロセッサとの間に位置して、データの
書き込みあるいは読み出しの制御を行なう記憶制御装置
からなる系の、該記憶制御装置内にあって、いずれかの
プロセッサが記憶装置の或る領域に情報を書き込んだと
き、他のプロセッサのバッファストレージに保持してい
る当該領域の情報を無効化するバッファ無効化処理装置
であって、〈イ〉該バッファ無効化処理装置のエラーに
よって切り離されたバッファストレージのウェイ数が予
め定めた閾値を越えない間、いずれかのプロセッサが記
憶装置に書き込みを行なった際に、バッファ無効化処理
装置のウェイを参照し、その書き込みに係るデータが当
該プロセッサのバッファストレージに保持されていた場
合には、当該プロセッサに対してバッファ無効化要求を
発行する手段と、〈ロ〉該バッファ無効化処理装置のエ
ラーによって切り離されたバッファストレージのウェイ
数が予め定めた閾値を越えたとき、いずれかのプロセッ
サが記憶装置に書き込みを行なった際に、その書き込み
に係るデータが当該プロセッサのバッファストレージに
保持されているかいないかが判らない場合には、当該プ
ロセッサに対して自分のバッファストレージに前記書き
込みに係るデータを保持しているかいないかどうかを調
べることを指示するバッファ無効化要求を発行する手段
とを具備することを特徴とするバッファ無効化処理装置
である。
［作 用］ 第１図は、本発明の原理を説明するブロック図である。
同図において、不図示のいずれかの他のプロセッサが記
憶装置に対する書き込みをした場合には、アドレスレジ
スタ４にその書き込みアドレス（STADR）がセットされ
る。一方、［TAG2］のウェイ61〜6nには、当該プロセッ
サに設けたバッファストレージ（BS）２のウェイ21〜2n
に保持されているデータの、記憶装置におけるアドレス
情報が格納されている。従って、［TAG2］用のアドレス
比較器11〜1nは、アドレスレジスタ４にセットされた他
のプロセッサの書き込みアドレスに相当するデータが、
バッファストレージ（BS）２に存在する場合にオンとな
って一致信号を出力する。
同図において、不図示のいずれかの他のプロセッサが記
憶装置に対する書き込みをした場合には、アドレスレジ
スタ４にその書き込みアドレス（STADR）がセットされ
る。一方、［TAG2］のウェイ61〜6nには、当該プロセッ
サに設けたバッファストレージ（BS）２のウェイ21〜2n
に保持されているデータの、記憶装置におけるアドレス
情報が格納されている。従って、［TAG2］用のアドレス
比較器11〜1nは、アドレスレジスタ４にセットされた他
のプロセッサの書き込みアドレスに相当するデータが、
バッファストレージ（BS）２に存在する場合にオンとな
って一致信号を出力する。
ところで、［TAG2］のウェイ61〜6nに故障が発生した場
合には、そのウェイの切り離しが行なわれる。［TAG2］
では、そのような切り離しウェイ数が予め定めた閾値を
越えていないかを検査し、［TAG2］のエラーによる切り
離しウェイ数が予め定めた閾値を越えない間、上記動物
を継続する。但し、エラーによって切り離された［TAG
2］の各ウェイからの一致信号は無視する。そして、一
致信号が得られた場合にのみ、［TAG2］の制御部20は、
バッファ無効化要求（BiREQ）を当該プロセッサに発行
する。
合には、そのウェイの切り離しが行なわれる。［TAG2］
では、そのような切り離しウェイ数が予め定めた閾値を
越えていないかを検査し、［TAG2］のエラーによる切り
離しウェイ数が予め定めた閾値を越えない間、上記動物
を継続する。但し、エラーによって切り離された［TAG
2］の各ウェイからの一致信号は無視する。そして、一
致信号が得られた場合にのみ、［TAG2］の制御部20は、
バッファ無効化要求（BiREQ）を当該プロセッサに発行
する。
一方、［TAG2］のエラーによる切り離しウェイ数が予め
定めた閾値を越えた場合には、［TAG2］の存在によって
性能低下が生じるので、その［TAG2］の使用を停止して
バッファストレージ２のウェイ回復を行なう。以降、
［TAG2］側からではプロセッサ側にある回復したバッフ
ァストレージ２にどのようなデータが保持されているの
かいないのかが判らなくなるので、回復したバッファス
トレージ２のウェイに対する無効化処理は、他プロセッ
サによる記憶装置への書き込みアドレスに相当するデー
タがバッファストレージ２のどこに存在するのか或いは
存在しないのかの調査を含めて当該プロセッサ側におい
て行なうことになる。
定めた閾値を越えた場合には、［TAG2］の存在によって
性能低下が生じるので、その［TAG2］の使用を停止して
バッファストレージ２のウェイ回復を行なう。以降、
［TAG2］側からではプロセッサ側にある回復したバッフ
ァストレージ２にどのようなデータが保持されているの
かいないのかが判らなくなるので、回復したバッファス
トレージ２のウェイに対する無効化処理は、他プロセッ
サによる記憶装置への書き込みアドレスに相当するデー
タがバッファストレージ２のどこに存在するのか或いは
存在しないのかの調査を含めて当該プロセッサ側におい
て行なうことになる。
この回復したバッファストレージ２のウェイに対する無
効化処理については、無効化WAY有効bit（BiWAYVLD）を
‘オフ’に制御して無効化要求（BiREQ）を発行するこ
とによって、［TAG2］側からプロセッサ側へ通知するこ
とができる。
効化処理については、無効化WAY有効bit（BiWAYVLD）を
‘オフ’に制御して無効化要求（BiREQ）を発行するこ
とによって、［TAG2］側からプロセッサ側へ通知するこ
とができる。
この場合、プロセッサは無効化要求（BiREQ）における
無効化WAY有効bit（BiWAYVLD）の内容に基づいて、バッ
ファストレージ２のウェイ21〜2nに保持されたデータの
無効化処理を実行する。プロセッサは、（１）無効化WA
Y有効bitが‘オン’の場合、通常どおりタグヒットした
所定のデータを無効化する。（２）無効化WAY有効bitが
‘オフ’の場合、プロセッサは記憶装置におけるアドレ
ス情報を元に自分のバッファストレージ２に該当データ
がないかを調べ、該当を検出した場合にはそのデータを
無効化する。
無効化WAY有効bit（BiWAYVLD）の内容に基づいて、バッ
ファストレージ２のウェイ21〜2nに保持されたデータの
無効化処理を実行する。プロセッサは、（１）無効化WA
Y有効bitが‘オン’の場合、通常どおりタグヒットした
所定のデータを無効化する。（２）無効化WAY有効bitが
‘オフ’の場合、プロセッサは記憶装置におけるアドレ
ス情報を元に自分のバッファストレージ２に該当データ
がないかを調べ、該当を検出した場合にはそのデータを
無効化する。
従って、例えば［TAG2］の全てのウェイ61〜6nの使用
を停止すると共に、その後は［TAG2］側からではプロセ
ッサ側にあるバッファストレージ２にどのようなデータ
が保持されているのかいないのかが判らなくなるので無
効化WAY有効bitを‘オフ’とした無効化要求を送出し、
受信した全てのSTADRを当該プロセッサに伝えるように
してバッファストレージ２の使用を行なう制御方式、あ
るいは［TAG2］において生じたエラーにより一部のウ
ェイの使用を停止した結果、バッファストレージ２のウ
ェイ21〜2nと［TAG2］のウェイ61〜6nとが異なる構成に
なったことを示すフラグを設け、（１）一致信号が得ら
れた場合には無効化WAY有効bitを‘オン’として無効化
要求を送出すると共に、（２）一致信号が得られなかっ
た場合において上記フラグがオンのとき、すなわち、記
憶装置への書き込みに係るデータが当該プロセッサのバ
ッファストレージに保持されているのかいないのかが判
らない場合には、無効化WAY有効bitを‘オフ’として無
効化要求を送出する制御方式によって、当該プロセッサ
において使用可能なバッファストレージ２のウェイ21〜
2nを全て使用することができる。なお、レジスタ３はバ
ッファストレージ２のウェイ切り離しを、レジスタ５は
［TAG2］のウェイ切り離しを表示するものである。
を停止すると共に、その後は［TAG2］側からではプロセ
ッサ側にあるバッファストレージ２にどのようなデータ
が保持されているのかいないのかが判らなくなるので無
効化WAY有効bitを‘オフ’とした無効化要求を送出し、
受信した全てのSTADRを当該プロセッサに伝えるように
してバッファストレージ２の使用を行なう制御方式、あ
るいは［TAG2］において生じたエラーにより一部のウ
ェイの使用を停止した結果、バッファストレージ２のウ
ェイ21〜2nと［TAG2］のウェイ61〜6nとが異なる構成に
なったことを示すフラグを設け、（１）一致信号が得ら
れた場合には無効化WAY有効bitを‘オン’として無効化
要求を送出すると共に、（２）一致信号が得られなかっ
た場合において上記フラグがオンのとき、すなわち、記
憶装置への書き込みに係るデータが当該プロセッサのバ
ッファストレージに保持されているのかいないのかが判
らない場合には、無効化WAY有効bitを‘オフ’として無
効化要求を送出する制御方式によって、当該プロセッサ
において使用可能なバッファストレージ２のウェイ21〜
2nを全て使用することができる。なお、レジスタ３はバ
ッファストレージ２のウェイ切り離しを、レジスタ５は
［TAG2］のウェイ切り離しを表示するものである。
［実施例］ 第２図は、本発明の一実施例を示すブロック図である。
同図において、プロセッサからの書き込み要求（STRE
Q）におけるアドレス情報（STADR）は、信号BiADRとし
て不図示のプロセッサへ伝えられると共に、アドレス・
レジスタ７（ADR）にセットされて、［TAG2］のウェイ
８の検索が成される。一方、［TAG2］のウェイ８にエラ
ーが生じた場合には、レジスタ11（TAG2OFF）の該当ビ
ットをオンにしてそのウェイを切り離す。切り離しが行
なわれたウェイに対応する比較器91〜9n（C1〜Cn）から
の一致信号は、論理積回路10（HiTNEG）によって抑止さ
れる。
同図において、プロセッサからの書き込み要求（STRE
Q）におけるアドレス情報（STADR）は、信号BiADRとし
て不図示のプロセッサへ伝えられると共に、アドレス・
レジスタ７（ADR）にセットされて、［TAG2］のウェイ
８の検索が成される。一方、［TAG2］のウェイ８にエラ
ーが生じた場合には、レジスタ11（TAG2OFF）の該当ビ
ットをオンにしてそのウェイを切り離す。切り離しが行
なわれたウェイに対応する比較器91〜9n（C1〜Cn）から
の一致信号は、論理積回路10（HiTNEG）によって抑止さ
れる。
一致信号が得られた場合、得られた一致信号はエンコー
ダ12によってエンコードされ、無効化WAY保持レジスタ1
3（BiWR）にセットされる。それから、一致信号は無効
化WAY有効bit（BiWAYVLD）を‘オン’にすると同時に、
無効化要求（BiREQ）を発行させる。
ダ12によってエンコードされ、無効化WAY保持レジスタ1
3（BiWR）にセットされる。それから、一致信号は無効
化WAY有効bit（BiWAYVLD）を‘オン’にすると同時に、
無効化要求（BiREQ）を発行させる。
ここで、［TAG2］のエラーによる切り離しウェイ数が予
め定めた閾値を越えた場合には、バッファストレージの
ウェイ回復を図る。そして、レジスタ11（TAG2OFF）の
全てのビットをオンにして［TAG2］の全てのウェイを切
り離す。この時、論理積回路14（ALL OFF）がオンにな
るので、タグヒットを示す一致信号がたとえ得られなか
ったとしても、無効化WAY有効bit（BiWAYVLD）を‘オ
フ’とした無効化要求（BiREQ）が発行される。
め定めた閾値を越えた場合には、バッファストレージの
ウェイ回復を図る。そして、レジスタ11（TAG2OFF）の
全てのビットをオンにして［TAG2］の全てのウェイを切
り離す。この時、論理積回路14（ALL OFF）がオンにな
るので、タグヒットを示す一致信号がたとえ得られなか
ったとしても、無効化WAY有効bit（BiWAYVLD）を‘オ
フ’とした無効化要求（BiREQ）が発行される。
このように当例では一致信号が得られなかった場合、す
なわち他プロセッサによる記憶装置に対する書き込みに
係るデータが当該プロセッサのバッファストレージに保
持されているのかいないのかが判らない場合に、無効化
WAY有効bit（BiWAYVLD）を‘オフ’にすることによっ
て、当該プロセッサに自分のバッファストレージを調べ
るように指示している。
なわち他プロセッサによる記憶装置に対する書き込みに
係るデータが当該プロセッサのバッファストレージに保
持されているのかいないのかが判らない場合に、無効化
WAY有効bit（BiWAYVLD）を‘オフ’にすることによっ
て、当該プロセッサに自分のバッファストレージを調べ
るように指示している。
無効化WAY有効bit（BiWAYVLD）を‘オフ’とした無効化
要求（BiREQ）を受け取る不図示のプロセッサは、自分
のBSを調べて、アドレスSTADRに相当するデータの無効
化処理を自ら行なうことになる。
要求（BiREQ）を受け取る不図示のプロセッサは、自分
のBSを調べて、アドレスSTADRに相当するデータの無効
化処理を自ら行なうことになる。
第３図は、本発明の他の実施例を示すブロック図であ
る。同図において、フラグ15は、BSのウェイと［TAG2］
のウェイ８とが異なる構成になったことを示すものであ
るが、このフラグ15以外の符号７〜13で示す各要素は、
第２図における同符号ものと同様に作用するものであ
る。ただし、第３図の実施例では、［TAG2］のエラーに
よる切り離しウェイ数が予め定めた閾値を越えた場合
に、レジスタ11（TAG2OFF）の全てのビットをオンにす
る制御は行なわれない。［TAG2］のエラーによる切り離
しウェイ数が予め定めた閾値を越えた場合、当実施例で
は、レジスタ11（TAG2OFF）はそのままとし、フラグ15
をオンに制御する。
る。同図において、フラグ15は、BSのウェイと［TAG2］
のウェイ８とが異なる構成になったことを示すものであ
るが、このフラグ15以外の符号７〜13で示す各要素は、
第２図における同符号ものと同様に作用するものであ
る。ただし、第３図の実施例では、［TAG2］のエラーに
よる切り離しウェイ数が予め定めた閾値を越えた場合
に、レジスタ11（TAG2OFF）の全てのビットをオンにす
る制御は行なわれない。［TAG2］のエラーによる切り離
しウェイ数が予め定めた閾値を越えた場合、当実施例で
は、レジスタ11（TAG2OFF）はそのままとし、フラグ15
をオンに制御する。
この時、切り離されているBSのウェイ回復を行なう。ま
た、当実施例では、切り離されていない［TAG2］のウェ
イについては使用を継続し、その使用可能な［TAG2］の
ウェイに対応する比較器からの一致信号は、抑止するこ
となくエンコードする。抑止されずにエンコードされる
ことになる一致信号は、無効化WAY有効bit（BiWAYVLD）
を‘オン’にすると同時に、無効化要求（BiREQ）を発
行させる。
た、当実施例では、切り離されていない［TAG2］のウェ
イについては使用を継続し、その使用可能な［TAG2］の
ウェイに対応する比較器からの一致信号は、抑止するこ
となくエンコードする。抑止されずにエンコードされる
ことになる一致信号は、無効化WAY有効bit（BiWAYVLD）
を‘オン’にすると同時に、無効化要求（BiREQ）を発
行させる。
一方、一致信号が得られなかった場合、オンに制御され
たフラグ15により、無効化WAY有効bit（BiWAYVLD）を
‘オフ’とした無効化要求（BiREQ）が不図示のプロセ
ッサへ発行される。よって、他プロセッサによる記憶装
置に対する書き込みに係るデータが当該プロセッサのバ
ッファストレージに保持されているのかいないのかが判
らない場合にも、無効化WAY有効bit（BiWAYVLD）を‘オ
フ’とした無効化要求（BiREQ）が発行される。プロセ
ッサは、無効化WAY有効bit（BiWAYVLD）の‘オフ’を検
出することによって自分のBSを調べ、所定の無効化処理
を行なうことになる。
たフラグ15により、無効化WAY有効bit（BiWAYVLD）を
‘オフ’とした無効化要求（BiREQ）が不図示のプロセ
ッサへ発行される。よって、他プロセッサによる記憶装
置に対する書き込みに係るデータが当該プロセッサのバ
ッファストレージに保持されているのかいないのかが判
らない場合にも、無効化WAY有効bit（BiWAYVLD）を‘オ
フ’とした無効化要求（BiREQ）が発行される。プロセ
ッサは、無効化WAY有効bit（BiWAYVLD）の‘オフ’を検
出することによって自分のBSを調べ、所定の無効化処理
を行なうことになる。
以上二種類の実施例について詳述した。両実施例におい
ても、一致信号が得られた場合には、無効化WAY有効bit
（BiWAYVLD）を‘オン’とした無効化要求（BiREQ）を
発行した。一方、一致信号が得られなかった場合には、
第２図の実施例においては、論理積回路14（ALL OFF）
のオンを条件として、無効化WAY有効bit（BiWAYVLD）を
‘オフ’とした無効化要求（BiREQ）を発行し、第３図
の実施例においては、フラグ15のオンを条件として、無
効化WAY有効bit（BiWAYVLD）を‘オフ’とした無効化要
求（BiREQ）を発行した。
ても、一致信号が得られた場合には、無効化WAY有効bit
（BiWAYVLD）を‘オン’とした無効化要求（BiREQ）を
発行した。一方、一致信号が得られなかった場合には、
第２図の実施例においては、論理積回路14（ALL OFF）
のオンを条件として、無効化WAY有効bit（BiWAYVLD）を
‘オフ’とした無効化要求（BiREQ）を発行し、第３図
の実施例においては、フラグ15のオンを条件として、無
効化WAY有効bit（BiWAYVLD）を‘オフ’とした無効化要
求（BiREQ）を発行した。
第４図は、BSのウェイ数による性能の差を説明する図で
ある。図中、曲線16は、［TAG2］とBSとで同じウェイ構
成を維持した場合におけるプロセッサの性能特性を示し
ている。曲線17及び直線18は、［TAG2］の使用を全て停
止した場合におけるプロセッサの性能特性を示してい
る。曲線17は、横軸をプロセッサが使用するBSのウェイ
数とした場合の特性であり、直線18は、BSの全ウェイが
使用可能な場合において、横軸を使用可能な［TAG2］の
ウェイ数としたものである。
ある。図中、曲線16は、［TAG2］とBSとで同じウェイ構
成を維持した場合におけるプロセッサの性能特性を示し
ている。曲線17及び直線18は、［TAG2］の使用を全て停
止した場合におけるプロセッサの性能特性を示してい
る。曲線17は、横軸をプロセッサが使用するBSのウェイ
数とした場合の特性であり、直線18は、BSの全ウェイが
使用可能な場合において、横軸を使用可能な［TAG2］の
ウェイ数としたものである。
曲線16と曲線17とを比較してみると、プロセッサが使用
するBSのウェイ数が等しい場合には、グラフから明らか
なように、タグヒットの検出に基づいて無効化要求を発
行する曲線16の方が高い性能を示している。また、プロ
セッサが使用するBSのウェイ数減少に伴って、曲線16の
場合も曲線17の場合も性能は低下している。そして、BS
が全く使用できない場合のプロセッサの性能は、P2まで
低下する。
するBSのウェイ数が等しい場合には、グラフから明らか
なように、タグヒットの検出に基づいて無効化要求を発
行する曲線16の方が高い性能を示している。また、プロ
セッサが使用するBSのウェイ数減少に伴って、曲線16の
場合も曲線17の場合も性能は低下している。そして、BS
が全く使用できない場合のプロセッサの性能は、P2まで
低下する。
曲線16と直線18とを比較してみる。仮にBSの全ウェイが
使用可能な場合において、［TAG2］側のウェイに生じた
エラーのみによってウェイの切り離しが行なわれたと
き、曲線16の場合では切り離しが行なわれたウェイの数
だけプロセッサの性能は低下する。さらに、［TAG2］側
のウェイに生じたエラーのみによって全てのウェイの切
り離しが行なわれたときには、曲線16の場合ではBSが全
く使用できないので、プロセッサの性能はP2まで低下す
る。しかし、［TAG2］の使用を全て停止させた直線18の
場合では、エラーを生じたウェイが［TAG2］側にいくつ
あっても、BS側の全てのウェイは正常で使用可能なの
で、プロセッサの性能はP1に維持される。
使用可能な場合において、［TAG2］側のウェイに生じた
エラーのみによってウェイの切り離しが行なわれたと
き、曲線16の場合では切り離しが行なわれたウェイの数
だけプロセッサの性能は低下する。さらに、［TAG2］側
のウェイに生じたエラーのみによって全てのウェイの切
り離しが行なわれたときには、曲線16の場合ではBSが全
く使用できないので、プロセッサの性能はP2まで低下す
る。しかし、［TAG2］の使用を全て停止させた直線18の
場合では、エラーを生じたウェイが［TAG2］側にいくつ
あっても、BS側の全てのウェイは正常で使用可能なの
で、プロセッサの性能はP1に維持される。
先に説明した各実施例では、［TAG2］のエラーによる切
り離しウェイ数が予め定めた閾値を越えた時に、レジス
タ11（TAG2OFF）のビットを全てオンにしたり、フラグ1
5をオンにしたりして、［TAG2］のエラーで切り離され
たBSの回復を行なうことにした。第４図におけるNWは、
このような閾値の設定の例を示すものである。
り離しウェイ数が予め定めた閾値を越えた時に、レジス
タ11（TAG2OFF）のビットを全てオンにしたり、フラグ1
5をオンにしたりして、［TAG2］のエラーで切り離され
たBSの回復を行なうことにした。第４図におけるNWは、
このような閾値の設定の例を示すものである。
先に説明した第２図の実施例において、第４図に示すNW
の位置を閾値とすれば、NWの右側、すなわち切り離され
たウェイ数が少ない場合におけるプロセッサの性能は曲
線16で表され、NWの左側、すなわち切り離されたウェイ
数が多い場合におけるプロセッサの性能は直線18（一定
値P1）で表されることになる。さらに、先に説明した第
３図の実施例では、［TAG2］の一部のウェイを使用でき
るので、性能の最低値をP1から上昇させることができ
る。
の位置を閾値とすれば、NWの右側、すなわち切り離され
たウェイ数が少ない場合におけるプロセッサの性能は曲
線16で表され、NWの左側、すなわち切り離されたウェイ
数が多い場合におけるプロセッサの性能は直線18（一定
値P1）で表されることになる。さらに、先に説明した第
３図の実施例では、［TAG2］の一部のウェイを使用でき
るので、性能の最低値をP1から上昇させることができ
る。
［発明の効果］ 以上説明したように本発明の制御方式によれば、TAG2の
故障によって、正常なバッファストレージが使用不可能
になり、そのため、むしろTAG2を設けない場合より性能
が低下するという不都合を生ずることを防ぎ得る利点が
ある。
故障によって、正常なバッファストレージが使用不可能
になり、そのため、むしろTAG2を設けない場合より性能
が低下するという不都合を生ずることを防ぎ得る利点が
ある。
第１図は本発明の原理を説明するブロック図、第２図は
本発明の一実施例のブロック図、第３図は本発明の他の
実施例のブロック図、第４図はウェイ数と性能との関係
を説明する図、第５図はバッファストレージの無効化の
制御について説明する図である。 11〜1n、91〜9n……比較器、２……バッファストレー
ジ、21〜2n……バッファストレージのウェイ、3,4,5,7,
11,13……レジスタ、61〜6n,8……TAG2のウェイ、10,14
……論理積回路、12……エンコーダ、15……フラグ、16
……TAG2とBSが同じ構成である場合の特性曲線、17……
TAG2が総て切り離されている場合の特性曲線、18……TA
G2が総て切り離されていてBSの全ウェイが使用可能な場
合における特性曲線、20……TAG2の制御部
本発明の一実施例のブロック図、第３図は本発明の他の
実施例のブロック図、第４図はウェイ数と性能との関係
を説明する図、第５図はバッファストレージの無効化の
制御について説明する図である。 11〜1n、91〜9n……比較器、２……バッファストレー
ジ、21〜2n……バッファストレージのウェイ、3,4,5,7,
11,13……レジスタ、61〜6n,8……TAG2のウェイ、10,14
……論理積回路、12……エンコーダ、15……フラグ、16
……TAG2とBSが同じ構成である場合の特性曲線、17……
TAG2が総て切り離されている場合の特性曲線、18……TA
G2が総て切り離されていてBSの全ウェイが使用可能な場
合における特性曲線、20……TAG2の制御部
Claims (3)
- 【請求項１】記憶装置と、該記憶装置に書き込まれた一
部のデータを複写して保持することの可能なバッファス
トレージを擁する複数のプロセッサと、前記記憶装置と
複数のプロセッサとの間に位置して、データの書き込み
あるいは読み出しの制御を行なう記憶制御装置からなる
系の、該記憶制御装置内にあって、 いずれかのプロセッサが記憶装置の或る領域に情報を書
き込んだとき、他のプロセッサのバッファストレージに
保持している当該領域の情報を無効化するバッファ無効
化処理装置であって、 〈イ〉該バッファ無効化処理装置のエラーによって切り
離されたバッファストレージのウェイ数が予め定めた閾
値を越えない間 いずれかのプロセッサが記憶装置に書き込みを行なった
際に、バッファ無効化処理装置のウェイを参照し、その
書き込みに係るデータが当該プロセッサのバッファスト
レージに保持されていた場合には、当該プロセッサに対
してバッファ無効化要求を発行する手段と、 〈ロ〉該バッファ無効化処理装置のエラーによって切り
離されたバッファストレージのウェイ数が予め定めた閾
値を越えたとき いずれかのプロセッサが記憶装置に書き込みを行なった
際に、その書き込みに係るデータが当該プロセッサのバ
ッファストレージに保持されているかいないかが判らな
い場合には、当該プロセッサに対して自分のバッファス
トレージに前記書き込みに係るデータを保持しているか
いないかどうかを調べることを指示するバッファ無効化
要求を発行する手段とを具備することを特徴とするバッ
ファ無効化処理装置。 - 【請求項２】バッファ無効化処理装置のエラーによって
切り離されたバッファストレージのウェイ数が予め定め
た閾値を越えた時に“全てのウェイは無効である”旨を
表示してバッファ無効化処理装置の全てのウェイを無効
にするレジスタを設けると共に、このレジスタの表示に
基づいて、前記〈ロ〉の発行する手段は、そのバッファ
無効化要求を発行する特許請求の範囲第（１）項記載の
バッファ無効化処理装置。 - 【請求項３】バッファ無効化処理装置のエラーによって
切り離されたバッファストレージのウェイ数が予め定め
た閾値を越えた時に“閾値を越えた”旨を表示するフラ
グを設けると共に、このフラグの表示に基づいて、前記
〈ロ〉の発行する手段は、そのバッファ無効化要求を発
行する特許請求の範囲第（１）項記載のバッファ無効化
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168263A JPH0721780B2 (ja) | 1987-07-06 | 1987-07-06 | バッファ無効化処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168263A JPH0721780B2 (ja) | 1987-07-06 | 1987-07-06 | バッファ無効化処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6412349A JPS6412349A (en) | 1989-01-17 |
| JPH0721780B2 true JPH0721780B2 (ja) | 1995-03-08 |
Family
ID=15864769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62168263A Expired - Lifetime JPH0721780B2 (ja) | 1987-07-06 | 1987-07-06 | バッファ無効化処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721780B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3440938B2 (ja) | 1998-12-14 | 2003-08-25 | セイコーエプソン株式会社 | 電子機器および電子機器の制御方法 |
-
1987
- 1987-07-06 JP JP62168263A patent/JPH0721780B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6412349A (en) | 1989-01-17 |
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