JPH07219794A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロプログラム制御メモリ（ＣＳ）のエ
ラー処理に関し、システムダウンを回避し、システムの
信頼度向上を目的とする。 【構成】 マイクロプログラム（μプロ）格納用のメモ
リ（ＲＡＭ）を新たに設け、ＣＳにソフトエラー等のハ
ードエラーが発生した場合には、ＲＡＭよりμプロを読
出し、ＣＳに再ローディングするように構成する。又、
ＣＳにはエラー検出回路を設け、ＲＡＭにはエラー訂正
回路を設けて、信頼度上メモリの階層構造をなして、信
頼度向上とμプロの再ローディング時間の短縮を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリからローディン
グされたマイクロプログラムによって命令の実行処理を
行う情報処理装置に関する。

【０００２】

【従来の技術】装置（ＣＰＵ）の命令（四則演算命令や
ロード／ストア命令等の機械語命令）を解読制御する方
法として、「ＡＮＤ」，「ＯＲ」といった論理素子で構
成する方法と、マイクロプログラム（以下「μプロ」と
省略する。）で構成する方法がある。

【０００３】μプロは各命令を解読制御するマイクロ命
令（以下「μ命令」と省略する。）の集合であり、各１
命令に対して、複数ケの一連のμ命令が対応する。この
μプロを格納する記憶装置がマイクロプログラム制御メ
モリ（以下「ＣＳ」と省略する。）である。

【０００４】ＣＳにα線によるソフトエラー等のハード
エラーが発生した場合には、システムダウンとするか、
或いは外部記憶装置等よりμプロを読出し、エラーが発
生したＣＳに再ローディングしていた。

【０００５】再ローディングするアプローチとして、
「特公昭５７−１０８４３」がある。この特許出願は、
マルチプロセッサのうちの一つのプロセッサのＣＳにエ
ラーが発生した場合、他の正常なプロセッサを停止させ
て、その正常プロセッサのＣＳからμプロを読出し、異
常となったプロセッサのＣＳにμプロをローディングす
る手法である。

【０００６】以下は、このような手法とは異なるシステ
ムダウンとなる従来技術について説明する。尚、「α線
によるソフトエラー」とは、周知の通りメモリや論理素
子の値「１／０」が半導体パッケージ等が放出するα線
のエネルギーにより反転「０／１」し、ハードウェアが
一時的に異常状態となることをいう。α線により、又元
の状態に戻ることもある。トランジスタが破壊された
り、配線が断線・短絡するような固定的エラーとは異な
ることから、「ソフトエラー」と称されている。

【０００７】図４は、従来のシステム構成の例である。
システム全体は、システム制御部２と、１ケ以上の命令
実行部３，３ａと、システムストレジ１０と、フロッピ
ィディスク５と、磁気ディスク５ａと、レーザプリンタ
５ｂとから構成されている。

【０００８】システム制御部２と、各命令実行部３，３
ａと、システムストレジ１０とはμプロローディング用
伝送路（以下「システムバス」と省略する。）７を介し
て接続されており、各種のデータの授受を行う。

【０００９】システム制御部２と、フロッピィディスク
５と、磁気ディスク５ａと、レーザプリンタ５ｂとは入
出力バス９を介して接続されており、各種の入出力デー
タの授受を行う。

【００１０】システム制御部２は、イニシャルロード関
連の処理と、入出力装置の動作制御を行う。システムス
トレジ１０は、システム制御部２と各命令実行部３，３
ａとから共通にアクセスされる共有メモリである。各命
令実行部３，３ａで実行されるプログラム、入出力装置
用のデータ、各命令実行部間の通信データ、システム制
御部２と各命令実行部との間の通信データ等がこのシス
テムストレジ１０に格納されている。

【００１１】各命令実行部３，３ａはＣＳ４，４ａと、
当該ＣＳのエラーデータ送付レジスタ３Ｓ，３ａＳとを
具備し、システム制御部２はエラーデータ受取レジスタ
２Ｓと、μプロ初期読込用のブートストラップＲＯＭ８
とを具備している。

【００１２】図５は、従来技術におけるタイムチャート
である。以下、この図５に従って詳細に説明する。 （１）．システム制御部２をパワーオンすると、パワー
オン信号がシステムバス７を経由して各命令実行部３，
３ａに送付される。

【００１３】各命令実行部３，３ａは、電源が投入さ
れ、自らクロックを止め、停止状態となる。システム制
御部２は、パワーオン後ＲＯＭ８に格納されているプロ
グラム（ブートストラップ）によりフロッピィディスク
５に格納されているシステム制御部２用のμプロが読み
出されて、システム制御部２にイニシャルローディング
される。

【００１４】（２）．当該システム制御部２にイニシャ
ルローディングされたμプロにより、フロッピィディス
ク５に格納されている各命令実行部３，３ａ用のμプロ
が読み出されて、システムバス７を経由して各命令実行
部３，３ａのＣＳ４，４ａにイニシャルローディングさ
れる。

【００１５】（３）．各ＣＳ４，４ａへのイニシャルロ
ーディングが完了すると、システム制御部２は各命令実
行部３，３ａに対してμ命令の実行開始アドレスをシス
テムバス７を経由して送付し、μ命令カウンタの値をセ
ットし、「ＳＴＡＲＴ」信号を送付する。

【００１６】各命令実行部３，３ａは初期設定用のμ命
令の実行を開始し、内部レジスタや制御ラッチ等の初期
設定を行う。 （４）．上記（３）初期設定完了後、或る特定の１台の
命令実行部３が、外部記憶装置５ａに格納されているＯ
Ｓをシステム制御部２を経由して読出し、システムスト
レジ１０に格納（イニシャルロード）する。

【００１７】（５）．ＯＳのイニシャルロード完了後、
当該或る特定の１台の命令実行部３は、システム制御部
２に対して他の命令実行部３ａの処理開始指示を依頼す
る。システム制御部２は、他の命令実行部３ａに対して
システムバス７を経由して「ＳＴＡＲＴ」信号を送付す
る。

【００１８】これにより、各命令実行部３，３ａは処理
（命令実行）を開始する。 （６）．ＣＳ４に１ビットエラーが発生すると、エラー
状態を含めた内部状態が当該命令実行部３の内部レジス
タ（以下「ＨＩＲ」と称する。）にセットされる。この
内部状態のうちエラー状態がＨＩＲよりエラーデータ送
付レジスタ３Ｓにコピーされ、命令実行部３よりシステ
ム制御部２に対して割り込みが発生する。エラーの発生
した命令実行部３は、自らクロックを止め、停止状態と
する。

【００１９】（７）．システム制御部２はエラーデータ
受取レジスタ２Ｓにエラーデータを受取り、ＨＩＲを参
照してより詳細なエラー状況を読み取り、エラー要因を
解析する。その解析結果をエラーログ情報として、磁気
ディスク５ａ等に格納し、システムダウンとする。

【００２０】

【発明が解決しようとする課題】以上述べたように、Ｃ
Ｓにα−線によるソフトエラー等のハードエラーが発生
した場合には直ちにシステムダウンするという問題があ
った。

【００２１】或いはシステムダウンしないまでも、外部
記憶装置からμプロを再ローディングするため、再ロー
ディングに長時間必要であったり、μプロが格納されて
いるフロッピィが抜き取られて再ローディング出来なか
ったり、他の正常プロセッサを停止させるという問題が
あった。

【００２２】本発明はこのような点にかんがみて、ＣＳ
にハードエラーが発生してもシステムダウンを回避し、
再ローディングの時間を短縮し、他の正常プロセッサに
影響を与えることなく再ローディングする手段を備えた
情報処理装置を提供することを目的とする。

【００２３】

【課題を解決するための手段】上記の課題は下記の如く
に構成されたμプロ再ローディング装置によって解決さ
れる。

【００２４】図１は、本発明の原理説明図である。 ．システム制御部２と、複数の命令実行部３，３ａ
と、第一の記憶装置５とから構成され、当該システム制
御部２はエラーデータ受取手段２Ｓを具備し、当該複数
の命令実行部３，３ａは、それぞれ少なくともエラーデ
ータ送付手段３Ｓ，３ａＳとＣＳ４，４ａとを具備し、
当該システム制御部２は、当該第一の記憶装置５からμ
プロを読出し、当該各命令実行部３，３ａの当該ＣＳ
４，４ａへ当該μプロをローディングし、当該複数の命
令実行部３，３ａは、当該μプロ制御により各々命令を
実行し、ＣＳ４，４ａにエラーが発生した場合には、当
該エラーの発生した命令実行部３は当該エラーデータ送
付手段３Ｓにより当該システム制御部２のエラーデータ
受取手段２Ｓに割り込みを行い、当該第一の記憶装置５
は、少なくとも当該μプロを記憶するマルチプロセッサ
システムにおいて、当該μプロを記憶する第二の記憶装
置１を付加し、当該システム制御部２は、当該第一の記
憶装置５から当該μプロを読出し、当該第二の記憶装置
１にローディングし、当該第二の記憶装置１にローディ
ングされた当該μプロを読出し、各々のＣＳ４，４ａに
ローディングするように構成する。

【００２５】．前記において、前記システム制御部
２にμプロローディング処理に関するデータを各命令実
行部３，３ａに送付するローディング処理結果送付手段
２Ｉを設け、各命令実行部３，３ａには当該ローディン
グ処理に関するデータを受け取るローディング処理結果
受取手段３Ｉ，３ａＩを設ける。

【００２６】．前記及びにおいて、各命令実行部
３，３ａのＣＳ４，４ａのハードエラーデータが、前記
システム制御部２のエラーデータ受取手段２Ｓへ割り込
み転送された場合、前記システム制御部２は、前記記憶
装置１にローディングされた当該μプロを読出し、当該
エラーの発生したＣＳ４に再ローディングし、当該ロー
ディング処理完了後、当該完了結果をローディング処理
結果送付手段２Ｉにセットし、当該セットされた内容が
当該エラーの発生した命令実行部３のローディング処理
結果受取手段（３Ｉ）へ割り込み転送されるように構成
する。

【００２７】．前記において、ハードエラーデータ
の授受用及びローディング処理結果授受用のエラーデー
タ伝送路６と、マイクロプログラムローディング用伝送
路７とを分離して設けるように構成する。

【００２８】．前記において、当該ＣＳ４の同一ア
ドレスで複数回ハードエラーが生じ、当該エラー回数が
予め決められた回数を超える場合に、前記システム制御
部２は当該エラーの発生した命令実行部３を論理的にシ
ステムから切り離し、外部にその旨を表示するように構
成する。

【００２９】．前記において、当該各々のＣＳ４，
４ａは１ビット以上のエラーを検出するエラー検出回路
を有するように構成する。 ．前記において、当該各々のＣＳ４，４ａは２ビッ
ト以上のエラーを検出するエラー検出回路と、１ビット
以上のエラーを検出し且つ訂正するエラー検出訂正回路
（ＥＣＣ）を有するように構成する。

【００３０】

【作用】前記のような構成とすることにより、ＣＳ４に
ハードエラーが発生しても、μプロが格納されている第
二の記憶装置１を高速のランダムアクセスメモリ（以下
「ＲＡＭ」と省略する。）とすることにより、当該ＲＡ
Ｍ１からＣＳ４へ高速にμプロの転送が可能となる。こ
れにより、命令実行部の処理の中断時間も短縮される。

【００３１】なお且つ、エラー割り込みやＩ／Ｏ割り込
み専用のレジスタとバスとを設けることにより、優先度
の高い処理を優先的に処理可能となり、システムの性能
向上・信頼度向上を図ることが出来る。

【００３２】また、ＣＳにエラー検出回路を設け、記憶
装置１にはエラー訂正回路（ＥＣＣ）を設け、信頼度上
メモリを階層構造とすることにより、システムの信頼度
が向上し、システムダウンの回避が可能となる。

【００３３】ＣＳにＥＣＣ回路を付加することも考えら
れるが、命令実行部の性能低下やハードウェア量の増大
・論理回路の複雑化となることから、本発明装置とし
た。ＣＳ４のハードエラーが固定エラーであった場合に
は、前記ＲＡＭ１からＣＳ４へ再ローディングしても、
同一のアドレスで再びエラーが発生し、ダイナミックル
ープ状態となる。これを避けるために、ＣＳのエラー発
生アドレスとエラー発生回数を記憶しておき、同一原因
によるローディング回数が予めきめられた回数を超える
場合にはエラー回復処理を不可能とし、システムダウン
とする。

【００３４】

【実施例】図２は、本発明の実施例の構成図である。シ
ステム全体は、システム制御部２と、１ケ以上の命令実
行部３，３ａと、システムストレジ１０と、フロッピィ
ディスク５と、磁気ディスク５ａと、レーザプリンタ５
ｂとから構成されている。

【００３５】システム制御部２は、各命令実行部３，３
ａとエラーデータやローディング制御データ授受用のデ
ータバス６を介して接続されている。又、システム制御
部２と、各命令実行部３，３ａと、システムストレジ１
０とは従来と同様にシステムバス７を介して接続されて
おり、各種のデータの授受を行う。μプロローディング
も、このシステムバス７を介して行われる。

【００３６】システム制御部２と、フロッピィディスク
５と、磁気ディスク５ａと、レーザプリンタ５ｂとは入
出力バス９を介して接続されており、各種の入出力デー
タの授受を行う。

【００３７】システム制御部２は、イニシャルロード関
連の処理と、入出力装置の動作制御を行う。システムス
トレジ１０は、従来と同様にシステム制御部２と各命令
実行部３，３ａとから共通にアクセスされる共有メモリ
である。各命令実行部３，３ａのμプロ格納用記憶領域
１、各命令実行部３，３ａで実行されるＯＳやプログラ
ム領域等から構成されている。

【００３８】μプロ格納用記憶領域１は１ビットエラー
訂正２ビットエラー検出（ＥＣＣ）回路を具備してい
る。ＣＳは１ビットエラー検出回路を具備している。各
命令実行部３，３ａはＣＳ４，４ａと、当該ＣＳのエラ
ーデータ送付レジスタ３Ｓ，３ａＳと、μプロローディ
ング処理結果受取用のレジスタ３Ｉ，３ａＩとを具備
し、システム制御部２はエラーデータ受取レジスタ２Ｓ
と、μプロローディング処理結果送付用のレジスタ２Ｉ
と、μプロ初期読込用のブートストラップＲＯＭ８とを
具備している。

【００３９】これら各種レジスタ３Ｓ，３ａＳ，２Ｓ、
３Ｉ，３ａＩ，２Ｉと、データバス６は優先度の高い割
り込み処理（例えば、Ｉ／Ｏ割り込み、命令実行部同志
の割り込み等）に使用される。

【００４０】図３は、本発明におけるタイムチャートで
ある。以下、この図３に従って詳細に説明する。 （１）．システム制御部２をパワーオンすると、パワー
オン信号がシステムバス７を経由して各命令実行部３，
３ａに送付される。

【００４１】各命令実行部３，３ａは、電源が投入さ
れ、自らクロックを止め、停止状態となる。システム制
御部２は、パワーオン後ＲＯＭ８に格納されているプロ
グラム（ブートストラップ）によりフロッピィディスク
５に格納されているシステム制御部２用のμプロが読み
出されて、システム制御部２にイニシャルローディング
される。

【００４２】（２）．当該システム制御部２にイニシャ
ルローディングされたμプロにより、フロッピィディス
ク５に格納されている命令実行部３，３ａ用のμプロが
読み出されて、システムバス７を経由してシステムスト
レジ１０のμプロ格納領域１に格納される。

【００４３】（３）．当該システム制御部２はμプロ格
納領域１よりμプロを読み出し、各ＣＳ４，４ａへイニ
シャルローディングする。 （４）．各ＣＳ４，４ａへのμプロのイニシャルローデ
ィングが完了すると、システム制御部２は各命令実行部
３，３ａに対してμ命令の実行開始アドレスをシステム
バス７を経由して送付し、μ命令カウンタの値をセット
し、「ＳＴＡＲＴ」信号を送付する。

【００４４】又、前述したようにローディング完了通知
は、データバス６を経由して２Ｉ〜３Ｉ間でも行うこと
も出来る。各命令実行部３，３ａは初期設定用のμ命令
の実行を開始し、内部レジスタや制御ラッチ等の初期設
定を行う。

【００４５】（５）．上記（４）初期設定完了後或る特
定の１台の命令実行部３は、自らクロックを止め停止状
態となり、「ＨＡＬＴ」信号をシステム制御部２に対し
て出力する。

【００４６】（６）．システム制御部２は、上記（５）
「ＨＡＬＴ」信号を受領後、当該或る特定の１台の命令
実行部３に対してＯＳのイニシャルロードの為の開始ア
ドレスをシステムバス７を経由して送付する。当該命令
実行部３は当該開始アドレスを命令カウンタにセットす
る。

【００４７】（７）．システム制御部２は、システムバ
ス７を経由して「ＳＴＡＲＴ」信号を送付する。 （８）．当該或る特定の１台の命令実行部３は、外部記
憶装置５ａに格納されているＯＳをシステム制御部２を
経由して読出し、システムストレジ１にイニシャルロー
ドする。

【００４８】（９）．ＯＳのイニシャルロード完了後、
当該或る特定の１台の命令実行部３は、他の各命令実行
部３ａに対して処理（命令実行）開始可能をデータバス
６を経由して送付する。

【００４９】これにより、各命令実行部３，３ａは処理
（命令実行）を開始する。 （１０）．ＣＳ４に１ビットエラーが発生すると、エラ
ー状態を含めた内部状態が当該命令実行部３の内部レジ
スタ（以下「ＨＩＲ」と称する。）にセットされる。こ
の内部状態のうちエラー状態がＨＩＲよりエラーデータ
送付レジスタ３Ｓにコピーされ、命令実行部３よりシス
テム制御部２に対して割り込みが発生する。

【００５０】エラーの発生した命令実行部３は、自らク
ロックを止め、停止状態とする。 （１１）．エラーデータがレジスタ２Ｓに送付される
と、システム制御部２はエラー要因を解析し、その解析
結果をエラーログ情報として、磁気ディスク５ａ等に格
納し、ＣＳのエラー発生アドレスを記憶し、当該アドレ
スのエラー発生回数をカウントする。

【００５１】（１２）．同一アドレスで予め決められた
回数以上のエラーが発生した場合には、システム制御部
２は当該エラーの発生した命令実行部３をシステムより
論理的に切り離す。

【００５２】エラー発生回数が規定回数以下の場合に
は、システム制御部２はμプロ格納領域１よりμプロを
読み出し、当該エラーの発生したＣＳ４へ再ローディン
グする。

【００５３】（１３）．エラーが発生したＣＳ４への再
ローディングが完了すると、システム制御部２は当該エ
ラーの発生した命令実行部３に対してシステムバス７を
経由して、ＨＩＲをリセットし、命令の実行再開アドレ
スをレジスタ２Ｓにセットし、その他の内部レジスタを
復元するデータを送付する。

【００５４】当該エラーの発生した命令実行部３は、中
断した処理を再開する。又、前記（４）で述べたように
ローディング完了通知は、データバス６を経由して２Ｉ
〜３Ｉ間でも行うことも出来る。

【００５５】

【発明の効果】以上の説明から明らかなように本発明に
よれば、α−線によるソフトエラー等のハードエラーが
発生した場合、ハーウェア量の増大を最少限に抑え、シ
ステムの信頼度向上という効果がある。より具体的には
以下のような効果がある。

【００５６】・μプロをバックアップ用のＲＡＭに格納
することにより、ＣＳにエラーが発生しても、高速に再
ローディングが可能となる。 ・ＣＳにエラーが発生した命令実行部は一時的に処理が
中断されるが、μプロを再ローディングすることより、
処理が継続再開され、システムダウンを回避可能とな
る。

【００５７】・ＣＳにエラーが発生した命令実行部のみ
一時的に処理が中断されるが、他の命令実行部はそのエ
ラーとは無関係に処理を実行することが出来、エラーの
局所化が可能となる。

【００５８】・エラー処理用のバスと、データ転送用の
バスとを分離して設けたことにより高速処理が可能とな
る。 ・ＣＳをエラー検出機能付きとし、μプロのバックアッ
プ用ＲＡＭをエラー訂正機能付きといった階層構造とす
ることにより、性能とコストとのバランスのとれたシス
テム構成が可能となる。

【図面の簡単な説明】

【図１】 本発明の原理説明図

【図２】 本発明の実施例の構成図

【図３】 本発明におけるタイムチャート

【図４】 従来のシステム構成図

【図５】 従来技術におけるタイムチャート

【符号の説明】

１ 記憶装置 ２ シス
テム制御部（ＳＰＵ） ２Ｓ エラーデータ受取手段 ２Ｉ マイクロプログラムローディング処理結果送
付手段 ３，３ａ 命令実行部（ＩＰＵ） ３Ｉ，３ａＩ マイクロプログラムローディング処理
結果受取手段 ３Ｓ，３ａＳ エラーデータ送付手段 ４，４ａ マイクロプログラム制御メモリ（Ｃ
Ｓ） ４１，４ａ１ エラー検出回路 ５ 外部記憶装置 ５ａ 磁気
ディスク ５ｂ レーザプリンタ ６ デー
タバス ７ システムバス ８ ブートストラップＲＯＭ ９ 入出力バス １０ システ
ムストレジ（ＳＳ） １１ エラー訂正回路 １１ａ エラー
検出回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 システム制御部（２）と、１ケ以上の命
   令実行部（３，３ａ）と、第一の記憶装置（５）とから
   構成され、 当該システム制御部（２）は、当該第一の記憶装置
   （５）と周辺装置（５ａ，５ｂ）の読出し／書込みの制
   御を行い、 当該各命令実行部（３，３ａ）は、マイクロプログラム
   制御メモリ（４，４ａ）を具備し、当該マイクロプログ
   ラム制御メモリ（４，４ａ）に格納されたマイクロプロ
   グラムにより命令が実行制御され、 当該第一の記憶装置（５）は、少なくとも当該マイクロ
   プログラムを記憶するマルチプロセッサシステムにおい
   て、 当該マイクロプログラムを記憶する第二の記憶装置
   （１）を付加し、 当該システム制御部（２）は、当該第一の記憶装置
   （５）から当該マイクロプログラムを読出し、当該第二
   の記憶装置（１）に格納し、 当該第二の記憶装置（１）に格納された当該マイクロプ
   ログラムを読出し、各々のマイクロプログラム制御メモ
   リ（４，４ａ）にローディングすることを特徴とする情
   報処理装置。
2. 【請求項２】 請求項１において、当該システム制御部
   （２）はエラーデータ受取手段（２Ｓ）を具備し、 当該各命令実行部（３，３ａ）は、それぞれエラー検出
   手段（４１，４ａ１）と、エラーデータ送付手段（３
   Ｓ，３ａＳ）とを具備し、 当該マイクロプログラム制御メモリ（４，４ａ）にエラ
   ーが発生した場合には、当該エラーはエラー検出手段
   （４１，４ａ１）により検出され、当該エラー状態がエ
   ラーデータ送付手段（３Ｓ，３ａＳ）にセットされ、 当該エラーの発生した命令実行部（３）は当該エラーデ
   ータ送付手段（３Ｓ）により当該システム制御部（２）
   のエラーデータ受取手段（２Ｓ）に割り込みを行い、 当該システム制御部（２）は、当該第二の記憶装置
   （１）に格納された当該マイクロプログラムを読出し、
   当該エラーの発生したマイクロプログラム制御メモリ
   （４）に再ローディングすることを特徴とする情報処理
   装置。
3. 【請求項３】 請求項１、又は２において、前記システ
   ム制御部（２）にマイクロプログラムローディング処理
   に関するデータを各命令実行部（３，３ａ）に送付する
   ローディング処理結果送付手段（２Ｉ）を設け、 各命令実行部（３，３ａ）には当該ローディング処理に
   関するデータを受け取るローディング処理結果受取手段
   （３Ｉ，３ａＩ）を設け、 当該ローディング処理完了後、当該完了結果をローディ
   ング処理結果送付手段（２Ｉ）にセットし、当該セット
   された内容が当該エラーの発生した命令実行部（３）の
   ローディング処理結果受取手段（３Ｉ）へ割り込み転送
   されることを特徴とする情報処理装置。
4. 【請求項４】 請求項２において、当該マイクロプログ
   ラム制御メモリ（４）の同一アドレスで複数回ハードエ
   ラーが生じ、当該エラー回数が予め決められた回数を超
   える場合に、前記システム制御部（２）は当該エラーの
   発生した命令実行部（３）を論理的にシステムから切り
   離すことを特徴とする情報処理装置。
5. 【請求項５】 請求項１、又は２において、当該第二の
   記憶装置（１）は１ビット以上のエラーを検出し且つ訂
   正するエラー検出訂正回路と、２ビット以上のエラーを
   検出するエラー検出回路を有することを特徴とする情報
   処理装置。