JPH07219842A - 画素データをメモリ・ディスプレイ・インターフェースへ転送する方法、装置及び回路 - Google Patents
画素データをメモリ・ディスプレイ・インターフェースへ転送する方法、装置及び回路Info
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- JPH07219842A JPH07219842A JP6330995A JP33099594A JPH07219842A JP H07219842 A JPH07219842 A JP H07219842A JP 6330995 A JP6330995 A JP 6330995A JP 33099594 A JP33099594 A JP 33099594A JP H07219842 A JPH07219842 A JP H07219842A
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/123—Frame memory handling using interleaving
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】画素データを二重バンクのフレーム・バッファ
からメモリ・ディスプレイ・インターフェースにインタ
ーリーブ転送する方法と装置を開示する。 【構成】画素データのメモリ・ディスプレイ・インター
フェースへのインターリーブ転送によって、フレーム・
バッファの容量を増加する際、既存のメモリ・ディスプ
レイ・インターフェースの設計で高密度ＶＲＡＭチップ
へアップグレードすることが可能になる。
からメモリ・ディスプレイ・インターフェースにインタ
ーリーブ転送する方法と装置を開示する。 【構成】画素データのメモリ・ディスプレイ・インター
フェースへのインターリーブ転送によって、フレーム・
バッファの容量を増加する際、既存のメモリ・ディスプ
レイ・インターフェースの設計で高密度ＶＲＡＭチップ
へアップグレードすることが可能になる。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータ・グラフィ
ック・ディスプレイ・システムの体系に関する。特に本
発明はフレーム・バッファからメモリ・ディスプレイ・
インターフェースへの画素データ転送をインターリーブ
する方法と装置に関する。
ック・ディスプレイ・システムの体系に関する。特に本
発明はフレーム・バッファからメモリ・ディスプレイ・
インターフェースへの画素データ転送をインターリーブ
する方法と装置に関する。
【０００２】
【従来の技術】一般のコンピュータ・グラフィック・シ
ステムにおいて、イメージをディスプレイ装置に表示す
るため、ビデオ・ランダム・アクセス・メモリ（ＶＲＡ
Ｍ）・フレーム・バッファが画素データを記憶する。デ
ィスプレイ装置に対する画素データを処理するためにメ
モリ・ディスプレイ・インターフェースが使用される。
メモリ・ディスプレイ・インターフェースはプログラム
可能な画素レート及び画素深度で画素を処理し、特別な
画素機能を実行する。プログラム可能な画素レートでの
画素処理によって、異なった特性（解像度、ビデオ・タ
イミング等）を有するディスプレイ装置のサポートが可
能となり、異なったアクセス速度を有するＶＲＡＭフレ
ーム・バッファのサポートが可能となる。プログラム可
能な画素深度を有する画素を処理することによってソフ
トウェアの互換性が増加する。
ステムにおいて、イメージをディスプレイ装置に表示す
るため、ビデオ・ランダム・アクセス・メモリ（ＶＲＡ
Ｍ）・フレーム・バッファが画素データを記憶する。デ
ィスプレイ装置に対する画素データを処理するためにメ
モリ・ディスプレイ・インターフェースが使用される。
メモリ・ディスプレイ・インターフェースはプログラム
可能な画素レート及び画素深度で画素を処理し、特別な
画素機能を実行する。プログラム可能な画素レートでの
画素処理によって、異なった特性（解像度、ビデオ・タ
イミング等）を有するディスプレイ装置のサポートが可
能となり、異なったアクセス速度を有するＶＲＡＭフレ
ーム・バッファのサポートが可能となる。プログラム可
能な画素深度を有する画素を処理することによってソフ
トウェアの互換性が増加する。
【０００３】既存のシステムにおけるフレーム・バッフ
ァの容量は、高密度のＶＲＡＭチップにアップグレード
することによって増加できる。高密度のＶＲＡＭチップ
は、所定のフレーム・バッファ容量に対してプリント回
路基板上の空間を多く必要としない。しかし、ＶＲＡＭ
の製造業者は、ＶＲＡＭの深度を増加させないで、ＶＲ
ＡＭにおけるビット・プレーン（bit plane） の数を増
加することによってＶＲＡＭチップ密度を増加してき
た。例えば、２５６Ｋ×４ビットＶＲＡＭが２５６Ｋ×
８ビットＶＲＡＭに発展し、高密度が提供されるように
なった。２５６×８ビットＶＲＡＭは２５６Ｋ×４ビッ
トＶＲＡＭと比較した場合、所定のフレーム・バッファ
容量に対してＶＲＡＭチップの数は半分になる。
ァの容量は、高密度のＶＲＡＭチップにアップグレード
することによって増加できる。高密度のＶＲＡＭチップ
は、所定のフレーム・バッファ容量に対してプリント回
路基板上の空間を多く必要としない。しかし、ＶＲＡＭ
の製造業者は、ＶＲＡＭの深度を増加させないで、ＶＲ
ＡＭにおけるビット・プレーン（bit plane） の数を増
加することによってＶＲＡＭチップ密度を増加してき
た。例えば、２５６Ｋ×４ビットＶＲＡＭが２５６Ｋ×
８ビットＶＲＡＭに発展し、高密度が提供されるように
なった。２５６×８ビットＶＲＡＭは２５６Ｋ×４ビッ
トＶＲＡＭと比較した場合、所定のフレーム・バッファ
容量に対してＶＲＡＭチップの数は半分になる。
【０００４】
【発明が解決しようとする課題】残念ながら、高密度Ｖ
ＲＡＭチップのビット・プレーンの増加によって、フレ
ーム・バッファとメモリ・ディスプレイ・インターフェ
ースとの間のビデオ・バスの幅の増加が必要となる。例
えば、８個の２５６Ｋ×４ビットＶＲＡＭを有する既存
のシステムは、画素データをフレーム・バッファからメ
モリ・ディスプレイ・インターフェースへ転送するのに
３２ビット・ビデオ・バスを有する。８個の２５６Ｋ×
８ビットＶＲＡＭへアップグレードすることによってフ
レーム・バッファ容量が２倍になったとすると、ビデオ
・バスの幅は増加したビット・プレーン数に適合するた
め６４ビットに増加しなければならない。ビデオ・バス
幅の増加によって、メモリ・ディスプレイ・インターフ
ェースの大きな設計変更と同時にプリント回路基板レイ
アウトの大きな変更が必要となる。大きな設計変更は既
存のシステムをアップグレードするとき大きなコスト増
となる。
ＲＡＭチップのビット・プレーンの増加によって、フレ
ーム・バッファとメモリ・ディスプレイ・インターフェ
ースとの間のビデオ・バスの幅の増加が必要となる。例
えば、８個の２５６Ｋ×４ビットＶＲＡＭを有する既存
のシステムは、画素データをフレーム・バッファからメ
モリ・ディスプレイ・インターフェースへ転送するのに
３２ビット・ビデオ・バスを有する。８個の２５６Ｋ×
８ビットＶＲＡＭへアップグレードすることによってフ
レーム・バッファ容量が２倍になったとすると、ビデオ
・バスの幅は増加したビット・プレーン数に適合するた
め６４ビットに増加しなければならない。ビデオ・バス
幅の増加によって、メモリ・ディスプレイ・インターフ
ェースの大きな設計変更と同時にプリント回路基板レイ
アウトの大きな変更が必要となる。大きな設計変更は既
存のシステムをアップグレードするとき大きなコスト増
となる。
【０００５】
【課題を解決するための手段】以下に説明するように、
本発明は、フレーム・バッファからメモリ・ディスプレ
イ・インターフェースへの画素データの転送をインター
リーブする方法と装置であり、これによって既存のメモ
リ・ディスプレイ・インターフェース設計のフレーム・
バッファの容量を増加させる。
本発明は、フレーム・バッファからメモリ・ディスプレ
イ・インターフェースへの画素データの転送をインター
リーブする方法と装置であり、これによって既存のメモ
リ・ディスプレイ・インターフェース設計のフレーム・
バッファの容量を増加させる。
【０００６】二重バンク・フレーム・バッファからメモ
リ・ディスプレイ・インターフェースへの画素データの
転送をインターリーブする方法と装置を開示する。メモ
リ・ディスプレイ・インターフェースへの画素転送をイ
ンターリーブすることによって、既存のメモリ・ディス
プレイ・インターフェース設計を高密度のＶＲＡＭチッ
プにアップグレード可能となり、フレーム・バッファの
容量を増加することができる。
リ・ディスプレイ・インターフェースへの画素データの
転送をインターリーブする方法と装置を開示する。メモ
リ・ディスプレイ・インターフェースへの画素転送をイ
ンターリーブすることによって、既存のメモリ・ディス
プレイ・インターフェース設計を高密度のＶＲＡＭチッ
プにアップグレード可能となり、フレーム・バッファの
容量を増加することができる。
【０００７】メモリ・ディスプレイ・インターフェース
内のクロック回路が状態マシンによって駆動される。ク
ロック回路はフレーム・バッファの各バンクとメモリ・
ディスプレイ・インターフェースの入力との間の画素転
送を同期させる。クロック回路は、第１の状態における
第１のシフト・クロック信号（ＶＳＣＬＫ＿Ａ）を生成
し、第１のＶＲＡＭバンク（ＶＲＡＭ−Ａ）がバンクＡ
の画素をアクセスするようにさせる。クロック回路は、
次に第１の状態で第２のシフト・クロック信号（ＶＳＣ
ＬＫ＿Ｂ）を生成し、第２のＶＲＡＭバンク（ＶＲＡＭ
−Ｂ）がバンクＢの画素データをアクセスするようにさ
せる。
内のクロック回路が状態マシンによって駆動される。ク
ロック回路はフレーム・バッファの各バンクとメモリ・
ディスプレイ・インターフェースの入力との間の画素転
送を同期させる。クロック回路は、第１の状態における
第１のシフト・クロック信号（ＶＳＣＬＫ＿Ａ）を生成
し、第１のＶＲＡＭバンク（ＶＲＡＭ−Ａ）がバンクＡ
の画素をアクセスするようにさせる。クロック回路は、
次に第１の状態で第２のシフト・クロック信号（ＶＳＣ
ＬＫ＿Ｂ）を生成し、第２のＶＲＡＭバンク（ＶＲＡＭ
−Ｂ）がバンクＢの画素データをアクセスするようにさ
せる。
【０００８】クロック回路はビデオ・バス上の競合を避
け、余分な電力消費を防止するため、第１及び第２のＶ
ＲＡＭバンクの出力ドライバを動作可能にしたり、動作
不能にしたりする。クロック回路は第１の状態で第１の
連続出力可能信号（ＳＯＥ＿Ａ）を生成し、第１のＶＲ
ＡＭバンクから画素データをビデオ・バスを通してメモ
リ・ディスプレイ・インターフェースへ伝送させる。ク
ロック回路は次に第２の状態で第１の連続出力可能信号
を生成し、第１のＶＲＡＭバンクが画素データをビデオ
・バス上に伝送することを止めさせる。
け、余分な電力消費を防止するため、第１及び第２のＶ
ＲＡＭバンクの出力ドライバを動作可能にしたり、動作
不能にしたりする。クロック回路は第１の状態で第１の
連続出力可能信号（ＳＯＥ＿Ａ）を生成し、第１のＶＲ
ＡＭバンクから画素データをビデオ・バスを通してメモ
リ・ディスプレイ・インターフェースへ伝送させる。ク
ロック回路は次に第２の状態で第１の連続出力可能信号
を生成し、第１のＶＲＡＭバンクが画素データをビデオ
・バス上に伝送することを止めさせる。
【０００９】クロック回路は第２の状態で第２の連続出
力可能信号を生成し、第２のＶＲＡＭバンクから画素デ
ータをビデオ・バスを通してメモリ・ディスプレイ・イ
ンターフェースへ伝送させる。クロック回路は次に第１
の状態で第２の連続出力可能信号を生成し、第２のＶＲ
ＡＭバンクが第２組の画素データをビデオ・バス上に伝
送することを止めさせる。
力可能信号を生成し、第２のＶＲＡＭバンクから画素デ
ータをビデオ・バスを通してメモリ・ディスプレイ・イ
ンターフェースへ伝送させる。クロック回路は次に第１
の状態で第２の連続出力可能信号を生成し、第２のＶＲ
ＡＭバンクが第２組の画素データをビデオ・バス上に伝
送することを止めさせる。
【００１０】クロック回路は対応するディスプレイ装置
の繰り返し間隔の間第１及び第２のシフト・クロック信
号を禁止する。第１、第２のシフト・クロック信号及び
第１、第２の連続出力可能信号はディスプレイ装置と対
応する画素クロック信号によって同期される。
の繰り返し間隔の間第１及び第２のシフト・クロック信
号を禁止する。第１、第２のシフト・クロック信号及び
第１、第２の連続出力可能信号はディスプレイ装置と対
応する画素クロック信号によって同期される。
【００１１】
【実施例】既存のメモリ・ディスプレイ・インターフェ
ース設計に対してフレーム・バッファ容量の増加を可能
にするため、フレーム・バッファからメモリ・ディスプ
レイ・インターフェースへの画素データの伝送をインタ
ーリーブする方法と装置を開示する。以下の記載におい
て、説明のため特定の回路装置、回路体系及び部品につ
いて述べ、本発明のより完全な理解を計っている。しか
しながら、当業者には明らかなように、本発明は特定の
詳細説明がなくても実施できる。一方、既知の回路や装
置については、本発明を不必要に不明瞭にしないため、
略図の形で示してある。
ース設計に対してフレーム・バッファ容量の増加を可能
にするため、フレーム・バッファからメモリ・ディスプ
レイ・インターフェースへの画素データの伝送をインタ
ーリーブする方法と装置を開示する。以下の記載におい
て、説明のため特定の回路装置、回路体系及び部品につ
いて述べ、本発明のより完全な理解を計っている。しか
しながら、当業者には明らかなように、本発明は特定の
詳細説明がなくても実施できる。一方、既知の回路や装
置については、本発明を不必要に不明瞭にしないため、
略図の形で示してある。
【００１２】図１を参照すると、フレーム・バッファ及
びメモリ・ディスプレイ・インターフェースを有するビ
デオ・サブシステムのブロック図が示されている。誤り
訂正コード化メモリ制御装置（ＥＭＣ）１００がマイク
ロプロセッサ・バス１１０で通信できるように結合され
ている。ＥＭＣ１００は、１対のビデオ・メモリ・バン
クＶＲＡＭ−Ａ３００及びＶＲＡＭ−Ｂ３１０用のメモ
リ制御装置である。ＶＲＡＭ−Ａ３００及びＶＲＡＭ−
Ｂ３１０を組み合わせることによって、これらはマイク
ロプロセッサ・バス１１０を通して伝送された画素デー
タに対するフレーム・バッファとして機能する。ＥＭＣ
１００はＶＲＡＭ−Ａ３００及びＶＲＡＭ−Ｂ３１０と
メモリ・バス１１１で通信する。
びメモリ・ディスプレイ・インターフェースを有するビ
デオ・サブシステムのブロック図が示されている。誤り
訂正コード化メモリ制御装置（ＥＭＣ）１００がマイク
ロプロセッサ・バス１１０で通信できるように結合され
ている。ＥＭＣ１００は、１対のビデオ・メモリ・バン
クＶＲＡＭ−Ａ３００及びＶＲＡＭ−Ｂ３１０用のメモ
リ制御装置である。ＶＲＡＭ−Ａ３００及びＶＲＡＭ−
Ｂ３１０を組み合わせることによって、これらはマイク
ロプロセッサ・バス１１０を通して伝送された画素デー
タに対するフレーム・バッファとして機能する。ＥＭＣ
１００はＶＲＡＭ−Ａ３００及びＶＲＡＭ−Ｂ３１０と
メモリ・バス１１１で通信する。
【００１３】メモリ・ディスプレイ・インターフェース
（ＭＤＩ）４００は、ディジタル・アナログ変換器（Ｄ
ＡＣ）４１０にＶＲＡＭ−Ａ３００、ＶＲＡＭ−Ｂ３１
０からＭＤＩ４００を通して転送される画素データに対
してルックアップ・テーブル機能及び特別の画素機能を
実施する。ＭＤＩ４００はグラフィック・ディスプレイ
装置（図示せず）表示のカラー画素データを生成する。
（ＭＤＩ）４００は、ディジタル・アナログ変換器（Ｄ
ＡＣ）４１０にＶＲＡＭ−Ａ３００、ＶＲＡＭ−Ｂ３１
０からＭＤＩ４００を通して転送される画素データに対
してルックアップ・テーブル機能及び特別の画素機能を
実施する。ＭＤＩ４００はグラフィック・ディスプレイ
装置（図示せず）表示のカラー画素データを生成する。
【００１４】ＶＲＡＭ−Ａ３００の出力ドライバは連続
出力可能信号（ＳＯＥ＿Ａ）１１によって動作可能或い
は動作不能にされ、ＶＲＡＭ−Ｂ３１０の出力ドライバ
は連続出力可能信号（ＳＯＥ＿Ｂ）１２によって動作可
能或いは動作不能にされる。ＶＲＡＭ−Ａ３００は、ビ
デオ・シフト・クロック信号（ＶＳＣＬＫ＿Ａ）１０の
上昇端で画素データをビデオ・バス１５を通してＭＤＩ
４００へ伝送する。ＶＲＡＭ−Ｂ３１０は、ビデオ・シ
フト・クロック信号（ＶＳＣＬＫ＿Ｂ）１３の上昇端で
画素データをビデオ・バス１５を通してＭＤＩ４００へ
伝送する。
出力可能信号（ＳＯＥ＿Ａ）１１によって動作可能或い
は動作不能にされ、ＶＲＡＭ−Ｂ３１０の出力ドライバ
は連続出力可能信号（ＳＯＥ＿Ｂ）１２によって動作可
能或いは動作不能にされる。ＶＲＡＭ−Ａ３００は、ビ
デオ・シフト・クロック信号（ＶＳＣＬＫ＿Ａ）１０の
上昇端で画素データをビデオ・バス１５を通してＭＤＩ
４００へ伝送する。ＶＲＡＭ−Ｂ３１０は、ビデオ・シ
フト・クロック信号（ＶＳＣＬＫ＿Ｂ）１３の上昇端で
画素データをビデオ・バス１５を通してＭＤＩ４００へ
伝送する。
【００１５】１実施例では、ビデオ・バス１５は１２８
ビット幅であり、これによって複数画素のＭＤＩ４００
へのデータ転送を並列に行うことができる。ＭＤＩ４０
０は画素を３つの画素深度モードすなわち３２ビット画
素深度モード、１６ビット画素深度モード及び８ビット
画素深度モードで処理する。３２ビット画素深度モード
では、ＭＤＩ４００は３２ビット幅の画素データをビデ
オ・バス１５を通して受け取る。１６ビット画素深度モ
ードでは１６ビット幅の画素を受け取り、また８ビット
画素深度モードでは８ビット幅の画素を受け取る。従っ
て３２ビット画素深度モードでは、ＶＳＣＬＫ＿Ａ１０
及びＶＳＣＬＫ＿Ｂ１３の上昇端で４個の画素がビデオ
・バス１５を通して並列にＭＤＩ４００に転送される。
１６ビット画素深度モードでは、８個の画素が並列に転
送され、８ビット画素深度モードでは、１６個の画素が
ビデオ・バス１５を通して並列に転送される。
ビット幅であり、これによって複数画素のＭＤＩ４００
へのデータ転送を並列に行うことができる。ＭＤＩ４０
０は画素を３つの画素深度モードすなわち３２ビット画
素深度モード、１６ビット画素深度モード及び８ビット
画素深度モードで処理する。３２ビット画素深度モード
では、ＭＤＩ４００は３２ビット幅の画素データをビデ
オ・バス１５を通して受け取る。１６ビット画素深度モ
ードでは１６ビット幅の画素を受け取り、また８ビット
画素深度モードでは８ビット幅の画素を受け取る。従っ
て３２ビット画素深度モードでは、ＶＳＣＬＫ＿Ａ１０
及びＶＳＣＬＫ＿Ｂ１３の上昇端で４個の画素がビデオ
・バス１５を通して並列にＭＤＩ４００に転送される。
１６ビット画素深度モードでは、８個の画素が並列に転
送され、８ビット画素深度モードでは、１６個の画素が
ビデオ・バス１５を通して並列に転送される。
【００１６】ビデオ・バス１５を通して受け取った画素
データについてルックアップ・テーブル機能と特別の画
素機能を実行した後、ＭＤＩ４００はカラー画素データ
を画素バス１７を通してＤＡＣ４１０へ転送する。ＤＡ
Ｃ４１０はディジタル・カラー画素データをアナログ信
号に変換し、ディスプレイ装置に対するビデオ信号１９
を生成する。ビデオ信号１９は赤、緑、青のビデオ信号
とディスプレイ装置に対する同期信号で構成される。
データについてルックアップ・テーブル機能と特別の画
素機能を実行した後、ＭＤＩ４００はカラー画素データ
を画素バス１７を通してＤＡＣ４１０へ転送する。ＤＡ
Ｃ４１０はディジタル・カラー画素データをアナログ信
号に変換し、ディスプレイ装置に対するビデオ信号１９
を生成する。ビデオ信号１９は赤、緑、青のビデオ信号
とディスプレイ装置に対する同期信号で構成される。
【００１７】プロセッサ（図示せず）はＭＤＩ４００内
の１組の内部レジスタをプログラムすることによってＭ
ＤＩ４００の画素処理機能を制御する。ＭＤＩ４００の
内部レジスタは画素幅を判定し、タイミング・パラメー
タ、ＶＲＡＭモード、更に混合やルックアップ・テーブ
ル機能のようなプログラム可能な画素機能を監視する。
プロセッサはＭＤＩ４００の内部レジスタにデータ・バ
ス１９及びアドレス・バス２０を通してアクセスする。
プロセッサはまた、ＭＤＩ４００内のルックアップ・テ
ーブルをデータ・バス１９及びアドレス・バス２０を通
してアクセスする。
の１組の内部レジスタをプログラムすることによってＭ
ＤＩ４００の画素処理機能を制御する。ＭＤＩ４００の
内部レジスタは画素幅を判定し、タイミング・パラメー
タ、ＶＲＡＭモード、更に混合やルックアップ・テーブ
ル機能のようなプログラム可能な画素機能を監視する。
プロセッサはＭＤＩ４００の内部レジスタにデータ・バ
ス１９及びアドレス・バス２０を通してアクセスする。
プロセッサはまた、ＭＤＩ４００内のルックアップ・テ
ーブルをデータ・バス１９及びアドレス・バス２０を通
してアクセスする。
【００１８】１実施例では、データ・バス１９が８ビッ
トから成り、アドレス・バス２０が２ビットから成るこ
とがＭＤＩ４００のピン数を最少にする上で望ましい。
プロセッサは、内部アドレス・レジスタの高位及び低位
部分をデータ・バス１９を通してロードすることによっ
てＭＤＩ４００の内部レジスタとルックアップ・テーブ
ルをアクセスする。基本アドレスを内部アドレス・レジ
スタにロードした後、プロセッサは自動増分読み書きを
実行してＭＤＩ４００の内部レジスタ及びルックアップ
・テーブルとの間の情報転送を行う。
トから成り、アドレス・バス２０が２ビットから成るこ
とがＭＤＩ４００のピン数を最少にする上で望ましい。
プロセッサは、内部アドレス・レジスタの高位及び低位
部分をデータ・バス１９を通してロードすることによっ
てＭＤＩ４００の内部レジスタとルックアップ・テーブ
ルをアクセスする。基本アドレスを内部アドレス・レジ
スタにロードした後、プロセッサは自動増分読み書きを
実行してＭＤＩ４００の内部レジスタ及びルックアップ
・テーブルとの間の情報転送を行う。
【００１９】画素処理機能及びＶＲＡＭモードを制御す
るため、プロセッサはマスタ制御レジスタ（ＭＣＲ）及
び補助制御レジスタ（ＡＣＲ）をアクセスする。１実施
例においては、ＭＣＲレジスタのビット４及び５が画素
深度モードすなわち３２ビット画素深度モード、１６ビ
ット画素深度モード及び８ビット画素深度モードを決定
する。ＡＣＲのビット０はＶＲＡＭモードすなわち単一
バンクか二重バンクを制御する。
るため、プロセッサはマスタ制御レジスタ（ＭＣＲ）及
び補助制御レジスタ（ＡＣＲ）をアクセスする。１実施
例においては、ＭＣＲレジスタのビット４及び５が画素
深度モードすなわち３２ビット画素深度モード、１６ビ
ット画素深度モード及び８ビット画素深度モードを決定
する。ＡＣＲのビット０はＶＲＡＭモードすなわち単一
バンクか二重バンクを制御する。
【００２０】１実施例では、ＶＲＡＭ−Ａ３００及びＶ
ＲＡＭ−Ｂ３１０は、ＶＲＡＭモードが二重バンクのと
き、それぞれ１６個の２５６Ｋ×８ビットＶＲＡＭチッ
プで構成される。二重バンクのＶＲＡＭモードでは、Ｖ
ＲＡＭ−Ａ３００及びＶＲＡＭ−Ｂ３１０は、ＶＳＣＬ
Ｋ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３に従って交互に１２
８ビットの画素データをビデオ・バス１５上に転送す
る。単一バンク・モードでは、ＶＲＡＭ−Ａ３００は１
６個の２５６Ｋ×８ビットＶＲＡＭチップで構成され
る。ＶＲＡＭ−Ａ３００はＶＳＣＬＫ＿Ａ１０に従って
同時に１２８ビットの画素データをビデオ・バス１５上
に転送する。
ＲＡＭ−Ｂ３１０は、ＶＲＡＭモードが二重バンクのと
き、それぞれ１６個の２５６Ｋ×８ビットＶＲＡＭチッ
プで構成される。二重バンクのＶＲＡＭモードでは、Ｖ
ＲＡＭ−Ａ３００及びＶＲＡＭ−Ｂ３１０は、ＶＳＣＬ
Ｋ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３に従って交互に１２
８ビットの画素データをビデオ・バス１５上に転送す
る。単一バンク・モードでは、ＶＲＡＭ−Ａ３００は１
６個の２５６Ｋ×８ビットＶＲＡＭチップで構成され
る。ＶＲＡＭ−Ａ３００はＶＳＣＬＫ＿Ａ１０に従って
同時に１２８ビットの画素データをビデオ・バス１５上
に転送する。
【００２１】図２はＭＤＩ４００のブロック図であり、
入力段２６０、画素処理パイプライン２１０−２５０及
びクロック回路２７０が示されている。画素処理パイプ
ラインはＶＲＡＭ−Ａ３００及びＶＲＡＭ−Ｂ３１０か
ら受け取った画素データを処理する。クロック回路２７
０は、入力段２６０及び画素処理パイプライン２１０−
２５０を通して更に画素バスからＤＡＣ４１０に至るま
でビデオ・バス１５からの画素データを配列するのに必
要なクロック信号を生成する。
入力段２６０、画素処理パイプライン２１０−２５０及
びクロック回路２７０が示されている。画素処理パイプ
ラインはＶＲＡＭ−Ａ３００及びＶＲＡＭ−Ｂ３１０か
ら受け取った画素データを処理する。クロック回路２７
０は、入力段２６０及び画素処理パイプライン２１０−
２５０を通して更に画素バスからＤＡＣ４１０に至るま
でビデオ・バス１５からの画素データを配列するのに必
要なクロック信号を生成する。
【００２２】ＶＲＡＭ−Ａ３００及びＶＲＡＭ−Ｂ３１
０からの画素データはビデオ・バス１５を通して入力段
２６０によって受け取られる。その後画素データは画素
処理パイプライン２１０−２５０に配列され、そこで３
つの画素深度モード全てに関し、４個の画素が並列に処
理される。最終画素処理段２５０は、カラー画素データ
を画素バス１７を通してＤＡＣ４１０へ転送するための
出力マルチプレクサを有する。画素処理段２５０は、カ
ラー画素を４並列画素から２並列画素に多重化し、画素
バス１７を通してＤＡＣ４１０へ転送する。
０からの画素データはビデオ・バス１５を通して入力段
２６０によって受け取られる。その後画素データは画素
処理パイプライン２１０−２５０に配列され、そこで３
つの画素深度モード全てに関し、４個の画素が並列に処
理される。最終画素処理段２５０は、カラー画素データ
を画素バス１７を通してＤＡＣ４１０へ転送するための
出力マルチプレクサを有する。画素処理段２５０は、カ
ラー画素を４並列画素から２並列画素に多重化し、画素
バス１７を通してＤＡＣ４１０へ転送する。
【００２３】ＤＡＣ４１０からディスプレイ装置へのビ
デオ信号１９は、プログラム可能クロック発生器（ＰＣ
Ｇ）４２０によって生成されたビデオ・クロック２９に
同期している。ＤＡＣ４１０はビデオ・クロック２９を
ＰＣＧ４２０から受け取り、画素クロック信号１８を生
成する。画素クロック信号１８はビデオ・クロック２９
に同期し、ビデオ・クロック２９の半分の周波数で動作
する。
デオ信号１９は、プログラム可能クロック発生器（ＰＣ
Ｇ）４２０によって生成されたビデオ・クロック２９に
同期している。ＤＡＣ４１０はビデオ・クロック２９を
ＰＣＧ４２０から受け取り、画素クロック信号１８を生
成する。画素クロック信号１８はビデオ・クロック２９
に同期し、ビデオ・クロック２９の半分の周波数で動作
する。
【００２４】クロック回路２７０はＤＡＣ４１０から画
素クロック１８を受け取り、ＶＳＣＬＫ＿Ａ１０及びＶ
ＳＣＬＫ＿Ｂ１３を生成する。クロック回路２７０はま
たパイプライン・クロック２８及び入力制御信号５３を
生成する。ＶＳＣＬＫ＿Ａ１０、ＶＳＣＬＫ＿Ｂ１３、
パイプライン・クロック２８及び入力制御信号５３は全
て画素クロック１８及びビデオ・クロック２９に同期し
ている。
素クロック１８を受け取り、ＶＳＣＬＫ＿Ａ１０及びＶ
ＳＣＬＫ＿Ｂ１３を生成する。クロック回路２７０はま
たパイプライン・クロック２８及び入力制御信号５３を
生成する。ＶＳＣＬＫ＿Ａ１０、ＶＳＣＬＫ＿Ｂ１３、
パイプライン・クロック２８及び入力制御信号５３は全
て画素クロック１８及びビデオ・クロック２９に同期し
ている。
【００２５】ＶＳＣＬＫ＿Ａ１０の上昇端によって、Ｖ
ＲＡＭ−Ａ３００は画素データをビデオ・バス１５を通
してＭＤＩ４００に転送する。同様にＶＳＣＬＫ＿Ｂ１
３の上昇端によって、ＶＲＡＭ−Ｂ３１０は画素データ
をビデオ・バス１５を通してＭＤＩ４００に転送する。
入力制御信号５３は、画素データを入力段２６０及び画
素処理パイプライン２１０−２５０に画素深度モード及
びビデオ・クロック２９の周波数に従って配列する。パ
イプライン・クロック２８は画素データを入力段２６０
から画素処理パイプライン２１０−２５０まで同期させ
る。
ＲＡＭ−Ａ３００は画素データをビデオ・バス１５を通
してＭＤＩ４００に転送する。同様にＶＳＣＬＫ＿Ｂ１
３の上昇端によって、ＶＲＡＭ−Ｂ３１０は画素データ
をビデオ・バス１５を通してＭＤＩ４００に転送する。
入力制御信号５３は、画素データを入力段２６０及び画
素処理パイプライン２１０−２５０に画素深度モード及
びビデオ・クロック２９の周波数に従って配列する。パ
イプライン・クロック２８は画素データを入力段２６０
から画素処理パイプライン２１０−２５０まで同期させ
る。
【００２６】ＶＳＣＬＫ＿Ａ１０、ＶＳＣＬＫ＿Ｂ１
３、パイプライン・クロック２８、入力制御信号５３及
び画素クロック１８はビデオ・クロック２９に同期して
いる。ＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３のタ
イミングは、ディスプレイ装置によって必要とされる画
素レート、画素データの深度及びＶＲＡＭモードによっ
て決定される。パイプライン・クロック２８及び画素ク
ロック１８の周波数は、ディスプレイ装置によって必要
とされる画素レートによって決定される。ビデオ・クロ
ック２９の周波数はディスプレイ装置によって必要とさ
れる画素レートによって決定される。
３、パイプライン・クロック２８、入力制御信号５３及
び画素クロック１８はビデオ・クロック２９に同期して
いる。ＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３のタ
イミングは、ディスプレイ装置によって必要とされる画
素レート、画素データの深度及びＶＲＡＭモードによっ
て決定される。パイプライン・クロック２８及び画素ク
ロック１８の周波数は、ディスプレイ装置によって必要
とされる画素レートによって決定される。ビデオ・クロ
ック２９の周波数はディスプレイ装置によって必要とさ
れる画素レートによって決定される。
【００２７】例えば、７６Ｈｚで動作する１６００×１
２８０の解像度のディスプレイ装置は２１６ＭＨｚの周
波数のビデオ・クロック２９を必要とする。ＤＡＣ４１
０はビデオ・クロック２９を２で除算し、１０８ＭＨｚ
の画素クロック１８を生成する。画素クロック１８は、
ビデオ信号１９が１画素をディスプレイ装置に送る間に
２画素に対するカラー画素データが並列に画素バス１７
上に転送されるので、ビデオ・クロック２９の半分の周
波数で動作する。
２８０の解像度のディスプレイ装置は２１６ＭＨｚの周
波数のビデオ・クロック２９を必要とする。ＤＡＣ４１
０はビデオ・クロック２９を２で除算し、１０８ＭＨｚ
の画素クロック１８を生成する。画素クロック１８は、
ビデオ信号１９が１画素をディスプレイ装置に送る間に
２画素に対するカラー画素データが並列に画素バス１７
上に転送されるので、ビデオ・クロック２９の半分の周
波数で動作する。
【００２８】クロック回路２７０は画素クロック１８を
受け取り、画素クロック１８の半分の周波数のパイプラ
イン・クロック２８を５４ＭＨｚで生成する。パイプラ
イン・クロック２８は、４画素に対する画素データが画
素処理パイプライン２１０ー２５０内で処理されるの
で、画素クロック１８の半分の周波で動作し、またビデ
オ・クロック２９の１／４の周波数で動作する。
受け取り、画素クロック１８の半分の周波数のパイプラ
イン・クロック２８を５４ＭＨｚで生成する。パイプラ
イン・クロック２８は、４画素に対する画素データが画
素処理パイプライン２１０ー２５０内で処理されるの
で、画素クロック１８の半分の周波で動作し、またビデ
オ・クロック２９の１／４の周波数で動作する。
【００２９】３２ビット画素深度モードにおいて、４画
素が画素処理パイプライン２１０−２５０内で並列に処
理されている間に４画素が並列にビデオ・バス１５で転
送される。
素が画素処理パイプライン２１０−２５０内で並列に処
理されている間に４画素が並列にビデオ・バス１５で転
送される。
【００３０】単一バンクのＶＲＡＭモードでは、ＶＳＣ
ＬＫ＿Ａ１０の上昇端によってＶＲＡＭーＡ３００が３
２ビット画素の４画素を組み合わせてビデオ・バス１５
上に転送する。それ故、クロック回路２７０は、画素深
度モードが３２ビットでＶＲＡＭモードが単一バンクで
あるとき、ＶＳＣＬＫ＿Ａ１０をパイプライン・クロッ
ク２８と同一の周波数で生成する。例えば、ＶＳＣＬＫ
＿Ａ１０は、パイプライン・クロック２８と同一周波数
である５４ＭＨｚで生成される。単一バンクのＶＲＡＭ
モードでは、ＶＲＡＭバンク３１０は存在しない。
ＬＫ＿Ａ１０の上昇端によってＶＲＡＭーＡ３００が３
２ビット画素の４画素を組み合わせてビデオ・バス１５
上に転送する。それ故、クロック回路２７０は、画素深
度モードが３２ビットでＶＲＡＭモードが単一バンクで
あるとき、ＶＳＣＬＫ＿Ａ１０をパイプライン・クロッ
ク２８と同一の周波数で生成する。例えば、ＶＳＣＬＫ
＿Ａ１０は、パイプライン・クロック２８と同一周波数
である５４ＭＨｚで生成される。単一バンクのＶＲＡＭ
モードでは、ＶＲＡＭバンク３１０は存在しない。
【００３１】二重バンクのＶＲＡＭモードでは、ＶＳＣ
ＬＫ＿Ａ１０の上昇端によってＶＲＡＭ−Ａ３００は３
２ビット画素の４画素をビデオ・バス１５上に転送し、
ＶＳＣＬＫ＿Ｂ１３の上昇端によってＶＲＡＭ−Ｂ３１
０は３２ビット画素の４画素をビデオ・バス１５上に転
送する。従って、クロック回路２７０は、画素深度モー
ドが３２ビットでＶＲＡＭモードが二重バンクのとき、
ＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３をそれぞれ
パイプライン・クロック２８の半分の周波数で生成す
る。更に、ＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３
は１８０度の位相ずれで生成される。この例について
は、ＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３はそれ
ぞれパイプライン・クロック２８の半分の周波数である
２７ＭＨｚで生成される。
ＬＫ＿Ａ１０の上昇端によってＶＲＡＭ−Ａ３００は３
２ビット画素の４画素をビデオ・バス１５上に転送し、
ＶＳＣＬＫ＿Ｂ１３の上昇端によってＶＲＡＭ−Ｂ３１
０は３２ビット画素の４画素をビデオ・バス１５上に転
送する。従って、クロック回路２７０は、画素深度モー
ドが３２ビットでＶＲＡＭモードが二重バンクのとき、
ＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３をそれぞれ
パイプライン・クロック２８の半分の周波数で生成す
る。更に、ＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３
は１８０度の位相ずれで生成される。この例について
は、ＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３はそれ
ぞれパイプライン・クロック２８の半分の周波数である
２７ＭＨｚで生成される。
【００３２】１６ビット画素深度モードでは、画素処理
パイプライン２１０−２５０内で４画素が並列に処理さ
れる間に８画素が並列にビデオ・バス１５で転送され
る。
パイプライン２１０−２５０内で４画素が並列に処理さ
れる間に８画素が並列にビデオ・バス１５で転送され
る。
【００３３】単一バンクのＶＲＡＭモードでは、ＶＳＣ
ＬＫ＿Ａ１０の上昇端によって、ＶＲＡＭ−Ａ３００は
１６ビット画素の８画素を組み合わせてビデオ・バス１
５に転送する。それ故、クロック回路２７０は、ＶＳＣ
ＬＫ＿Ａ１０をパイプライン・クロック２８の半分の周
波数すなわちこの場合２７ＭＨｚで生成する。
ＬＫ＿Ａ１０の上昇端によって、ＶＲＡＭ−Ａ３００は
１６ビット画素の８画素を組み合わせてビデオ・バス１
５に転送する。それ故、クロック回路２７０は、ＶＳＣ
ＬＫ＿Ａ１０をパイプライン・クロック２８の半分の周
波数すなわちこの場合２７ＭＨｚで生成する。
【００３４】二重バンクのＶＲＡＭモードでは、ＶＳＣ
ＬＫ＿Ａ１０の上昇端によってＶＲＡＭ−Ａ３００は１
６ビット画素の８画素をビデオ・バス１５に転送し、Ｖ
ＳＣＬＫ＿Ｂ１３の上昇端によってＶＲＡＭ−Ｂ３１０
は１６ビット画素の８画素をビデオ・バス１５に転送す
る。従って、クロック回路２７０はＶＳＣＬＫ＿Ａ１０
及びＶＳＣＬＫ＿Ｂ１３のそれぞれをパイプライン・ク
ロック２８の１／４の周波数、この場合１３．５ＭＨｚ
で生成する。ＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１
３は１８０度の位相ずれで生成される。
ＬＫ＿Ａ１０の上昇端によってＶＲＡＭ−Ａ３００は１
６ビット画素の８画素をビデオ・バス１５に転送し、Ｖ
ＳＣＬＫ＿Ｂ１３の上昇端によってＶＲＡＭ−Ｂ３１０
は１６ビット画素の８画素をビデオ・バス１５に転送す
る。従って、クロック回路２７０はＶＳＣＬＫ＿Ａ１０
及びＶＳＣＬＫ＿Ｂ１３のそれぞれをパイプライン・ク
ロック２８の１／４の周波数、この場合１３．５ＭＨｚ
で生成する。ＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１
３は１８０度の位相ずれで生成される。
【００３５】８ビット画素深度モードでは、画素処理パ
イプライン２１０−２５０内で４画素が並列に処理され
る間に１６画素がビデオ・バス１５上に並列に転送され
る。
イプライン２１０−２５０内で４画素が並列に処理され
る間に１６画素がビデオ・バス１５上に並列に転送され
る。
【００３６】単一バンクＶＲＡＭモードでは、ＶＳＣＬ
Ｋ＿Ａ１０の上昇端によってＶＲＡＭ−Ａ３００は８ビ
ット画素の１６画素を組み合わせてビデオ・バス１５上
に転送する。クロック回路２７０はＶＳＣＬＫ＿Ａ１０
をパイプライン・クロック２８の１／４の周波数、この
場合１３．５ＭＨｚで生成する。
Ｋ＿Ａ１０の上昇端によってＶＲＡＭ−Ａ３００は８ビ
ット画素の１６画素を組み合わせてビデオ・バス１５上
に転送する。クロック回路２７０はＶＳＣＬＫ＿Ａ１０
をパイプライン・クロック２８の１／４の周波数、この
場合１３．５ＭＨｚで生成する。
【００３７】二重バンクのＶＲＡＭモードは、ＶＳＣＬ
Ｋ＿Ａ１０の上昇端によってＶＲＡＭ−Ａ３００は８ビ
ット画素の１６画素をビデオ・バス１５上に転送し、Ｖ
ＳＣＬＫ＿Ｂ１３の上昇端によってＶＲＡＭ−Ｂ３１０
は８ビット画素の１６画素をビデオ・バス１５上に転送
する。クロック回路２７０はＶＳＣＬＫ＿Ａ１０及びＶ
ＳＣＬＫ＿Ｂ１３をそれぞれパイプライン・クロック２
８の１／８の周波数、この場合６．７５ＭＨｚで生成す
る。ＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３は１８
０度の位相ずれで生成される。
Ｋ＿Ａ１０の上昇端によってＶＲＡＭ−Ａ３００は８ビ
ット画素の１６画素をビデオ・バス１５上に転送し、Ｖ
ＳＣＬＫ＿Ｂ１３の上昇端によってＶＲＡＭ−Ｂ３１０
は８ビット画素の１６画素をビデオ・バス１５上に転送
する。クロック回路２７０はＶＳＣＬＫ＿Ａ１０及びＶ
ＳＣＬＫ＿Ｂ１３をそれぞれパイプライン・クロック２
８の１／８の周波数、この場合６．７５ＭＨｚで生成す
る。ＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３は１８
０度の位相ずれで生成される。
【００３８】図３はＶＳＣＬＫ＿Ａ１０及びＶＳＣＬＫ
＿Ｂ１３を生成するための回路の体系図である。画素ク
ロック１８は自走カウンタ１２０と同期している。カウ
ンタ１２０は、ＳＣＬＫ＿ＣＮＴ［３］信号３０、ＳＣ
ＬＫ＿ＣＮＴ［２］信号３１、ＳＣＬＫ＿ＣＮＴ［１］
信号３２及びＳＣＬＫ＿ＣＮＴ［０］信号３３を生成す
る。ＳＣＬＫ＿ＣＮＴ［０］信号３３は画素クロック１
８の半分の周波数で動作し、これはパイプライン・クロ
ック２８の周波数と同一である。ＳＣＬＫ＿ＣＮＴ
［１］信号３２は画素クロック１８の１／４の周波数で
動作し、ＳＣＬＫ＿ＣＮＴ［２］信号３１は画素クロッ
ク１８の１／８の周波数で動作し、ＳＣＬＫ＿ＣＮＴ
［３］信号３０は画素クロック１８の１／１６の周波数
で動作する。カウンタ禁止信号３８はディスプレイ装置
のブランキング間隔の間にカウンタ回路１２０をリセッ
トする。
＿Ｂ１３を生成するための回路の体系図である。画素ク
ロック１８は自走カウンタ１２０と同期している。カウ
ンタ１２０は、ＳＣＬＫ＿ＣＮＴ［３］信号３０、ＳＣ
ＬＫ＿ＣＮＴ［２］信号３１、ＳＣＬＫ＿ＣＮＴ［１］
信号３２及びＳＣＬＫ＿ＣＮＴ［０］信号３３を生成す
る。ＳＣＬＫ＿ＣＮＴ［０］信号３３は画素クロック１
８の半分の周波数で動作し、これはパイプライン・クロ
ック２８の周波数と同一である。ＳＣＬＫ＿ＣＮＴ
［１］信号３２は画素クロック１８の１／４の周波数で
動作し、ＳＣＬＫ＿ＣＮＴ［２］信号３１は画素クロッ
ク１８の１／８の周波数で動作し、ＳＣＬＫ＿ＣＮＴ
［３］信号３０は画素クロック１８の１／１６の周波数
で動作する。カウンタ禁止信号３８はディスプレイ装置
のブランキング間隔の間にカウンタ回路１２０をリセッ
トする。
【００３９】マルチプレクサ１４１はＳＣＬＫ＿ＣＮＴ
信号３０−３３及び垂直禁止信号８０を受け取る。マル
チプレクサ１４２はＤＬ＿ＶＳＣＬＫ＿３２信号８１、
ＤＬ＿ＶＳＣＬＫ＿１６信号８２、ＤＬ＿ＶＳＣＬＫ＿
８信号８３を垂直禁止信号８０を受け取る。ＤＬ＿ＶＳ
ＣＬＫ＿３２信号８１は、ＳＣＬＫ＿ＣＮＴ［１］信号
３２を反転することによって生成され、ＤＬ＿ＶＳＣＬ
Ｋ＿１６信号８２はＳＣＬＫＣＮＴ［２］信号３１を反
転することによって生成され、更にＤＬ＿ＶＳＣＬＫ＿
８信号８３は、ＳＣＬＫ＿ＣＮＴ［３］信号３０を反転
することによって生成される。
信号３０−３３及び垂直禁止信号８０を受け取る。マル
チプレクサ１４２はＤＬ＿ＶＳＣＬＫ＿３２信号８１、
ＤＬ＿ＶＳＣＬＫ＿１６信号８２、ＤＬ＿ＶＳＣＬＫ＿
８信号８３を垂直禁止信号８０を受け取る。ＤＬ＿ＶＳ
ＣＬＫ＿３２信号８１は、ＳＣＬＫ＿ＣＮＴ［１］信号
３２を反転することによって生成され、ＤＬ＿ＶＳＣＬ
Ｋ＿１６信号８２はＳＣＬＫＣＮＴ［２］信号３１を反
転することによって生成され、更にＤＬ＿ＶＳＣＬＫ＿
８信号８３は、ＳＣＬＫ＿ＣＮＴ［３］信号３０を反転
することによって生成される。
【００４０】シフト・クロック制御回路１４３はＡＣＲ
でセットされたＶＲＡＭモードを表す制御信号３５、デ
ィスプレイ装置に関するブランキング間隔を表す制御信
号３６及びＭＣＲでセットされた画素深度モードを表す
制御信号３７を受け取る。シフト・クロック制御回路１
４３は制御信号４５を生成してマルチプレクサ１４１の
入力をラッチ１４４のＤ入力及びマルチプレクサ１４８
の入力に選択して結合する。制御信号４５は同様に、マ
ルチプレクサ１４２の入力をマルチプレクサ１４８の入
力に選択的に結合する。
でセットされたＶＲＡＭモードを表す制御信号３５、デ
ィスプレイ装置に関するブランキング間隔を表す制御信
号３６及びＭＣＲでセットされた画素深度モードを表す
制御信号３７を受け取る。シフト・クロック制御回路１
４３は制御信号４５を生成してマルチプレクサ１４１の
入力をラッチ１４４のＤ入力及びマルチプレクサ１４８
の入力に選択して結合する。制御信号４５は同様に、マ
ルチプレクサ１４２の入力をマルチプレクサ１４８の入
力に選択的に結合する。
【００４１】８ビット画素深度モードでは、制御信号４
５によってマルチプレクサ１４１はＳＣＬＫ＿ＣＮＴ
［３］信号３０を選択し、マルチプレクサ１４２はＤＬ
＿ＶＳＣＬＫ＿８信号８３を選択する。制御信号３５に
よってマルチプレクサ１４８はＶＲＡＭモードが単一バ
ンクのとき、ＳＣＬＫ＿ＣＮＴ［３］信号３０をデータ
・ラッチ１４５のＤ入力に転送する。制御信号３５によ
って、マルチプレクサ１４８はＶＲＡＭモードが二重バ
ンクのとき、ＤＬ＿ＶＳＣＬＫ＿８信号８３をデータ・
ラッチ１４５のＤ入力に転送する。画素クロック１８は
データ・ラッチ１４４及び１４５を同期させる。データ
・ラッチ１４４及び１４５の出力は１対のドライバ１４
６及び１４７によってバッファリングされ、ＶＳＣＬＫ
＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３を与える。
５によってマルチプレクサ１４１はＳＣＬＫ＿ＣＮＴ
［３］信号３０を選択し、マルチプレクサ１４２はＤＬ
＿ＶＳＣＬＫ＿８信号８３を選択する。制御信号３５に
よってマルチプレクサ１４８はＶＲＡＭモードが単一バ
ンクのとき、ＳＣＬＫ＿ＣＮＴ［３］信号３０をデータ
・ラッチ１４５のＤ入力に転送する。制御信号３５によ
って、マルチプレクサ１４８はＶＲＡＭモードが二重バ
ンクのとき、ＤＬ＿ＶＳＣＬＫ＿８信号８３をデータ・
ラッチ１４５のＤ入力に転送する。画素クロック１８は
データ・ラッチ１４４及び１４５を同期させる。データ
・ラッチ１４４及び１４５の出力は１対のドライバ１４
６及び１４７によってバッファリングされ、ＶＳＣＬＫ
＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３を与える。
【００４２】１６ビット画素深度モードでは、制御信号
４５によってマルチプレクサ１４１はＳＣＬＫ＿ＣＮＴ
［２］信号３１を選択し、マルチプレクサ１４２はＤＬ
＿ＶＳＣＬＫ＿１６信号８２を選択する。制御信号３５
によって、マルチプレクサ１４８はＶＲＡＭモードが単
一バンクのとき、ＳＣＬＫ＿ＣＮＴ［２］信号３１をデ
ータ・ラッチ１４５のＤ入力に転送する。制御信号３５
によってマルチプレクサ１４８はＶＲＡＭモードが二重
バンクのとき、ＤＬ＿ＶＳＣＬＫ＿１６信号８２をデー
タ・ラッチ１４５のＤ入力に転送する。
４５によってマルチプレクサ１４１はＳＣＬＫ＿ＣＮＴ
［２］信号３１を選択し、マルチプレクサ１４２はＤＬ
＿ＶＳＣＬＫ＿１６信号８２を選択する。制御信号３５
によって、マルチプレクサ１４８はＶＲＡＭモードが単
一バンクのとき、ＳＣＬＫ＿ＣＮＴ［２］信号３１をデ
ータ・ラッチ１４５のＤ入力に転送する。制御信号３５
によってマルチプレクサ１４８はＶＲＡＭモードが二重
バンクのとき、ＤＬ＿ＶＳＣＬＫ＿１６信号８２をデー
タ・ラッチ１４５のＤ入力に転送する。
【００４３】３２ビット画素深度モードでは、制御信号
４５によってマルチプレクサ１４１はＳＣＬＫ＿ＣＮＴ
［１］信号３２を選択し、マルチプレクサ１４２はＤＬ
＿ＶＳＣＬＫ＿３２信号８１を選択する。制御信号３５
によってマルチプレクサ１４８はＶＲＡＭモードが単一
バンクのとき、ＳＣＬＫ＿ＣＮＴ［１］信号３２をデー
タ・ラッチ１４５のＤ入力へ転送する。制御信号３５に
よってマルチプレクサ１４８はＶＲＡＭモードが二重バ
ンクのとき、ＤＬ＿ＶＳＣＬＫ＿３２信号８１をデータ
・ラッチ１４５のＤ入力へ転送する。
４５によってマルチプレクサ１４１はＳＣＬＫ＿ＣＮＴ
［１］信号３２を選択し、マルチプレクサ１４２はＤＬ
＿ＶＳＣＬＫ＿３２信号８１を選択する。制御信号３５
によってマルチプレクサ１４８はＶＲＡＭモードが単一
バンクのとき、ＳＣＬＫ＿ＣＮＴ［１］信号３２をデー
タ・ラッチ１４５のＤ入力へ転送する。制御信号３５に
よってマルチプレクサ１４８はＶＲＡＭモードが二重バ
ンクのとき、ＤＬ＿ＶＳＣＬＫ＿３２信号８１をデータ
・ラッチ１４５のＤ入力へ転送する。
【００４４】図４はＳＯＥ＿Ａ１１及びＳＯＥ＿Ｂ１２
を生成する回路の体系図である。制御回路１５０は、Ｓ
ＣＬＫ＿ＣＮＴ信号３０−３３と更に制御信号３５及び
３６を受け取る。制御回路１５０は、ＳＯＥ＿Ａ＿３２
信号６０、ＳＯＥ＿Ａ＿１６信号６１及びＳＯＥ＿Ａ＿
８信号６２を生成する。ＳＯＥ＿Ａ＿３２信号６０は３
２ビットＶＲＡＭモードの間ＶＲＡＭ−Ａ３００の出力
ドライバを動作可能及び動作不能にするためのものであ
る。ＳＯＥ＿Ａ＿１６信号６１及びＳＯＥ＿Ａ＿８信号
６２は、それぞれ１６ビット及び８ビットＶＲＡＭモー
ド中ＶＲＡＭ−Ａ３００の出力ドライバを動作可能及び
動作不能にするためのものである。
を生成する回路の体系図である。制御回路１５０は、Ｓ
ＣＬＫ＿ＣＮＴ信号３０−３３と更に制御信号３５及び
３６を受け取る。制御回路１５０は、ＳＯＥ＿Ａ＿３２
信号６０、ＳＯＥ＿Ａ＿１６信号６１及びＳＯＥ＿Ａ＿
８信号６２を生成する。ＳＯＥ＿Ａ＿３２信号６０は３
２ビットＶＲＡＭモードの間ＶＲＡＭ−Ａ３００の出力
ドライバを動作可能及び動作不能にするためのものであ
る。ＳＯＥ＿Ａ＿１６信号６１及びＳＯＥ＿Ａ＿８信号
６２は、それぞれ１６ビット及び８ビットＶＲＡＭモー
ド中ＶＲＡＭ−Ａ３００の出力ドライバを動作可能及び
動作不能にするためのものである。
【００４５】制御回路１５０はまた、ＳＯＥ＿Ｂ＿３２
信号７０、ＳＯＥ＿Ｂ＿１６信号７１及びＳＯＥ＿Ｂ＿
８信号７２を生成する。ＳＯＥ＿Ｂ＿３２信号７０は３
２ビットＶＲＡＭモード中ＶＲＡＭ−Ｂ３１０の出力ド
ライバを動作可能及び動作不能にするためのものであ
る。ＳＯＥ＿Ｂ＿１６信号７１及びＳＯＥ＿Ｂ＿８信号
７２は、それぞれ１６ビット及び８ビットＶＲＡＭモー
ド中ＶＲＡＭ−Ｂ３１０の出力ドライバを動作可能及び
動作不能にするためのものである。
信号７０、ＳＯＥ＿Ｂ＿１６信号７１及びＳＯＥ＿Ｂ＿
８信号７２を生成する。ＳＯＥ＿Ｂ＿３２信号７０は３
２ビットＶＲＡＭモード中ＶＲＡＭ−Ｂ３１０の出力ド
ライバを動作可能及び動作不能にするためのものであ
る。ＳＯＥ＿Ｂ＿１６信号７１及びＳＯＥ＿Ｂ＿８信号
７２は、それぞれ１６ビット及び８ビットＶＲＡＭモー
ド中ＶＲＡＭ−Ｂ３１０の出力ドライバを動作可能及び
動作不能にするためのものである。
【００４６】３２ビット画素深度モードでは、制御信号
３７によってマルチプレクサ１５１はＳＯＥ＿Ａ＿３２
信号６０をデータ・ラッチ１５３のＤ入力へ結合し、マ
ルチプレクサ１５２はＳＯＥ＿Ｂ＿３２信号７０をデー
タ・ラッチ１５４のＤ入力へ結合する。１６ビット画素
深度モードでは、制御信号３７によってマルチプレクサ
１５１はＳＯＥ＿Ａ＿１６信号６１をデータ・ラッチ１
５３のＤ入力へ結合し、マルチプレクサ１５２はＳＯＥ
＿Ｂ＿１６信号７１をデータ・ラッチ１５４のＤ入力へ
結合する。８ビット画素深度モードでは、制御信号３７
によってマルチプレクサ１５１はＳＯＥ＿Ａ＿８信号６
２をデータ・ラッチ１５３のＤ入力に結合し、マルチプ
レクサ１５２はＳＯＥ＿Ｂ＿８信号７２をデータ・ラッ
チ１５４のＤ入力に結合する。
３７によってマルチプレクサ１５１はＳＯＥ＿Ａ＿３２
信号６０をデータ・ラッチ１５３のＤ入力へ結合し、マ
ルチプレクサ１５２はＳＯＥ＿Ｂ＿３２信号７０をデー
タ・ラッチ１５４のＤ入力へ結合する。１６ビット画素
深度モードでは、制御信号３７によってマルチプレクサ
１５１はＳＯＥ＿Ａ＿１６信号６１をデータ・ラッチ１
５３のＤ入力へ結合し、マルチプレクサ１５２はＳＯＥ
＿Ｂ＿１６信号７１をデータ・ラッチ１５４のＤ入力へ
結合する。８ビット画素深度モードでは、制御信号３７
によってマルチプレクサ１５１はＳＯＥ＿Ａ＿８信号６
２をデータ・ラッチ１５３のＤ入力に結合し、マルチプ
レクサ１５２はＳＯＥ＿Ｂ＿８信号７２をデータ・ラッ
チ１５４のＤ入力に結合する。
【００４７】データ・ラッチ１５３及び１５４は画素ク
ロック１８によって同期している。ドライバ１５６はＳ
ＯＥ＿Ａ１１をＶＲＡＭ−Ａ３００に伝送し、一方ドラ
イバ１５７はＳＯＥ＿Ｂ１２をＶＲＡＭ−Ｂ３１０に伝
送する。
ロック１８によって同期している。ドライバ１５６はＳ
ＯＥ＿Ａ１１をＶＲＡＭ−Ａ３００に伝送し、一方ドラ
イバ１５７はＳＯＥ＿Ｂ１２をＶＲＡＭ−Ｂ３１０に伝
送する。
【００４８】制御回路１５０の機能は次の論理方程式で
定義される。 ＳＯＥ＿Ａ＿３２信号６０＝（sclk_cnt_[0] or sclk_c
nt_[1] or 制御信号３５）and（制御信号３６ or 制御
信号３６） ＳＯＥ＿Ｂ＿３２信号７０＝（sclk_cnt_[0] or sclk_c
nt_[1] or 制御信号３５） ＳＯＥ＿Ａ＿１６信号６１＝（sclk_cnt_[1] or sclk_c
nt_[2] or 制御信号３５）and （制御信号３６ or 制御
信号３５） ＳＯＥ＿Ｂ＿１６信号７１＝（sclk_cnt_[1] or sclk_c
nt_[2] or 制御信号３５） ＳＯＥ＿Ａ＿８信号６２＝（sclk_cnt_[2] or sclk_cnt
_[3] or 制御信号３５）and （制御信号３６ or 制御信
号３５） ＳＯＥ＿Ｂ＿８信号７２＝（sclk_cnt_[2] or sclk_cnt
_[3] or 制御信号３５）
定義される。 ＳＯＥ＿Ａ＿３２信号６０＝（sclk_cnt_[0] or sclk_c
nt_[1] or 制御信号３５）and（制御信号３６ or 制御
信号３６） ＳＯＥ＿Ｂ＿３２信号７０＝（sclk_cnt_[0] or sclk_c
nt_[1] or 制御信号３５） ＳＯＥ＿Ａ＿１６信号６１＝（sclk_cnt_[1] or sclk_c
nt_[2] or 制御信号３５）and （制御信号３６ or 制御
信号３５） ＳＯＥ＿Ｂ＿１６信号７１＝（sclk_cnt_[1] or sclk_c
nt_[2] or 制御信号３５） ＳＯＥ＿Ａ＿８信号６２＝（sclk_cnt_[2] or sclk_cnt
_[3] or 制御信号３５）and （制御信号３６ or 制御信
号３５） ＳＯＥ＿Ｂ＿８信号７２＝（sclk_cnt_[2] or sclk_cnt
_[3] or 制御信号３５）
【００４９】図５は、ＶＲＡＭモードが二重バンクで、
画素深度モードが３２ビットのとき、画素データをビデ
オ・バス１５に転送するためのシフト・クロック及び連
続出力可能信号を示すタイミング図である。ＶＳＣＬＫ
＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３のタイミングと共にＳ
ＯＥ＿Ａ１１及びＳＯＥ＿Ｂ１２のタイミングが示され
ている。更に、ＳＣＬＫ＿ＣＮＴ信号３０−３３（ＳＣ
ＬＫ＿ＣＮＴ［０］，ＳＣＬＫ＿ＣＮＴ［１］，ＳＣＬ
Ｋ＿ＣＮＴ［２］及びＳＣＬＫ＿ＣＮＴ［３］）及び垂
直禁止信号８０（ＩＮＨ＿ＨＯＬＤ＿３２）が示されて
いる。信号は画素クロック１８（ＰＤ＿ＣＬＯＣＫ）に
基準を置いている。
画素深度モードが３２ビットのとき、画素データをビデ
オ・バス１５に転送するためのシフト・クロック及び連
続出力可能信号を示すタイミング図である。ＶＳＣＬＫ
＿Ａ１０及びＶＳＣＬＫ＿Ｂ１３のタイミングと共にＳ
ＯＥ＿Ａ１１及びＳＯＥ＿Ｂ１２のタイミングが示され
ている。更に、ＳＣＬＫ＿ＣＮＴ信号３０−３３（ＳＣ
ＬＫ＿ＣＮＴ［０］，ＳＣＬＫ＿ＣＮＴ［１］，ＳＣＬ
Ｋ＿ＣＮＴ［２］及びＳＣＬＫ＿ＣＮＴ［３］）及び垂
直禁止信号８０（ＩＮＨ＿ＨＯＬＤ＿３２）が示されて
いる。信号は画素クロック１８（ＰＤ＿ＣＬＯＣＫ）に
基準を置いている。
【００５０】図６は、ＶＲＡＭモードが二重バンクで画
素深度モードが１６ビットのとき、ＶＳＣＬＫ＿Ａ１０
及びＶＳＣＬＫ＿Ｂ１３、ＳＯＥ＿Ａ１１及びＳＯＥ＿
Ｂ１２を示すタイミング図である。更に、ＳＣＬＫ＿Ｃ
ＮＴ信号３０ー３３及び垂直禁止信号８０（ＩＮＨ＿Ｈ
ＯＬＤ＿１６）に関するタイミングも示されている。
素深度モードが１６ビットのとき、ＶＳＣＬＫ＿Ａ１０
及びＶＳＣＬＫ＿Ｂ１３、ＳＯＥ＿Ａ１１及びＳＯＥ＿
Ｂ１２を示すタイミング図である。更に、ＳＣＬＫ＿Ｃ
ＮＴ信号３０ー３３及び垂直禁止信号８０（ＩＮＨ＿Ｈ
ＯＬＤ＿１６）に関するタイミングも示されている。
【００５１】図７は、ＶＲＡＭモードが二重バンクで画
素深度モードが８ビットのとき、ＶＳＣＬＫ＿Ａ１０及
びＶＳＣＬＫ＿Ｂ１３、ＳＯＥ＿Ａ１１及びＳＯＥ＿Ｂ
１２を示すタイミング図である。更に、ＳＣＬＫ＿ＣＮ
Ｔ信号３０ー３３及び垂直禁止信号８０（ＩＮＨ＿ＨＯ
ＬＤ＿８）に関するタイミングも示されている。
素深度モードが８ビットのとき、ＶＳＣＬＫ＿Ａ１０及
びＶＳＣＬＫ＿Ｂ１３、ＳＯＥ＿Ａ１１及びＳＯＥ＿Ｂ
１２を示すタイミング図である。更に、ＳＣＬＫ＿ＣＮ
Ｔ信号３０ー３３及び垂直禁止信号８０（ＩＮＨ＿ＨＯ
ＬＤ＿８）に関するタイミングも示されている。
【００５２】上に開示された実施例では、ビデオ・バス
１５上に可能となったデータの重複は許されない。この
実施例では、ビデオ・バス１５上でのバスの競合の可能
性は排除されている。
１５上に可能となったデータの重複は許されない。この
実施例では、ビデオ・バス１５上でのバスの競合の可能
性は排除されている。
【００５３】高速バンク・スイッチを取り入れた他の実
施例では、ＶＲＡＭバンク３１０がオンになると同時に
ＶＲＡＭバンク３００がオフにされ、ＶＲＡＭバンクに
与えられる時間を最大にすることを可能にしている。こ
れは、ＳＯＥ＿Ａ１１を信号ＶＳＣＬＫ＿Ａ１０で駆動
し、ＳＯＥ＿Ｂ１２をＶＳＣＬＫ＿Ａ１０の反転信号で
駆動することによって達成される。別の実施例ではイン
バータをＭＤＩ４００の外に設けても良いし、或いは選
択的動作モードとしてＭＤＩ４００に組み込んでも良
い。
施例では、ＶＲＡＭバンク３１０がオンになると同時に
ＶＲＡＭバンク３００がオフにされ、ＶＲＡＭバンクに
与えられる時間を最大にすることを可能にしている。こ
れは、ＳＯＥ＿Ａ１１を信号ＶＳＣＬＫ＿Ａ１０で駆動
し、ＳＯＥ＿Ｂ１２をＶＳＣＬＫ＿Ａ１０の反転信号で
駆動することによって達成される。別の実施例ではイン
バータをＭＤＩ４００の外に設けても良いし、或いは選
択的動作モードとしてＭＤＩ４００に組み込んでも良
い。
【００５４】以上明細書において、本発明を特定の典型
的実施例を参照して説明した。しかしながら、特許請求
の範囲で述べた本発明の広い精神と範囲から逸脱するこ
となく様々な修正及び変更がなされ得ることは明白であ
る。従って、明細書及び図面は例示的であって限定的な
ものではないことを理解されたい。
的実施例を参照して説明した。しかしながら、特許請求
の範囲で述べた本発明の広い精神と範囲から逸脱するこ
となく様々な修正及び変更がなされ得ることは明白であ
る。従って、明細書及び図面は例示的であって限定的な
ものではないことを理解されたい。
【図１】 フレーム・バッファ及びメモリ・ディスプレ
イ・インターフェースを含むビデオ・サブシステムのブ
ロック図であり、フレーム・バッファはＶＲＡＭの２つ
のバンクから成っている。
イ・インターフェースを含むビデオ・サブシステムのブ
ロック図であり、フレーム・バッファはＶＲＡＭの２つ
のバンクから成っている。
【図２】 メモリ・ディスプレイ・インターフェースの
ブロック図であり、入力段、フレーム・バッファから受
信した画素データを処理する画素処理パイプライン及び
クロック回路を示す。
ブロック図であり、入力段、フレーム・バッファから受
信した画素データを処理する画素処理パイプライン及び
クロック回路を示す。
【図３】 フレーム・バッファからメモリ・ディスプレ
イ・インターフェースへの画素データ伝送を同期させる
シフト・クロック信号を生成する回路の体系図。
イ・インターフェースへの画素データ伝送を同期させる
シフト・クロック信号を生成する回路の体系図。
【図４】 連続出力可能信号を生成し、フレーム・バッ
ファのＶＲＡＭの出力ドライバを動作可能或いは動作不
能にする回路の体系図。
ファのＶＲＡＭの出力ドライバを動作可能或いは動作不
能にする回路の体系図。
【図５】 ＶＲＡＭモードが二重バンクで、画素深度モ
ードが３２ビットであるとき、画素データをビデオ・バ
ス上に伝送するシフト・クロック及び連続出力可能信号
を示すタイミング図。
ードが３２ビットであるとき、画素データをビデオ・バ
ス上に伝送するシフト・クロック及び連続出力可能信号
を示すタイミング図。
【図６】 ＶＲＡＭモードが二重バンクで、画素深度モ
ードが１６ビットであるとき、画素データをビデオ・バ
ス上に伝送するシフト・クロック及び連続出力可能信号
を示すタイミング図。
ードが１６ビットであるとき、画素データをビデオ・バ
ス上に伝送するシフト・クロック及び連続出力可能信号
を示すタイミング図。
【図７】 ＶＲＡＭモードが二重バンクで、画素深度モ
ードが８ビットであるとき、画素データをビデオ・バス
上に伝送するシフト・クロック及び連続出力可能信号を
示すタイミング図。
ードが８ビットであるとき、画素データをビデオ・バス
上に伝送するシフト・クロック及び連続出力可能信号を
示すタイミング図。
１００ 誤り訂正コード化制御装置（ＥＭＣ） １５０ 制御回路 ３００ ビデオ・メモリ・バンクＡ（ＶＲＡＭ−Ａ） ３１０ ビデオ・メモリ・バンクＢ（ＶＲＡＭ−Ｂ） ４００ メモリ・ディスプレイ・インターフェイス（Ｍ
ＤＩ） ４１０ ディジタル・アナログ変換装置（ＤＡＣ） ４２０ プログラム可能クロック発生器（ＰＣＧ）
ＤＩ） ４１０ ディジタル・アナログ変換装置（ＤＡＣ） ４２０ プログラム可能クロック発生器（ＰＣＧ）
フロントページの続き (72)発明者 シャウン・エフ・ストーム アメリカ合衆国 94041 カリフォルニア 州・マウンテン ビュー・オーク ストリ ート・ナンバー９・338 (72)発明者 ロバート・マーク・スタノ アメリカ合衆国 94087 カリフォルニア 州・サニーヴェイル・マリアニ ドライ ブ・1672 (72)発明者 ホレイス・アーレン・オリーブ，ジュニア アメリカ合衆国 95128−3355 カリフォ ルニア州・サン ホゼ・ヴァン サンサル アヴェニュ・アパートメントナンバー ３・3056
Claims (5)
- 【請求項１】 第１の状態で第１のシフト・クロック信
号を生成することによって、第１のＶＲＡＭバンクが上
記第１のＶＲＡＭバンクに記憶された第１組の画素デー
タをアクセスするステップと、 第１の状態で第２のシフト・クロック信号を生成するこ
とによって、第２のＶＲＡＭバンクが上記第２のＶＲＡ
Ｍバンクに記憶された第２組の画素データをアクセスす
るステップと、 上記第１の状態で第１の連続出力可能信号を生成するこ
とによって、上記第１のＶＲＡＭバンクが上記第１組の
画素データをビデオ・バスを通してメモリ・ディスプレ
イ・インターフェースに伝送するステップと、 上記第２の状態で上記第１の連続出力可能信号を生成
し、上記第１のＶＲＡＭバンクが上記第１組の画素デー
タを上記ビデオ・バス上に伝送できないようにするステ
ップと、 上記第２の状態で第２の連続出力可能信号を生成するこ
とによって、上記第２のＶＲＡＭバンクが上記ビデオ・
バスを通して第２組の画素データを上記メモリ・ディス
プレイ・インターフェースに伝送するステップと、 上記第１の状態で上記第２の連続出力可能信号を生成
し、上記第２のＶＲＡＭバンクが上記第２組の画素デー
タを上記ビデオ・バス上に伝送できないようにするステ
ップと、を有する画素データをＶＲＡＭフレーム・バッ
ファからメモリ・ディスプレイ・インターフェースに転
送する方法。 - 【請求項２】 対応するディスプレイ装置の繰り返し間
隔中、上記第１及び第２のシフト・クロック信号を禁止
するステップを更に含む請求項１に記載の画素データを
ＶＲＡＭフレーム・バッファからメモリ・ディスプレイ
・インターフェースに転送する方法。 - 【請求項３】 第１の状態で第１のシフト・クロック信
号を生成することによって、第１のＶＲＡＭバンクが上
記第１のＶＲＡＭバンクに記憶された第１組の画素デー
タをアクセスする手段と、 第１の状態で第２のシフト・クロック信号を生成するこ
とによって第２のＶＲＡＭバンクが上記第２のＶＲＡＭ
バンクに記憶された第２組の画素データをアクセスする
手段と、 上記第１の状態で第１の連続出力可能信号を生成するこ
とによって、上記第１のＶＲＡＭバンクが上記第１組の
画素データをビデオ・バスを通してメモリ・ディスプレ
イ・インターフェースに伝送する手段と、 上記第２の状態で上記第１の連続出力可能信号を生成
し、上記第１のＶＲＡＭバンクが上記第１組の画素デー
タを上記ビデオ・バス上に伝送できないようにする手段
と、 上記第２の状態で第２の連続出力可能信号を生成するこ
とによって、上記第２のＶＲＡＭバンクが上記ビデオ・
バスを通して第２組の画素データを上記メモリ・ディス
プレイ・インターフェースに伝送する手段と、 上記第１の状態で上記第２の出力可能信号を生成し、上
記第２のＶＲＡＭバンクが上記第２組の画素データを上
記ビデオ・バス上に伝送できないようにする手段と、を
有する画素データをＶＲＡＭフレーム・バッファからメ
モリ・ディスプレイ・インターフェースに転送する装
置。 - 【請求項４】 対応するディスプレイ装置の繰り返し間
隔中、上記第１及び第２のシフト・クロック信号を禁止
する手段を更に含む請求項３に記載の画素データをＶＲ
ＡＭフレーム・バッファからメモリ・ディスプレイ・イ
ンターフェースに転送する装置。 - 【請求項５】 第１のシフト・クロック信号及び第１の
連続出力可能信号を受信するように結合され、第１組の
画素データを記憶する第１のＶＲＡＭバンクと、 第２のシフト・クロック信号及び第２の連続出力可能信
号を受信するように結合され、第２組の画素データを記
憶する第２のＶＲＡＭバンクと、 ディスプレイ装置に対応する画素クロック信号を受信す
るように結合され、第１の状態で上記第１のシフト・ク
ロック信号の生成で上記第１のＶＲＡＭバンクが上記第
１のＶＲＡＭバンクに記憶された第１組の画素データを
アクセスし、第１の状態で上記第２のシフト・クロック
信号の生成で上記第２のＶＲＡＭバンクが上記第２のＶ
ＲＡＭバンクに記憶された第２組の画素データをアクセ
スするようにする第１の制御回路と、 上記ディスプレイ装置に対応する上記画素クロック信号
を受信するように結合され、上記第１の状態での上記第
１の連続出力可能信号の生成で上記第１のＶＲＡＭバン
クがビデオ・バスを通して上記第１組の画素データをメ
モリ・ディスプレイ・インターフェースに伝送し、上記
第２の状態での上記第１の連続出力可能信号の生成で上
記第１のＶＲＡバンクから上記第１の画素データを伝送
できないようにし、上記第２の状態での上記第２の連続
出力可能信号の生成で上記第２のＶＲＡＭバンクが上記
第２組の画素データを上記ビデオ・バスを通して上記メ
モリ・ディスプレイ・インターフェースに伝送し、上記
第１の状態での上記第２の連続可能出力信号の生成で上
記第２のＶＲＡＭバンクから上記第２組の画素データを
伝送できないようにする第２の制御回路と、を備えた、
画素データをメモリ・ディスプレイ・インターフェース
へ転送する回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16431993A | 1993-12-09 | 1993-12-09 | |
| US164,319 | 1993-12-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219842A true JPH07219842A (ja) | 1995-08-18 |
Family
ID=22593960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6330995A Pending JPH07219842A (ja) | 1993-12-09 | 1994-12-09 | 画素データをメモリ・ディスプレイ・インターフェースへ転送する方法、装置及び回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5608427A (ja) |
| EP (1) | EP0658871B1 (ja) |
| JP (1) | JPH07219842A (ja) |
| DE (1) | DE69430982T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69430982T2 (de) * | 1993-12-09 | 2003-03-13 | Sun Microsystems, Inc. | Verschachtelung von Bildelementdaten für eine Darstellungspeicherschnittstelle |
| US5790138A (en) * | 1996-01-16 | 1998-08-04 | Monolithic System Technology, Inc. | Method and structure for improving display data bandwidth in a unified memory architecture system |
| US5929868A (en) * | 1996-09-27 | 1999-07-27 | Apple Computer, Inc. | Method and apparatus for computer display memory management |
| KR100248255B1 (ko) * | 1997-05-16 | 2000-03-15 | 구본준 | 액정표시장치의 구동회로 |
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| US6661422B1 (en) | 1998-11-09 | 2003-12-09 | Broadcom Corporation | Video and graphics system with MPEG specific data transfer commands |
| US7446774B1 (en) | 1998-11-09 | 2008-11-04 | Broadcom Corporation | Video and graphics system with an integrated system bridge controller |
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| US7982740B2 (en) | 1998-11-09 | 2011-07-19 | Broadcom Corporation | Low resolution graphics mode support using window descriptors |
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| US6768774B1 (en) | 1998-11-09 | 2004-07-27 | Broadcom Corporation | Video and graphics system with video scaling |
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| KR100370239B1 (ko) | 2000-10-25 | 2003-01-29 | 삼성전자 주식회사 | 고속 블럭 파이프라인 구조의 리드-솔로몬 디코더에적용하기 위한 메모리 장치와 메모리 액세스 방법 및 그메모리 장치를 구비한 리드-솔로몬 디코더 |
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| JP3626144B2 (ja) * | 2002-03-01 | 2005-03-02 | 株式会社セルシス | 立体オブジェクトデータからの漫画的表現の２次元画像の生成方法および生成プログラム |
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| CN104932312A (zh) * | 2015-06-10 | 2015-09-23 | 浪潮电子信息产业股份有限公司 | 一种板卡的制作方法及装置、pcb、板卡 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS59159196A (ja) * | 1983-02-24 | 1984-09-08 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | グラフイツク・デイスプレイ・システム |
| US4742350A (en) * | 1986-02-14 | 1988-05-03 | International Business Machines Corporation | Software managed video synchronization generation |
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