JPH07220065A

JPH07220065A - 画像処理方法とその装置

Info

Publication number: JPH07220065A
Application number: JP6013779A
Authority: JP
Inventors: Katsuhiko Yanagawa; 勝彦柳川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-02-07
Filing date: 1994-02-07
Publication date: 1995-08-18

Abstract

(57)【要約】【目的】大容量の画像データの回転を、最小の回路規
模で、かつ高速に実行できる画像回転方法とその装置を
提供することを目的とする。【構成】ＲＡＭ１００〜１０７は３２×３２ビットデ
ータを格納する。デコーダ２はＲＡＭセレクト信号８と
書き込み信号９をデコードし、書き込み要求信号を出力
する。デコーダ３はデータセレクト信号１０を入力し、
ＲＡＭの格納データの特定ビットを選択するビット選択
信号を出力する。各回路ブロック３０００は、各ＲＡＭ
からの出力データの内、デコーダ３によって出力された
ビット選択信号によって、選択されたデータだけを選択
する。原画像データ線６は、書き込みデータを各ＲＡＭ
に与える。アドレス信号７は、各ＲＡＭのデータ格納ア
ドレスを指定する。書き込み信号線９は、各ＲＡＭに対
するデータ書き込みタイミングを与える。データセレク
ト信号１０は、各ＲＡＭの出力データの特定ビットの選
択指示を行う。読み出しデータ線１１は、回転画像デー
タを読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像処理、特に、画像
データの回転を行う画像処理方法とその装置に関する。

【０００２】

【従来の技術】従来、画像データ回転装置は、通常、特
公昭６３−３３３４８号等に記載されているように、ｘ
座標方向にｎビット、ｙ座標方向にｍビットで構成され
たレジスタ群と、前記レジスタ群の同一ｘアドレス座標
でアクセスされるｎビットに対し、画像信号を書き込む
手段と、前記レジスタ群の同一ｙアドレス座標で読み出
し位置をデコードし、同一ｙ座標のｍビットの内容を読
み出すゲート手段より構成されていた。この構成によ
り、一定の画素数の画像データを、左または右に９０°
回転させる。例えば、ファックス等においては、文字は
縦ｎビット×横ｍビットからなる画像データによってあ
らわされ、このような単位の画像データ配列によって、
全体の画面が形成される。従って、図９に示された画面
構成において、（ａ）に示す横書きの場合と、（ｂ）に
示す縦書きの場合とでは、画信号の走査方向、順序が定
まっているため横書きから縦書きに、または逆に縦書き
から横書きに変換しようとする場合は、画像データの向
きを変換しなければならない。

【０００３】図１０は、画像の回転を説明している。図
１０の（ａ）では、ｎ＝ｍ＝６ビットからなる画像デー
タを、レジスタ上において左９０°回転させる場合を示
し、図１０の（ａ）の（１）では回転前の画像データを
示し、図１０の（ａ）の（２）では回転後の画像データ
を示す。このような画像データの回転は、画面を構成す
るそれぞれの画素の座標変換演算によって行うことがで
きる。しかし、各画素の座標変換演算には多大な処理時
間を必要とする。

【０００４】そのため、座標回転用のレジスタを設け、
このレジスタへの書き込みと読み出しの処理を行なうこ
とによって、画信号の回転を行なう上述した方法が提案
されている。

【０００５】図１１は、上述した従来の画像データ回転
装置の構成を示す。図１１において、１０，２０，…，
ｎ０の各々は、ｎビットの画像データを格納するレジス
タであって、縦方向に対応するビットごとに、それぞれ
のレジスタに対する書き込み制御信号１，２，…，ｎに
よって画像データが書き込まれる。Ｄはデコーダであっ
て、読み出しレジスタ指示信号をデコードして、レジス
タ１０，２０，…，ｎ０の縦方向の各ビット列の読み出
しゲートを制御する読み出しゲート信号を発生する。各
読み出しゲート信号は、縦方向の各ビット列の読み出し
線が接続された各ＡＮＤゲートにそれぞれ接続され、各
１ビット列からデータ出力を制御する。Ｏ−１，Ｏ−
２，…，Ｏ−ｎはそれぞれＯＲゲートであって、ＯＲゲ
ートＯ−１はレジスタ１０に属するＡＮＤゲート１１−
１，２１−１，…，ｎ１−１の出力信号のＯＲ論理演算
をおこなって出力し、ＯＲゲートＯ−ｎはレジスタｎ０
に属するゲート１１−ｎ，２１−ｎ，…，ｎ１−ｎの出
力信号のＯＲ論理演算をおこなって出力する。他のＯＲ
ゲートと対応するレジスタに属する各ゲートの出力信号
との関係もすべて同様である。ＯＲゲートＯ−１，Ｏ−
２，…，Ｏ−ｎの出力は読み出しデータであって、ｙ方
向の各ビットにそれぞれ対応している。

【０００６】図１２は、図１１に示した従来の画像デー
タ回転装置を用いた画像データ回転操作手順を説明する
フローチャートである。図１２において、（Ａ）はレジ
スタ群に対する内容設定の手順を示し、（Ｂ）は９０°
左回転した画像データを不図示のメモリに退避する手順
を示す。

【０００７】ｎ×ｎ群からなる画信号書き込みデータ
は、まず書き込み制御信号１によって第１行の画信号が
横方向のレジスタ１０に書き込まれる。次に書き込み制
御信号２によって、第２行の画信号がレジスタ２０に書
き込まれる。以下同様にして各行の画信号が順次対応す
るレジスタに書き込まれ、最後に書き込み制御信号ｎに
よって、第ｎ行の画信号がレジスタｎ０に書き込まれ
る。

【０００８】次にデコーダＤのゲート１１指定信号に応
じて、縦方向の１ビットレジスタ列１１の内容が読み出
されて読み出しデータとして出力され、図示されないｎ
×ｎ群からなる退避用メモリの横方向の第１行に書き込
まれる。次にゲート２１指定信号に応じて１ビットレジ
スタ列２１の内容が読み出されて、同様にして座標変換
されて退避用メモリの第２行に書き込まれる。以下同様
にして、順次１ビットレジスタ列からの読み出しとメモ
リへの書き込みが行われ、最後にゲートｎ１指定信号に
応じて１ビットレジスタ列ｎ１の内容が読み出されてメ
モリの第ｎ行に書き込まれる。

【０００９】このようにして、ｎ×ｎ群のレジスタに書
き込まれた画信号は、９０゜左回転した状態でメモリに
格納され、所要の画信号回転が行われる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来例では、読み出し側の配線パタン数と論理積回路がｎ
×ｍケ必要であり、論理和回路もｍケ必要であり、画像
データが大きくなると、それに比例して配線パターン
数、論理回路数が増えてしまう問題があった。その回路
規模の制約から、大容量の画像を高速に回転処理できな
いという問題があった。

【００１１】本発明は上記従来例に鑑みてなされたもの
で、大容量の画像データの回転を、最小の回路規模で、
かつ高速に実行できる画像処理方法とその装置を提供す
ることを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明の画像処理方法とその装置は、(ｎビット)x
(ｍビット)の画像データに対して、少なくとも１ワード
当たりｎビットを含み、少なくともｍ／ｋワードの格納
セルをそれぞれ有するｋ個のメモリと、前記ｋ個のメモ
リのそれぞれの同一アドレスに、前記画像データの連続
する各行方向のデータのそれぞれを格納する格納手段
と、前記ｋ個のメモリに同一アドレスを出力し、前記ｋ
個のメモリのそれぞれの出力データの所定ビットを順次
選択して、９０゜回転したｋビットのデータを読み出す
読み出し手段とを備える。

【００１３】また、別の発明は、(ｎビット)x(ｍビッ
ト)の画像データに対して、少なくとも１ワード当たり
ｎビットを含み、少なくともｍ／ｋワードの格納セルを
それぞれ有するｋ個のメモリのそれぞれの同一アドレス
に、前記画像データの連続する各行方向のデータのそれ
ぞれを格納する格納工程と、前記ｋ個のメモリに同一ア
ドレスを出力し、前記ｋ個のメモリのそれぞれの出力デ
ータの所定ビットを順次選択して、９０゜回転したｋビ
ットのデータを読み出す読み出し工程とを備える。

【００１４】

【作用】以上の構成において、(ｎビット)x(ｍビット)
の画像データに対して、ｋ個のメモリそれぞれは、少な
くとも１ワード当たりｎビットを含み、少なくともｍ／
ｋワードの格納セルを備え、格納手段が、前記ｋ個のメ
モリのそれぞれの同一アドレスに、前記画像データの連
続する各行方向のデータのそれぞれを格納し、読み出し
手段が、前記ｋ個のメモリに同一アドレスを出力し、前
記ｋ個のメモリのそれぞれの出力データの所定ビットを
順次選択して、９０゜回転したｋビットのデータを読み
出す。

【００１５】また、別の発明は、(ｎビット)x(ｍビッ
ト)の画像データに対して、少なくとも１ワード当たり
ｎビットを含み、少なくともｍ／ｋワードの格納セルを
それぞれ有するｋ個のメモリのそれぞれの同一アドレス
に、前記画像データの連続する各行方向のデータのそれ
ぞれを格納し、前記ｋ個のメモリに同一アドレスを出力
し、前記ｋ個のメモリのそれぞれの出力データの所定ビ
ットを順次選択して、９０゜回転したｋビットのデータ
を読み出す。

【００１６】

【実施例】本実施例によれば、従来のレジスタ群による
方法に対して、複数のＲＡＭを設け、かつ、画像マトリ
クスデータの複数のＲＡＭに対する特有な、非シーケン
シャルな書き込み手順と読みだし手順によって、大きな
サイズの画像マトリクスデータを高速に、回転処理でき
る画像回転方法とその装置を提供する。また、従来技術
に比べ、本発明の実施例によれば、大幅に少ない配線パ
タン数と論理ゲート数で本実施例の画像回転装置を提供
できるので、安価に実現するできる特有の効果を有す
る。

【００１７】図１は、本発明における１実施例である画
像データ回転回路の構成例である。ここでは、理解しや
すいように、回転させる画像データのサイズをｍ＝ｎ＝
３２（３２ビット×３２ビットのマトリクス）としてい
る。

【００１８】図１において、１００は、３２ｂｉｔ×４
ｗｏｒｄのＲＡＭであり、ＲＡＭ１００と同じ構成のＲ
ＡＭ１０１〜１０７の計８つが用いられている。図１に
は、ＲＡＭ８つのうち、３つだけを描画し、残りの５
つ、即ち、ＲＡＭ１０２〜１０６は省略している。これ
ら８つのＲＡＭ構成により、３２×３２ビットのマトリ
クスデータを格納することができる。このマトリクスデ
ータは、図２に示すような、マトリクスデータと、それ
を格納するＲＡＭ１００〜１０７のアドレス間の対応に
基づいて、そのマトリクスデータが格納される。この対
応については、以下、図２を参照して説明する。

【００１９】図２の各横軸は、各ＲＡＭアドレスに対応
する、"Ｄ０"ビットから"Ｄ３１"ビットの３２ビット長
の複数の格納セル域を示す。２０００は、マトリクスデ
ータの行番号を示し、２００１は、そのマトリクスデー
タ各行が格納されるＲＡＭとそのＲＡＭ内のアドレスを
示す。ＲＡＭに対する、マトリクスデータの各行の書き
込み単位は、３２ビット（６）である。そして、書き込
み手順は矢印１０００が示すように、マトリクスデータ
の行番号１から開始して、その行番号がインクリメント
する順に書き込まれる。

【００２０】図１に戻って、本発明における１実施例で
ある画像データ回転回路の構成例の説明を続ける。２は
イネーブル付デコーダであり、３ビットのＲＡＭセレク
ト信号８と書き込み信号９を入力して、デコードを行
い、各ＲＡＭに対する選択書き込み要求信号、即ち、Ｒ
ＡＭ１００〜１０７のそれぞれに対する、ｗａ、ｗｂ、
ｗｃ、ｗｄ、ｗｅ、ｗｆ、ｗｇ、ｗｈを出力する。尚、
ここで、ｗｃ、ｗｄ、ｗｅ、ｗｆ、ｗｇは記述を省略し
ている。また、ＲＡＭセレクト信号８と書き込み信号９
は、例えば、不図示のＣＰＵから、ＲＡＭ１００〜１０
７に対してマトリクスデータの書き込み時に出力され
る。３はデコーダであり、不図示のＣＰＵから出力され
るデータセレクト信号１０を入力し、各ＲＡＭに格納さ
れているデータの内の特定のビットを選択するビット選
択信号を出力する。４はＡＮＤ回路であり、各ＲＡＭか
ら出力されたデータの内の１ビットと、デコーダ３によ
って出力されたビット選択信号を入力して、論理ＡＮＤ
演算を行い、ＯＲ回路５に出力する。ＯＲ回路５は、各
ＡＮＤ回路４からの出力を入力し、論理ＯＲ演算を行
い、出力する。各ＡＮＤ回路４とＯＲ回路で構成される
各回路ブロック３０００の機能は、各ＲＡＭから出力さ
れたデータの内、デコーダ３によって出力されたビット
選択信号によって、選択されたデータだけを選択して出
力するデータ選択の働きを行う。また、６は３２ビット
の原画像データ線であり、例えば、不図示のＣＰＵに接
続されており、ＲＡＭに対する書き込みデータを各ＲＡ
Ｍに与える媒介である。７は、例えば、不図示のＣＰＵ
に接続され、ドライブされるアドレス信号であり、各Ｒ
ＡＭのデータ格納アドレスを指定する。８は、例えば、
不図示のＣＰＵに接続され、ドライブされるＲＡＭセレ
クト信号であり、デコーダ２に入力される。９は、例え
ば、不図示のＣＰＵに接続され、ドライブされる書き込
み信号線であり、各ＲＡＭに対するデータ書き込みタイ
ミングを与えるもので、デコーダ２に入力される。１０
は、例えば、不図示のＣＰＵに接続され、ドライブされ
るデータセレクト信号１０であり、各ＲＡＭの出力デー
タの内の特定のデータビットの選択する選択指示を行う
信号であり、デコーダ２に入力される。１１は、回転さ
れた画像マトリクスデータを読み出す読み出し画像デー
タ線である。

【００２１】図３は、図１に示された１実施例における
画像データの回転方法の手順を説明するフローチャート
である。このフローチャートを用いて、図１に示される
実施例を、以下、詳しく説明する。

【００２２】尚、現画像データ線（６）と、アドレス信
号（７）と、ＲＡＭセレクト信号（８）と、書き込み信
号（９）と、データセレクト信号（１０）と、読み出し
データ（１１）は、不図示のＣＰＵに接続されており、
ＣＰＵから出力されるアドレス信号Ａ０、Ａ１（７）
と、ＲＡＭセレクト信号（８）と、書き込み信号（９）
と、データセレクト信号（１０）の各タイミング信号に
同期して、各ＲＡＭとの入出力を行う。ここで、現画像
データ線（６）を用いて、各ＲＡＭに対する書き込みデ
ータを供給し、また、読み出しデータ線（１１）を用い
て、各ＲＡＭから画像データを読みだす。図３に示すフ
ローチャートは、上述した不図示のＣＰＵによってその
実行が制御される。

【００２３】ステップＳ１では、不図示のＣＰＵは、ア
ドレス信号７とＲＡＭセレクト信号８を「０」にクリア
する。そして、データセレクト信号１１を、バイナリ値
「１１１１１」に設定し、不図示のＣＰＵの内部レジス
タＬを「１」に設定する。このＬは、不図示のＣＰＵ内
のメモリに予め格納されている３２x３２ビットの画像
マトリクスデータの行番号をポイントするポインタであ
る。

【００２４】本実施例における画像データの回転は、画
像マトリクスデータの各ＲＡＭに対する書き込み処理
と、読みだし処理によって実行される。以下、各ステッ
プの処理を説明する。

【００２５】ステップＳ２では、Ｌによってポイントさ
れるマトリクスの１行のデータを、対応するＲＡＭに書
き込むために、書き込み信号９をアクテイブにする。そ
れに対応して、デコード２は、対応するＲＡＭを選択し
て、選択されたＲＡＭに書き込み要求信号（ｗａ、ｗ
ｂ、・・・、ｗｈ）のいずれかを出力する。そして、選
択されたＲＡＭのアドレス００の領域に、原画マトリク
スデータの１行目が書き込まれる。

【００２６】ステップ３では、ＲＡＭセレクト信号８０
がバイナリ値「１１１」であるかどうか、チェックし
て、異なれば、ステップＳ４へ進み、ＲＡＭセレクト信
号８とＬを１カウントアップし、ステップＳ２へ戻り、
書き込み処理を繰り返す。また、一致すれば、ステップ
Ｓ５へ進む。

【００２７】ステップＳ５では、ＲＡＭセレクト信号を
「０」にクリアする。

【００２８】ステップＳ６では、アドレス信号７がバイ
ナリ値「１１」であるかどうかチェックし、異なれば、
ステップＳ７で、アドレス信号を１カウントアップし、
ステップＳ２へ戻り、書き込み処理を繰り返す。一致す
れば、ステップＳ８へ進む。

【００２９】ステップＳ８では、アドレス信号を「０」
に設定する。

【００３０】以上説明した処理によって、図２に示した
ような順序で書き込みが行われたことになる。

【００３１】ステップＳ９では、以上の処理でＲＡＭに
対するマトリクスデータの書き込み処理が終了したの
で、不図示の表示モニタ等に、マトリクスデータの書き
込み処理の終了を通知するメッセージを表示する。そし
て、その回転処理を行う要求を不図示のキーボードから
入力する。回転処理の要求が入力されると、ステップＳ
１０へ進む。

【００３２】次に、回転処理がなされた画像マトリクス
データを生成するための、各ＲＡＭからの読み出し方法
を説明する。

【００３３】ステップＳ１６では、アドレス信号を
「０」に設定する。また、データセレクト信号１０をバ
イナリ値「１１１１１」に設定する。

【００３４】ステップＳ１０では、それに従って、読み
出しデータ（１１）には、各ＲＡＭ１００〜ＲＡＭ１０
７のアドレス「００」の格納領域の３１ビット目が出力
される。そして、この出力された読み出しデータ（１
１）は、不図示のＣＰＵのタイミング制御によって、回
転処理された画像マトリクスデータを格納する不図示の
メモリに退避される。

【００３５】ステップＳ１１では、アドレス信号７が、
バイナリ値「１１」であるかチェックして、異なれば、
ステップＳ１２へ進み、アドレス信号７を１カウントア
ップし、ステップＳ１０に戻り、次のデータ読みだしを
行う。一致すれば、ステップＳ１３へ進む。

【００３６】ステップＳ１３では、アドレス信号７を
「０」に設定する。

【００３７】ステップＳ１４では、データセレクト信号
１０が「０」であるかどうかチェックし、一致しなけれ
ば、ステップＳ１５で、データセレクト信号１０を１カ
ウンドダウンし、ステップＳ１０へ戻り、次のデータ読
みだしを行う。一致すれば、処理を終了する。

【００３８】尚、処理結果である回転した画像データ
は、上述した不図示のメモリに格納される。

【００３９】以上の特有な回転処理手順、即ち、画像マ
トリクスデータの複数のＲＡＭに対する特有な、非シー
ケンシャルな書き込み手順と読みだし手順によって、大
きなサイズの画像マトリクスデータを一度に、回転処理
することができる。

【００４０】ここで、回転処理された画像マトリクスデ
ータを生成する処理のうち、ステップ１６以後の各ＲＡ
Ｍからの読み出し手順について、図４を用いてさらに説
明する。

【００４１】図４は、ステップ１５までの処理で、各Ｒ
ＡＭに格納された画像マトリクスデータから、回転され
た配列のデータを得るために、異なる手順で読み出す手
順を説明する図である。各行は、読み出されるＲＡＭの
１つのアドレスに対応する書き込まれたデータビット格
納領域を示す。２００１は、読み出されるＲＡＭの１つ
のアドレスを示す。３０００は、各データビット格納領
域の読みだし順序を示す。すなわち、"Ｄ３１"のビット
（ＭＳＢ：最上位ビット）に、順序番号「１」が、上か
ら８ヶ連続して記述してあるが、これは、ＲＡＭ１００
のアドレス００〜ＲＡＭ１０７のアドレス００の各"Ｄ
３１"ビットが、同時に読み出され、読みだしデータ線
（１１）に出力されることを意味する。次の読みだしタ
イミングでは、順序番号「２」の８ビットが読み出され
る。この読みだし処理は、同様に、順序番号「１２８」
の８ビットまで行われる。１００１は、各ビットの読み
だし順序を示し、矢印の方向のビット順序、即ち、"Ｄ
３１"ビットから"Ｄ０"（ＬＳＢ：最下位ビット）ビッ
トの順序で読み出される。

【００４２】以上説明した、本実施例の回転処理方法と
その装置にしたがえば、例えば、図５に示されるような
原画像マトリクスデータを、ＲＡＭ１００〜１０７に書
き込み、そして、上述した手順に従って読み出すと、図
６に示される、回転した画像マトリクスデータを獲得す
ることができる。

【００４３】図７は、図１の構成を、半導体チップレベ
ルで実現した時の回路規模の見積りを説明する図であ
る。図７から理解できるように、３２ビットｘ４ワード
のＲＡＭを８ケ、２入力のＡＮＤゲートを２５６ケ、３
２入力のＯＲゲートを８ケから構成することができる。

【００４４】図７と図１２の見積を比較することによっ
て、本実施例の画像回転方法とその装置は、配線パター
ン数、論理ゲート数共に従来のおよそ１／４に縮小でき
ることがわかる。

【００４５】尚、複数のＲＡＭで構成された許容マトリ
クスデータサイズよりも小さい画像データに対しては、
画像マトリクスデータの分だけ書き込み、有効領域のデ
ータだけ読み出し、さらに余分なビットを廃棄すれば良
い。この様子を、図８に示す。即ち、例えば、画像デー
タが１６ビットｘ２０ビットである場合、１００４の矢
印が示す順序で、２０ラインまで書き込む。そして、１
００３に示す順序で、１６カラムまで読み出す。複数の
ＲＡＭの使用されなかったデータは無視すればよい。ま
た、逆に複数のＲＡＭで構成された許容マトリクスデー
タサイズより、大きな画像データに対しては、その画像
データをマトリクスサイズの大きさに分割して、複数回
に分割して処理すれば良い。

【００４６】また、大きな画像データに対する別な方法
としては、ＲＡＭのワード方向のサイズを増すことだけ
で、基本的にロジック部分は変更せずに対応可能とな
る。即ち、図１では、３２ビットｘ４ワードのＲＡＭを
用いたが、例えば、３２ビットｘ１６ワードのＲＡＭを
用いるか、３２ビットｘ４ワードのＲＡＭをワード方向
に４ケ接続すれればよい。

【００４７】尚、逆方向に９０゜回転（順方向に、２７
０゜回転）させる場合には、読み出す順序を反対にし、
さらにビット順序をひっくり返す（ＭＳＢ，ＬＳＢ反
転）ことにより実現できる。

【００４８】また、９０゜回転を２回繰り返し実行すれ
ば１８０゜回転となり，３回繰り返せば、２７０゜回転
となることは明白である。

【００４９】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラム以上説明したように、本実施例によれば、複数のＲ
ＡＭを設け、かつ、画像マトリクスデータの複数のＲＡ
Ｍに対する特有な、非シーケンシャルな書き込み手順と
読みだし手順によって、大きなサイズの画像マトリクス
データを高速に、回転処理できる画像回転方法とその装
置を提供することができる。また、従来技術に比べ、本
発明の実施例によれば、大幅に少ない配線パタン数と論
理ゲート数で本実施例の画像回転装置を提供できるの
で、安価に実現するできる特有の効果を有する。

【００５０】

【発明の効果】以上説明したように本発明によれば、大
容量の画像データの回転を、最小の回路規模でかつ高速
に実行できる。

【００５１】

【図面の簡単な説明】

【図１】本実施例の画像回転装置の構成を示すブロック
図である。

【図２】本実施例の画像回転装置内の複数のＲＡＭの配
置と書き込む順序を示す図である。

【図３】本実施例における処理手順を説明するフローチ
ャートである。

【図４】本実施例の画像回転装置内の複数のＲＡＭの配
置と読み出す順序を示す図である。

【図５】原画像マトリクスデータの一例を示す図であ
る。

【図６】図５の原画像マトリクスデータを、本実施例の
画像回転装置を用いて回転させたデータを示す図であ
る。

【図７】本実施例の画像回転装置の回路規模の見積りを
示す図である。

【図８】小さい画像データの回転方法を示す図である。

【図９】回転前の画像と、回転後の画像の一例を示す図
である。

【図１０】回転前の画像と、左９０゜回転後の画像の一
例を示す図である。

【図１１】従来の画像回転装置の構成を示す図である。

【図１２】従来の画像回転装置の回転処理のフローチャ
ートである。

【図１３】従来の画像回転装置の回路規模の見積りのた
めの図である。

【符号の説明】

１ＲＡＭ２、３デコーダ４ＡＮＤ回路５ＯＲ回路

Claims

【特許請求の範囲】

【請求項１】 (ｎビット)x(ｍビット)の画像データを
回転させる画像処理装置であって、少なくとも１ワード当たりｎビットを含み、少なくとも
ｍ／ｋワードの格納セルをそれぞれ有するｋ個のメモリ
と、前記ｋ個のメモリのそれぞれの同一アドレスに、前記画
像データの連続する各行方向のデータのそれぞれを格納
する格納手段と、前記ｋ個のメモリに同一アドレスを出力し、前記ｋ個の
メモリのそれぞれの出力データの所定ビットを順次選択
して、９０゜回転したｋビットのデータを読み出す読み
出し手段とを備えることを特徴とする画像処理装置。
【請求項２】前記ｋ個のメモリは、第ｉのメモリ（ｉ
=1,2,...,ｋ）から構成され、前記格納手段は、行方向にｎビット、列方向の座標範囲
が０からｍ-１までのｍビットの画像データを、前記第
ｉのメモリ（ｉ=1,2,...,ｋ）のそれぞれの先頭アドレ
スから順に、前記画像データの同一列方向の座標「ｃ・(ｍ/ｋ)+(ｉ-
1) :(ｃ=0,1,...,k-1)」の各ｎビットのデータを格納す
ることを特徴とする請求項１に記載の画像処理装置。
【請求項３】 (ｎビット)x(ｍビット)の画像データを
回転させる画像処理方法であって、少なくとも１ワード当たりｎビットを含み、少なくとも
ｍ／ｋワードの格納セルをそれぞれ有するｋ個のメモリ
のそれぞれの同一アドレスに、前記画像データの連続す
る各行方向のデータのそれぞれを格納する格納工程と、前記ｋ個のメモリに同一アドレスを出力し、前記ｋ個の
メモリのそれぞれの出力データの所定ビットを順次選択
して、９０゜回転したｋビットのデータを読み出す読み
出し工程とを備えることを特徴とする画像処理方法。
【請求項４】前記ｋ個のメモリは、第ｉのメモリ（ｉ
=1,2,...,ｋ）から構成され、前記格納工程は、行方向にｎビット、列方向の座標範囲
が０からｍ-１までのｍビットの画像データを、前記第
ｉのメモリ（ｉ=1,2,...,ｋ）のそれぞれの先頭アドレ
スから順に、前記画像データの同一列方向の座標「ｃ・
(ｍ/ｋ)+(ｉ-1) :(ｃ=0,1,...,k-1)」の各ｎビットのデ
ータを格納することを特徴とする請求項３に記載の画像
処理方法。