JPH07220482A

JPH07220482A - 半導体記憶装置

Info

Publication number: JPH07220482A
Application number: JP6012483A
Authority: JP
Inventors: Nobuyuki Moriwaki; 信行森脇; Joji Nakane; 譲治中根; Tetsuji Nakakuma; 哲治中熊
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-02-04
Filing date: 1994-02-04
Publication date: 1995-08-18

Abstract

(57)【要約】【目的】強誘電体膜を電荷の蓄積キャパシタに用いた
半導体記憶装置において、低消費電流、高速動作を実現
する回路方式である。【構成】１本のワード線ＷＬ１または同ＷＬ２に接続
された複数個のメモリセル群を任意の個数に分割し、分
割されたメモリセル５１，５３または同５２，５４は１
本の分割セルプレート線ＤＣＰ１または同ＤＣＰ２を共
有し、分割セルプレート線は選択トランジスタＴ１また
は同Ｔ２を介してセルプレート線ＣＰに接続し、選択ト
ランジスタＴ１または同Ｔ２のゲートは前記ワード線Ｗ
Ｌ１または同ＷＬ２により制御され、読み書き動作時に
必要なセルプレートだけが選択的に駆動される。これに
より負荷容量が低減し、低消費電流、高速動作を実現す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体膜を有するキ
ャパシタを備えた半導体記憶装置に関するものである。

【０００２】

【従来の技術】従来、半導体記憶装置において、内部に
形成されたキャパシタに電荷を蓄積しその電荷の有無に
よりデータを記憶する方式の装置が主に用いられてい
る。このような半導体記憶装置は、一般にダイナミック
方式メモリ（以下ＤＲＡＭ）と呼ばれ、そのキャパシタ
の絶縁膜としてシリコン酸化膜が用いられてきた。近
年、強誘電体からなる強誘電体膜をキャパシタの絶縁膜
として用いることによりデータの記憶を不揮発にしよう
とする半導体記憶装置が知られている。

【０００３】図８は強誘電体にかかる電圧とこの強誘電
体の自己分極との関係を示しており、図８に示すよう
に、強誘電体の分極状態の遷移はヒステリシス特性を示
し、強誘電体にかかる電圧が零となった際にも強誘電体
には残留分極Ｐｒが残る。このような強誘電体からなる
強誘電体膜を半導体記憶装置のキャパシタの絶縁膜とし
て用いると、電源が外された後もキャパシタにデータを
保持することが可能となり、データの記憶の不揮発性を
実現することができる。

【０００４】以下、強誘電体膜を有するキャパシタを備
えた従来の半導体記憶装置について、図面を用いて説明
する。

【０００５】始めに、上記従来の半導体記憶装置の構成
を説明する。図７は上記従来の半導体記憶装置１を示す
回路図である。図７において、半導体記憶装置１は、１
ビットのデータを記憶するメモリセル２，３と、ダミー
セル４，５と、センスアンプ６と、メモリセル２，３に
データをそれぞれ書き込んだり、メモリセル２，３から
データをそれぞれ読み出すためのビット線ＢＬＢ１，Ｂ
ＬＢ２と、メモリセル２，３をそれぞれ選択するための
ワード線ＷＬＢ１，ＷＬＢ２と、セルプレート線ＣＰＢ
と、ダミーワード線ＤＷＬ１，ＤＷＬ２とを備えてい
る。メモリセル２，３は強誘電体膜を持つメモリセルキ
ャパシタＣ１，Ｃ２とＭＯＳトランジスタＴ１，Ｔ２と
をそれぞれ有している。同様に、ダミーセル４，５は強
誘電体膜を持つダミーセルキャパシタＣ３，Ｃ４とＭＯ
ＳトランジスタＴ３，Ｔ４とをそれぞれ有している。メ
モリセルキャパシタＣ１，Ｃ２およびダミーセルキャパ
シタＣ３，Ｃ４のそれぞれの一電極はセルプレート線Ｃ
ＰＢと接続されており、ＭＯＳトランジスタＴ１，Ｔ２
はメモリセルキャパシタＣ１，Ｃ２とビット線ＢＬＢ
１，ＢＬＢ２とを選択時にそれぞれ接続し、ＭＯＳトラ
ンジスタＴ３，Ｔ４はダミーセルキャパシタＣ３，Ｃ４
とビット線ＢＬＢ２，ＢＬＢ１とを選択時にそれぞれ接
続する。

【０００６】次に、以上のような半導体記憶装置１の書
き込み動作を説明する。たとえば、メモリセル２にデー
タ“１”を書き込む場合には、まず、ビット線ＢＬＢ１
とワ−ド線、ＷＬＶＩとに高レベルの電位を印加し、セ
ルプレート線ＣＰＢに低レベルの電位を印加することに
より、メモリセルキャパシタＣ１に正の電圧がかかり、
メモリセルキャパシタＣ１の分極状態が図８の状態Ｓ１
となる。次に、セルプレートＣＰＢに印加される電位が
高レベルに遷移することにより、メモリセルキャパシタ
Ｃ１にかかる電圧は零となり、メモリセルキャパシタＣ
１の分極状態は図８の状態Ｓ２に遷移する。次に、セル
プレート線ＣＰＢ、ワード線ＷＬＢ１、ビット線ＢＬＢ
１の順に印加される電位を低レベルに戻しても、メモリ
セルキャパシタＣ１の分極状態は図８の状態Ｓ２に留ま
る。このようにして、メモリセル２にデータ“１”が書
き込まれ、メモリセルキャパシタＣ１の分極状態は電源
を外しても変化することなく保持される。

【０００７】また、メモリセル２にデータ“０”を書き
込む場合には、まず、ビット線ＢＬＢ１に低レベルの電
位を印加し、ワード線ＷＬＢ１に高レベルの電位を印加
し、さらにセルプレート線ＣＰＢに低レベルの電位を印
加する。次に、セルプレート線ＣＰＢに印加される電位
を高レベルに遷移させることにより、メモリセルキャパ
シタＣ１には負の電圧がかかり、メモリセルキャパシタ
Ｃ１の分極状態は図８の状態Ｓ３となる。次に、セルプ
レート線ＣＰＢ、ワード線ＷＬＢ１の順に印加される電
位が低レベルに戻れば、メモリセルキャパシタＣ１の分
極状態は図８の状態Ｓ４となり、メモリセル２にデータ
“０”が書き込まれる。メモリセルキャパシタＣ１の分
極状態はデータ“１”が書き込まれた場合と同様に電源
を外しても変化することなく保持される。

【０００８】次に、半導体記憶装置１の読み出し動作を
説明する。まず、読み出し動作に先立ってビット線ＢＬ
Ｂ１，ＢＬＢ２に低レベルの電位が印加される。そし
て、ワード線ＷＬＢ１に高レベルの電位が印加されるこ
とにより、ＭＯＳトランジスタＴ５１がオン状態とな
り、ビット線ＢＬＢ１とメモリセルキャパシタＣ１とが
接続される。このとき、メモリセルキャパシタＣ１にか
かる電圧は零であり、メモリセルキャパシタＣ１の分極
状態は、あらかじめ設定された図８の状態Ｓ２またはＳ
４に保持されている。次に、セルプレート線ＣＰＢに印
加される電位を高レベルに変化させることにより、メモ
リセルキャパシタＣ１には負の電圧がかかり、メモリセ
ルキャパシタＣ１の分極状態は図８の状態Ｓ２またはＳ
４から状態Ｓ３に遷移する。このとき、ビット線ＢＬＢ
１に現れる電位はメモリセル２にあらかじめ書き込まれ
たデータによって異なり、メモリセル２にデータ“１”
が書き込まれていた場合には、メモリセルキャパシタＣ
１の分極状態は図８の状態Ｓ２から状態Ｓ３に遷移し、
メモリセルキャパシタＣ１から放出される電荷量は相対
的に大きく、ビット線ＢＬＢ１の電位は図９に示すよう
な高い読み出し電位Ｌ１となる。一方、メモリセル２に
データ“０”が書き込まれていた場合には、メモリセル
キャパシタＣ１の分極状態は図８の状態Ｓ４から状態Ｓ
３に遷移し、メモリセルキャパシタＣ２から放出される
電荷量はデータ“１”が書き込まれていた場合に比較し
て小さく、ビット線ＢＬＢ１の電位は図９に示すような
低い読み出し電位Ｌ２となる。そして、センスアンプ６
が上記読み出し電位Ｌ１またはＬ２を受け取りデータが
“１”であるか“０”であるかを判定する。

【０００９】上記の従来例では、１個のトランジスタと
１個の強誘電体キャパシタにより１個のメモリセルを形
成している例を示した（以後１Ｔ１Ｃ型メモリセルと称
する）。

【００１０】つぎに２個のトランジスタと２個の強誘電
体キャパシタにより１個のメモリセルを形成している例
を図１０に示す（アメリカ特許明細書第４,８７３,６６
４号明細書参照）。以後このメモリセルを２Ｔ２Ｃ型メ
モリセルと称する。図１０は、１ビットのデータを記憶
するメモリセル１０と、センスアンプ１１と、メモリセ
ル１０にデータを書き込み、読み出すビット線１２，１
３とメモリセル１０を選択するためのワード線１４と、
セルプレート線１５を示している。メモリセル１０は強
誘電体膜を持つキャパシタ１６，１７とＭＯＳトランジ
スタ１８，１９を有している。メモリセルへのデータの
書き込み、読み出し時のワード線、セルプレート線の動
作は、前述の従来例の１Ｔ１Ｃ型メモリセルと同様であ
るが、ビット線２本を有することにより、高レベル、低
レベルの相補型のデータを１個のメモリセルに書き込む
点が異なる。たとえばメモリセル１０に“１”データを
書き込む場合、ビット線ＢＩＴには高レベルを印加し、
ビット線ＢＩＴには低レベルを印加したのち、ワード線
１４、セルプレート線１５をそれぞれ選択状態とするこ
とにより、強誘電体キャパシタ１６，１７はそれぞれ図
８のＳ２，Ｓ４の状態に設定される。この状態は１Ｔ１
Ｃ型メモリセルの場合と同様に電源を外しても保持され
る。読み出しを行なうには、この状態から前述の１Ｔ１
Ｃ型メモリセルの場合と同様にワード線１４を選択し、
セルプレート線１５を高状態にすることにより、ビット
線ＢＩＴには図１０のＬ１レベルが、ビット線ＢＩＴに
はＬ２レベルが出力される。センスアンプ１１がこのレ
ベル差を検出して、データの読み出しが行なわれる。

【００１１】上記の二つの従来例では、説明のため１個
ないしは２個をデータの記憶する回路が示されている
が、実際の半導体記憶素子では、多数のデータを記憶す
るために、前述のメモリセルをアレイ状に配列する必要
がある。図１１にアレイ配置の一例を示す。３６ａ，３
６ｂ，３６ｃ，３６ｄはそれぞれワード線を示し、３８
ａ，３８ｂ，３８ｃ，３８ｄはそれぞれセルプレート線
を示し、３０ａ，３２ａ，３０ｂ，３２ｂ，３０ｃ，３
２ｃ，３０ｄ，３２ｄはそれぞれビット線対を示し、３
４ａ，３４ｂ，３４ｃ，３４ｄはそれぞれセンスアンプ
を示し、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｆ，２
０ｇはそれぞれメモリセルを示す。図１２では縦横４個
ずつのアレイ配置を示しており、ワード線はそれぞれ４
個のメモリセルに接続し、セルプレート線もそれぞれ４
個のメモリセルに接続し、ビット線対もそれぞれ４個の
メモリセルに接続している。セルプレート信号は図中の
１６ケのメモリセルすべてを同時に駆動することも可能
であるが、図１１の実施例では、セルプレート線はワー
ド線と同じ単位でメモリアレイを分割し、ワード線と同
一方向に配置されており、ワード線方向の４個のメモリ
セルが同時に選択されデータの書き込み、読み出しが行
なわれる。

【００１２】セルプレートをワード線と直行する方向に
配置しメモリアレイを分割することも可能であり、図１
２にメモリアレイをワード線と直行する方向に分割した
例を示す。４０ａ，４０ｂ，４０ｃ，４０ｄはそれぞれ
ワード線を示し、４１ａ，４１ｂ，４１ｃ，４１ｄはそ
れぞれビット線もしくはビット線対を示し、４２ａ，４
２ｂ，４２ｃ，４２ｄはそれぞれセルプレート線を示
し、４３ａ，４３ｂ，４３ｃ，４３ｄはそれぞれメモリ
セルを示し、４５はセンスアンプブロックを示す。

【００１３】図１２でも縦横４個ずつのメモリセルのア
レイ配置を示している。この例では選択されたワード線
と選択されたセルプレート線が交差するメモリセルのみ
が選択状態となり、データの書き込み読み出しが行なわ
れる。

【００１４】

【発明が解決しようとする課題】ところで図１１の実施
例のメモリアレイ配置ではセルプレート線がワード線と
同じ単位で配置されているので１本のワード線を選択し
たとき、そのワード線につながるメモリセルはセルプレ
ートも選択され、メモリセルからデータが読み出され
る。メモリセルからの読み出し動作は破壊読み出しであ
るため、これらの選択されたメモリセルに対してセンス
アンプによる再書き込みが行なわれなければならない。
このため、選択されたメモリセルにビット線を通じてつ
ながるセンスアンプ３４ａ，３４ｂ，３４ｃ，３４ｄは
すべて活性化されなければならない。これは消費電流の
増大を招く結果となる。

【００１５】また、セルプレート線はワード線方向のす
べてのメモリセルを駆動しているが、セルプレートが駆
動する強誘電体キャパシタの容量は通常のダイナミック
方式の半導体メモリで用いられるシリコン酸化膜で形成
されるキャパシタに比べてきわめて大きく、セルプレー
ト線につながる負荷容量が過大になる。セルプレート信
号を適切な速度で駆動するためには駆動能力の大きなＭ
ＯＳトランジスタを用いる必要があり、消費電流、レイ
アウト面積が増大するという問題点がある。

【００１６】図１２の例では、セルプレート信号はワー
ド線と直行するように配置されメモリアレイを分割して
いるので、選択されたセルプレート線により活性化され
るビット線につながったセンスアンプのみ動作すればよ
く、センスアンプによる消費電流の増大は少ない。しか
しながら、セルプレート線はビット線方向のすべてのメ
モリセルを駆動する点では、図１１のメモリアレイ配置
と同様であり、セルプレート線につながる負荷容量はき
わめて大きく、やはり駆動能力の大きなＭＯＳトランジ
スタを用いる必要があり、消費電流、レイアウト面積が
増大するという問題点がある。

【００１７】本発明は上記に鑑みなされたものであっ
て、セルプレート信号の負荷容量を軽減し、消費電流、
レイアウト面積の低減を図ることを目的とする。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体記憶装置は、少なくとも強誘電体膜
で形成されたキャパシタを持つメモリセルが電気的に共
通となる分割セルプレート線で接続され、前記分割セル
プレート線はトランジスタを介してセルプレート線に接
続されている。

【００１９】また、強誘電体膜で形成されたキャパシタ
を持つメモリセルが、ワード線とビット線とに接続さ
れ、特定の２本の前記ワード線と特定の２本の前記ビッ
ト線との間に接続されている前記メモリセルが電気的に
共通となる分割セルプレート線で接続され、前記分割セ
ルプレート線はトランジスタを介してセルプレート線に
接続されている。

【００２０】また、特定の２本の前記ワード線と特定の
２本の前記ビット線との間に接続されている前記メモリ
セルの数が２個である。

【００２１】また、特定の２本の前記ワード線と特定の
２本の前記ビット線との間に接続されている前記メモリ
セルの数が４個である。

【００２２】また、強誘電体膜で形成されたキャパシタ
を持つメモリセルが、ワード線に接続され、特定の２本
の前記ワード線間に接続されている前記メモリセルが電
気的に共通となる分割セルプレート線で接続され、前記
分割セルプレート線はトランジスタを介してセルプレー
ト線に接続されており、かつ前記トランジスタは前記２
本のワード線の論理和を発生する論理回路に接続されて
いる。

【００２３】

【作用】上記のような構成および動作の半導体記憶装置
にすることにより、セルプレート信号駆動回路の負荷容
量を低減し、動作電流の低減および高速動作が可能な半
導体記憶装置となる。

【００２４】

【実施例】以下、本発明の第１の実施例について、図面
を参照して説明する。

【００２５】始めに、本実施例の構成を説明する。図１
は本実施例の半導体記憶装置５０を示す回路図である。
図１において、半導体記憶装置５０は１ビットのデータ
を記憶するメモリセル５１，５２，５３，５４と、各メ
モリセルにデータをそれぞれ書き込み、各メモリセルか
らそれぞれデータを読み出すためのビット線ＢＬ１，Ｂ
Ｌ２，ＢＬ７，ＢＬ８と、各メモリセルをそれぞれ選択
するためのワード線ＷＬ１，ＷＬ２と、選択されるメモ
リセルの強誘電体キャパシタの一方の電極に共通につな
がる分割セルプレート線ＤＣＰ１，ＤＣＰ２と、セルプ
レート線ＣＰと、セルプレート線と各分割セルプレート
線を選択的に接続する転送トランジスタＴ１，Ｔ２と、
センスアンプとを備えている。メモリセル５１，５２，
５３，５４はそれぞれ強誘電体膜を持つメモリキャパシ
タＣ１１，Ｃ１２，Ｃ４１，Ｃ４２とＭＯＳトランジス
タＴ１１，Ｔ１２，Ｔ４１，Ｔ４２を有している。メモ
リキャパシタＣ１１，Ｃ４１のそれぞれの一方の電極は
分割セルプレート線ＤＣＰ１に接続されており、メモリ
キャパシタＣ１２，Ｃ４２のそれぞれの一方の電極は分
割セルプレート線ＤＣＰ２に接続されている。ＭＯＳト
ランジスタＴ１１，Ｔ１２，Ｔ４１，Ｔ４２はメモリセ
ルキャパシタＣ１１，Ｃ１２，Ｃ４１，Ｃ４２とビット
線ＢＬ１，ＢＬ２，ＢＬ７，ＢＬ８とを選択時にそれぞ
れ接続する。

【００２６】なお、図１ではワード線ＷＬ１に対して、
トランジスタＴ１で制御される分割セルプレート線ＤＣ
Ｐ１の１本が配置している例を示しているが、実際の半
導体記憶装置のレイアウトの一例を図２に示す。図２に
おいて、１１，１Ｎ、Ｋ１，ＫＮ、はそれぞれ一時に選
択されるメモリセル群を示す。各メモリセル群はＭ個の
強誘電体キャパシタを有するメモリセルと、各メモリセ
ルの強誘電体キャパシタの一方の電極に共通につながる
分割セルプレート線からなり、たとえばメモリセル群１
１はＣ１１１〜Ｃ１１ＭのＭ個のメモリセルと、分割セ
ルプレート線ＤＣＰ１１とからなる。ＷＬ１〜ＷＬＮは
複数Ｎ本のワード線を示し、ＢＬ１１〜ＢＬ１Ｍ、およ
びＢＬＫ１〜ＢＬＫＭはそれぞれ複数Ｍ本のビット線を
示す。このように１本のワード線に対して複数のセルプ
レート線と複数の分割セルプレート線が配置され、セル
プレート線は適切な信号によりデコードされ選択的に活
性化し所定のメモリセルを選択する。

【００２７】次に、メモリセル５１にデータ“１”を書
き込み、メモリセル５１にデータ“０”を書き込む場合
の半導体記憶装置５０の動作を説明する。以下の動作説
明では高レベルはＶｃｃレベル、低レベルはＧＮＤレベ
ルであるとして説明する。ワード線ＷＬ１，ＷＬ２、お
よびビット線ＢＬ１，ＢＬ２，ＢＬ７，ＢＬ８、および
セルプレート線ＣＰ、および分割セルプレート線ＤＣＰ
１，ＤＣＰ２、はすべてＧＮＤレベルにあるとする。ま
ず、“１”データを書き込むメモリセル５１につながる
ビット線ＢＬ１にＶｃｃレベルを印加し、“０”データ
を書き込むメモリセル５３につながったビット線ＢＬ７
にＧＮＤレベルを印加する。つぎに、ワード線ＷＬ１を
Ｖｃｃにすることによりメモリセル５１，５３のトラン
ジスタＴ１１，Ｔ４１を活性化して、ビット線ＢＬ１，
ＢＬ７と強誘電キャパシタＣ１１，Ｃ４１とをそれぞれ
接続する。これによりキャパシタＣ１１には正方向の電
界がかかり、図８のＳ１の状態に遷移し、キャパシタＣ
４１には電界が印加されず、状態の遷移がない。また、
ワード線ＷＬ１がＶｃｃレベルとなることにより、セル
プレート線ＣＰと分割セルプレート線ＤＣＰ１とを接続
する転送トランジスタＴ１はオン状態となる。次に、セ
ルプレート線ＣＰをＶｃｃレベルとすることにより、転
送トランジスタを通じて分割セルプレート線ＤＣＰ１も
Ｖｃｃレベルに持ち上げられる。これによりメモリセル
キャパシタＣ１１の両電極はＶｃｃレベルとなり、図８
のＳ２の状態に遷移し、メモリセルキャパシタＣ４１に
は逆方向電界が印加されて、図８のＳ３の状態に遷移す
る。次に、セルプレート線をＧＮＤレベルに戻すと、転
送トランジスタＴ１を通じて分割セルプレート線ＤＣＰ
１もＧＮＤレベルとなり、メモリセルキャパシタＣ１１
には正方向電界が印加されて、図８のＳ１の状態に戻
る。同時にメモリセルキャパシタＣ４１の両電極はＧＮ
Ｄレベルとなり、両極間の電界はゼロとなって、図８の
Ｓ４の状態に遷移する。次に、ワード線ＷＬ１をＧＮＤ
レベルに戻してビット線ＢＬ１，ＢＬ７とメモリセル５
１，５３とのそれぞれの接続を解除した後、ビット線Ｂ
Ｌ１，ＢＬ７をＧＮＤレベルに戻すことにより、書き込
み動作が完了する。書き込み動作完了直後、メモリセル
５１のキャパシタＣ１１は図８のＳ１の状態にあるが、
トランジスタＴ１１にリーク電流成分が存在するために
時間経過とともにキャパシタ電極間の電位は低下して、
図８のＳ２の状態で安定する。こうしてメモリセル５１
のキャパシタＣ１１は図８のＳ２状態に設定され、メモ
リセル５３のキャパシタＣ４１は図８のＳ４の状態に設
定されデータが書き込まれた。

【００２８】次にメモリセル５１，５３からデータを読
み出す時の読み出し動作について説明する。書き込み時
と同様にワード線ＷＬ１，ＷＬ２と、ビット線ＢＬ１，
ＢＬ２，ＢＬ７，ＢＬ８と、セルプレート線ＣＰと、分
割セルプレート線ＤＣＰ１，ＤＣＰ２はすべてＧＮＤレ
ベルにある。また、メモリセルのキャパシタＣ１１は図
８のＳ２の状態にあり、キャパシタＣ４１は図８のＳ４
の状態にあるものとする。

【００２９】まずワード線ＷＬ１をＶｃｃレベルに上げ
ることにより、メモリセル５１，５３のトランジスタＴ
１１，Ｔ４１と、ビット線ＢＬ１，ＢＬ７とをそれぞれ
接続する。また、同時に転送トランジスタＴ１によりセ
ルプレート線ＣＰと分割セルプレート線ＤＣＰ１とが接
続される。次に、セルプレート線ＣＰをＶｃｃレベルに
上げると、転送トランジスタＴ１を通して分割セルプレ
ート線ＤＣＰ１がＶｃｃレベルに上げられる。メモリセ
ル５１，５３のキャパシタＣ１１，Ｃ４１にはそれぞれ
負方向に電界が印加され、キャパシタＣ１１は図８のＳ
２の状態からＳ３の状態に遷移し、キャパシタＣ４１は
図３のＳ４の状態からＳ３の状態に遷移する。

【００３０】この遷移に伴って電荷がメモリセルキャパ
シタからビット線に容量分割され、ビット線ＢＬ１，Ｂ
Ｌ７に電位が現れる。ビット線ＢＬ１には図９のＬ１に
相当する“１”データのレベルが現れ、ビット線ＢＬ７
には図９のＬ２に相当する“０”データのレベルが現れ
る。これをセンスアンプ回路において適切なリファレン
スレベルと比較することにより、“１”データあるいは
“０”データと判別し、増幅データの読み出しが行われ
る。

【００３１】以上説明したように、転送トランジスタＴ
１を通してセルプレート信号が分割セルプレート線につ
ながるメモリセルキャパシタのみを選択的に駆動するた
めに、セルプレート信号の負荷容量は分割セルプレート
線を用いない場合に比べて格段に小さくなり、セルプレ
ート信号を駆動するための消費電流を低減することが可
能となる。なおかつ高速にセルプレート信号を動作させ
ることができる。

【００３２】以上の説明ではワード線の高レベルをＶｃ
ｃレベルとしたが、ワード線レベルをＶｃｃレベルとし
たときには、ビット線にＶｃｃを与えて“１”データを
書き込む場合に転送トランジスタのドレイン、ゲートが
等しくＶｃｃレベルとなるためキャパシタにつながるソ
ース電位はＶｃｃより、しきい値電圧（Ｖｔｈ）分低い
レベルまでしか印加されない。このためにキャパシタに
書き込まれる電圧が実行的に下がり、動作電圧範囲を狭
くする。この対策として、ワード線レベルとして内部昇
圧したレベル（Ｖｐｐレベルと称する）を用いることに
より、メモリセルのトランジスタＴ１１，Ｔ４１，Ｔ１
２，Ｔ４２、転送トランジスタＴ１，Ｔ２のゲート電位
を上げ、メモリセルキャパシタに電源電圧Ｖｃｃを書き
込むことが可能となる。この結果、動作電源電圧範囲を
広げることができる。しきい値電圧を他のトランジスタ
より低く設定したトランジスタを転送トランジスタＴ
１，Ｔ２に用いることにより、転送トランジスタでの電
位低下を少なくして、メモリセルキャパシタにより高い
電位を印加することができ、また、しきい値電圧の低い
トランジスタを用いることにより、分割セルプレート線
の駆動をより高速にすることが可能となる。

【００３３】本発明の半導体記憶装置の第２の実施例に
ついて説明する。図３を用いて説明する。図３において
半導体記憶装置６０は１ビットのデータを記憶するメモ
リセル６１，６２，６３，６４と、各メモリセルにデー
タを書き込みデータを読み出すためのビット線ＢＬ１，
ＢＬ８と、各メモリセルを選択するためのワード線ＷＬ
１Ｔ，ＷＬ１Ｂ，ＷＬ２Ｔ，ＷＬ２Ｂと、選択されるメ
モリセルの強誘電体キャパシタの一方の電極に共通につ
ながる分割セルプレート線ＤＣＰ１，ＤＣＰ２と、セル
プレート線と分割セルプレート線を選択的に接続する転
送トランジスタＴ１Ｎ，Ｔ１Ｐ，Ｔ２Ｎ，Ｔ２Ｐと、セ
ルプレート線ＣＰと、センスアンプを有している。メモ
リセル６１，６２，６３，６４はそれぞれ強誘電体薄膜
を有するメモリキャパシタＣ１１，Ｃ１２，Ｃ８１，Ｃ
８２と、ＭＯＳトランジスタＴ１１Ｎ，Ｔ１１Ｐ，Ｔ１
２Ｎ，Ｔ１２Ｐ，Ｔ８１Ｎ，Ｔ８１Ｐ，Ｔ８２Ｎ，Ｔ８
２Ｐを有しており、メモリキャパシタＣ１１，Ｃ８１の
それぞれ一方の電極は分割セルプレート線ＤＣＰ１に接
続されており、メモリキャパシタＣ１２，Ｃ８２の一方
の電極は分割セルプレート線ＤＣＰ２に接続されてい
る。メモリキャパシタＣ１１，Ｃ８１，Ｃ１２，Ｃ８２
の他方の電極はそれぞれトランジスタを介してビット線
に接続されている。キャパシタＣ１１とビット線ＢＬ１
はＮ型トランジスタＴ１１ＮとＰ型トランジスタＴ１１
Ｐによりビット線ＢＬ１に接続され、トランジスタＴ１
１Ｎのゲートはワード線ＷＬ１Ｔにより制御され、トラ
ンジスタＴ１１Ｐのゲートはワード線ＷＬ１と相補信号
が与えられるワード線ＷＬ１Ｂにより制御される。

【００３４】他のメモリセルも同様にキャパシタとビッ
ト線は２個の相補型トランジスタに接続されそれぞれの
ゲートは相補信号により制御される。また、セルプレー
ト信号ＣＰと分割セルプレート信号線ＤＣＰ１はＮ型ト
ランジスタＴ１ＮとＰ型トランジスタＴ１Ｐにより接続
され、それぞれのトランジスタのゲートはワード線ＷＬ
１ＴとＷＬ１Ｂにより制御され、セルプレート線ＣＰと
分割セルプレート線ＤＣＰ２は２個のトランジスタＴ２
Ｎ，Ｔ２Ｐにより接続され、それぞれのトランジスタの
ゲートはワード線ＷＬ２Ｔ，ＷＬ２Ｂにより制御され
る。

【００３５】次に動作について説明する。一連の書き込
み読み出し動作は先の第１の実施例と同じであるが、メ
モリセルを選択するためのワード線の信号が相補信号Ｗ
Ｌ１Ｔ，ＷＬ１Ｂで与えられることを特徴とし、それぞ
れビット線と強誘電体キャパシタを接続するＮ型トラン
ジスタとＰ型トランジスタ、およびセルプレート線と分
割セルプレート線を接続するＮ型トランジスタとＰ型ト
ランジスタを制御する。

【００３６】メモリセル６１に“１”データを書き込む
場合、ビット線ＢＬ１にＶｃｃレベルを印加した後に、
ワード線ＷＬ１ＴをＶｃｃレベル、ＷＬ１ＢをＧＮＤレ
ベルとすることにより、転送トランジスタＴ１１Ｎ，Ｔ
１１Ｐがオン状態となり、メモリセルキャパシタＣ１１
にはＶｃｃレベルが印加される。また同時にセルプレー
ト線と分割セルプレート線を接続するＴ１Ｎ，Ｔ１Ｐも
オン状態となり、引続きセルプレート線ＣＰがＶｃｃと
なった場合には、分割セルプレート線も高レベルとして
Ｖｃｃまで上昇する。このようにワード線信号を昇圧す
ることなくメモリセルキャパシタにＶｃｃレベルを印加
することができる。

【００３７】本発明の半導体記憶装置の第３の実施例に
ついて説明する。図４を用いて説明する。図４において
半導体記憶装置７０は１ビットのデータを記憶するメモ
リセル７１，７２，７３，７４と、各メモリセルにデー
タをそれぞれ書き込み、各メモリセルからそれぞれデー
タを読み出すためのビット線ＢＬ１，ＢＬ２，ＢＬ７，
ＢＬ８と、各メモリセルをそれぞれ選択するためのワー
ド線ＷＬ１，ＷＬ２と、選択されるメモリセルの強誘電
体キャパシタの一方の電極に共通につながる分割セルプ
レート線ＤＣＰと、セルプレート線ＣＰと、セルプレー
ト線と各分割セルプレート線を選択的に接続する転送ト
ランジスタＴ１，Ｔ２と、センスアンプとを備えてい
る。メモリセル７１，７２，７３，７４はそれぞれ強誘
電体膜を持つメモリキャパシタＣ１１，Ｃ２２，Ｃ１
７，Ｃ２８とＭＯＳトランジスタＴ１１，Ｔ２２，Ｔ１
７，Ｔ２８を有している。メモリキャパシタＣ１１，Ｃ
２２，Ｃ１７，Ｃ２８のそれぞれの一方の電極は分割セ
ルプレート線ＤＣＰに接続されており、ＭＯＳトランジ
スタＴ１１，Ｔ２２，Ｔ１７，Ｔ２８はメモリセルキャ
パシタＣ１１，Ｃ２２，Ｃ１７，Ｃ２８とビット線ＢＬ
１，ＢＬ２，ＢＬ７，ＢＬ８とを選択時にそれぞれ接続
される。図４において１本のセルプレート線と１本の分
割セルプレート線を図示しているが、第１の実施例と同
じく実際の半導体記憶装置では図２に示すようなアレイ
配置され複数のセルプレート線と複数の分割セルプレー
ト線がある。

【００３８】書き込み動作、読み出し動作は第一の実施
例と同様であるが、１本のワード線により選択されるメ
モリセル群が隣接する他のもう１本のワード線により選
択されるメモリセル群と分割セルプレートを回路上およ
びレイアウト上共有することにより、レイアウト面積を
小さくすることができる。メモリセル７１，７３がワー
ド線ＷＬ１により選択され、セルプレート線ＣＰが書き
込み動作あるいは読み出し動作のためにＶｃｃレベルに
持ち上げられると、選択されているメモリセル７１，７
３のメモリセルキャパシタＣ１１，Ｃ１７は転送トラン
ジスタＴ１１，Ｔ１７がオン状態であるのでビット線と
分割セルプレート線間の電位が強誘電体キャパシタの電
極間に印加される。非選択状態にあるメモリセル７２，
７４のメモリセルキャパシタは転送トランジスタＴ２
２，Ｔ２８がオフ状態であるので、分割セルプレート線
の電位の如何にかかわらず、強誘電体キャパシタの電極
間に印加されず分極状態に変化はなく、記憶状態を保持
する。

【００３９】本発明の半導体記憶装置の第４の実施例に
ついて説明する。図５を用いて説明する。本実施例は前
述の図４で示した第３の実施例の回路構成においてメモ
リセル構成を前述の２Ｔ２Ｃ型メモリセル構成とした実
施例である。

【００４０】本発明の半導体記憶装置の第５の実施例に
ついて説明する。図６を用いて説明する。図では横方向
に１１〜Ｍ１までＭ行のメモリセルと縦方向に１１〜１
ＮまでＮ列のメモリセルを示す。ＷＬ１〜ＷＬＮは複数
Ｎ本のワード線信号を示し、ＢＬ１〜ＢＬＭはＭ本のビ
ット線を示す。図では示されていないが図６で示される
回路ブロックがアレイ状に配置されているものとする。
前述の第３の実施例では隣接する二組のワード線により
選択されるメモリセルが分割セルプレート線を共有しレ
イアウト面積の低減を達成している。本実施例では、ワ
ード線ＷＬ１〜ＷＬＮのいずれかにより選択されるメモ
リセル群が１本の分割セルプレート線ＤＣＰを共有す
る。ゲート１によりワード線ＷＬ１〜ＷＬＮの論理和を
取り、このいずれかのワード線が選択されたときに転送
トランジスタＴ１が導通状態となり分割セルプレート線
ＤＣＰが駆動される。

【００４１】

【発明の効果】本発明はセルプレート信号線を読み出し
書き込みする必要単位で分割し駆動することにより、セ
ルプレート信号配線の駆動負荷容量を低減し、消費電流
の低減、高速動作、レイアウト面積の低減を実現するも
のである。

【図面の簡単な説明】

【図１】本発明の第１の実施例である半導体記憶装置の
回路図

【図２】本発明の第１の実施例である半導体記憶装置の
レイアウトを示す図

【図３】本発明の第２の実施例である半導体記憶装置の
回路図

【図４】本発明の第３の実施例である半導体記憶装置の
回路図

【図５】本発明の第４の実施例である半導体記憶装置の
回路図

【図６】本発明の第５の実施例である半導体記憶装置の
回路図

【図７】従来の半導体記憶装置を示す回路図

【図８】強誘電体にかかる電圧と該強誘電体の自己分極
との関係を示す状態遷移図

【図９】上記従来の半導体記憶装置の読み出し動作を示
すタイミングチャート

【図１０】従来の半導体記憶装置を示す回路図

【図１１】上記の半導体記憶装置のアレイ配置を示す図

【図１２】従来の半導体記憶装置の異なるアレイ配置を
示す図

【符号の説明】

５０半導体記憶装置５１，５２，５３，５４メモリセルＢＬ１，ＢＬ２，ＢＬ７，ＢＬ８ビット線Ｃ１１，Ｃ１２，Ｃ４１，Ｃ４２キャパシタＣＰセルプレート線Ｔ１，Ｔ２，Ｔ１１，Ｔ１２，Ｔ４１，Ｔ４２トラン
ジスタＷＬ１，ＷＬ２ワード線ＤＣＰ１，ＤＣＰ２セルプレート線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/108 27/10 ４５１ 7210−4Ｍ

Claims

【特許請求の範囲】

【請求項１】少なくとも強誘電体膜で形成されたキャ
パシタをもつ複数個のメモリセルが共通の分割セルプレ
ート線に接続され、前記分割セルプレート線はトランジ
スタを介してセルプレート線に接続されたメモリセル群
を形成していることを特徴とする半導体記憶装置。
【請求項２】前記メモリセル群は行方向にワード線を
共通線とする他のメモリセル群と接続され、前記メモリ
セル群は列方向に前記セルプレート線を共通線とするメ
モリセル群が接続され、前記メモリセル群がマトリック
スに形成されていることを特徴とする請求項１記載の半
導体記憶装置。
【請求項３】一方の電極が分割セルプレート線に接続
された第１の容量と、前記第１の容量の他方に第１のト
ランジスタを介してビット線とワード線に接続されたメ
モリセルと、前記分割セルプレート線を共通線として前
記メモリセルと同じ構成のメモリセルが接続され、前記
分割セルプレート線は第２のトランジスタに接続され、
前記第２のトランジスタが前記ワード線とセルプレート
線に接続されていることを特徴とする半導体記憶装置。
【請求項４】前記第２のトランジスタのしきい値電圧
を前記第１のトランジスタのそれより低く設定してある
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】前記ワード線電位が半導体記憶素子に供
給される電源電圧よりも高電圧に昇圧する回路が接続さ
れていることを特徴とする請求項３記載の半導体記憶装
置。
【請求項６】共通のビット線と接続された第１の相補
型のトランジスタが少なくとも強誘電体膜で形成された
キャパシタの一方の電極に接続され、前記第１の相補型
のトランジスタは二つのワード線に接続され、前記キャ
パシタの他方の電極が分割セルプレート線に接続されて
おり、前記分割セルプレート線と前記二つのワード線と
セルプレート線とが接続された第２の相補型トランジス
タとで構成されることを特徴とする半導体記憶装置。
【請求項７】前記ワード線の一方には前記ワード線の
他方に印加される信号の相補信号が入力されることを特
徴とする請求項６記載の半導体記憶装置。
【請求項８】強誘電体膜で形成されたキャパシタを持
つメモリセルが、ワード線に接続され、特定の２本の前
記ワード線間に接続されている前記メモリセルが電気的
に共通となる分割セルプレート線で接続され、前記分割
セルプレート線はトランジスタを介してセルプレート線
に接続されていることを特徴とする半導体記憶装置。
【請求項９】強誘電体膜で形成されたキャパシタを持
つメモリセルが、ワード線とビット線とに接続され、特
定の２本の前記ワード線と特定の２本の前記ビット線と
の間に接続されている前記メモリセルが電気的に共通と
なる分割セルプレート線で接続され、前記分割セルプレ
ート線はトランジスタを介してセルプレート線に接続さ
れていることを特徴とする半導体記憶装置。
【請求項１０】特定の２本の前記ワード線と特定の２
本の前記ビット線との間に接続されている前記メモリセ
ルの数が２個であることを特徴とする請求項９記載の半
導体記憶装置。
【請求項１１】特定の２本の前記ワード線と特定の２
本の前記ビット線との間に接続されている前記メモリセ
ルの数が４個であることを特徴とする請求項９記載の半
導体記憶装置。
【請求項１２】強誘電体膜で形成されたキャパシタを
持つメモリセルが、ワード線に接続され、特定の２本の
前記ワード線間に接続されている前記メモリセルが電気
的に共通となる分割セルプレート線で接続され、前記分
割セルプレート線はトランジスタを介してセルプレート
線に接続されており、かつ前記トランジスタは前記２本
のワード線の論理和を発生する論理回路に接続されてい
ることを特徴とする半導体記憶装置。