JPH07220487A - 不揮発性メモリ回路 - Google Patents
不揮発性メモリ回路Info
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- JPH07220487A JPH07220487A JP757994A JP757994A JPH07220487A JP H07220487 A JPH07220487 A JP H07220487A JP 757994 A JP757994 A JP 757994A JP 757994 A JP757994 A JP 757994A JP H07220487 A JPH07220487 A JP H07220487A
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
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Abstract
(57)【要約】
【目的】読み出し時に加わるストレスを回路的に緩和し
て不揮発性メモリのリードリテンション特性（データ保
持性）の向上を図る。 【構成】電気的プログラム可能な不揮発性メモリセルか
らなるメモリセルアレイ11と、前記メモリセルアレイに
対し、外部信号に従ってロウデコーダ12、カラムデコー
ダ13を介してアドレスを指定し、アクセス動作を行うメ
モリ周辺回路と、アドレスの変化に応じて一定期間メモ
リセルの選択を許可する信号を発生する信号ＡＴＤ1 を
発生し、かつこの信号ＡＴＤ1 成立期間内にメモリセル
からの読み出しデータをラッチするラッチ回路22とを備
えていることを特徴とする。ことを特徴としている。
て不揮発性メモリのリードリテンション特性（データ保
持性）の向上を図る。 【構成】電気的プログラム可能な不揮発性メモリセルか
らなるメモリセルアレイ11と、前記メモリセルアレイに
対し、外部信号に従ってロウデコーダ12、カラムデコー
ダ13を介してアドレスを指定し、アクセス動作を行うメ
モリ周辺回路と、アドレスの変化に応じて一定期間メモ
リセルの選択を許可する信号を発生する信号ＡＴＤ1 を
発生し、かつこの信号ＡＴＤ1 成立期間内にメモリセル
からの読み出しデータをラッチするラッチ回路22とを備
えていることを特徴とする。ことを特徴としている。
Description
【０００１】
【産業上の利用分野】この発明は不揮発性メモリ回路に
関し、特に不揮発性メモリ回路の読み出し系回路に関す
る。
関し、特に不揮発性メモリ回路の読み出し系回路に関す
る。
【０００２】
【従来の技術】フラッシュ型ＥＥＰＲＯＭ（Electrical
ly Erasable Programmable Read OnlyMemory ）は電気
的に書き込み及び消去可能な不揮発性メモリの一つであ
る。このような不揮発性メモリは２トランジスタ型のバ
イト型不揮発性半導体メモリ装置と異なり、１トランジ
スタでメモリセルを構成することができる。この結果、
メモリセルを小さくすることが可能となり、大容量の磁
気ディスクの代替用途等が期待されている。
ly Erasable Programmable Read OnlyMemory ）は電気
的に書き込み及び消去可能な不揮発性メモリの一つであ
る。このような不揮発性メモリは２トランジスタ型のバ
イト型不揮発性半導体メモリ装置と異なり、１トランジ
スタでメモリセルを構成することができる。この結果、
メモリセルを小さくすることが可能となり、大容量の磁
気ディスクの代替用途等が期待されている。
【０００３】フラッシュ型ＥＥＰＲＯＭにおけるフロー
ティングゲート型ＭＯＳトランジスタからなるメモリセ
ルの構成及び一般的なデータ書き込みと消去の手段につ
いて図５、図６を参照して説明する。
ティングゲート型ＭＯＳトランジスタからなるメモリセ
ルの構成及び一般的なデータ書き込みと消去の手段につ
いて図５、図６を参照して説明する。
【０００４】図５は、フローティングゲート型ＭＯＳト
ランジスタのメモリセル部分の平面図を示し、図６は、
図５の６−６線に沿った断面を示す。フローティングゲ
ート型ＭＯＳトランジスタは、半導体基板51上にゲート
酸化膜52、その上にポリシリコンのフローティングゲー
ト53、さらにその上にゲート酸化膜54、その上にポリシ
リコンの制御ゲート55で構成される積層ゲート電極56を
有する。このゲート電極56をマスクにしたイオン注入に
より基板51表面にソース領域57とドレイン領域58が形成
されている。
ランジスタのメモリセル部分の平面図を示し、図６は、
図５の６−６線に沿った断面を示す。フローティングゲ
ート型ＭＯＳトランジスタは、半導体基板51上にゲート
酸化膜52、その上にポリシリコンのフローティングゲー
ト53、さらにその上にゲート酸化膜54、その上にポリシ
リコンの制御ゲート55で構成される積層ゲート電極56を
有する。このゲート電極56をマスクにしたイオン注入に
より基板51表面にソース領域57とドレイン領域58が形成
されている。
【０００５】一般に書き込みはドレイン領域58に６〜７
Ｖ、制御ゲート電極55に高電圧１２Ｖ程度の電圧を加え
る。これにより、フローティングゲート53はカップリン
グにより高電位になり、ドレイン部近傍のアバランシェ
崩壊により生成されるホットエレクトロンがゲート酸化
膜52を介してフローティングゲート53に注入される。こ
の結果、メモリセルのしきい値が高くなり、書き込み動
作が完了する。
Ｖ、制御ゲート電極55に高電圧１２Ｖ程度の電圧を加え
る。これにより、フローティングゲート53はカップリン
グにより高電位になり、ドレイン部近傍のアバランシェ
崩壊により生成されるホットエレクトロンがゲート酸化
膜52を介してフローティングゲート53に注入される。こ
の結果、メモリセルのしきい値が高くなり、書き込み動
作が完了する。
【０００６】また、消去については制御ゲート55は接地
電位とし、ドレイン領域58を解放、ソース領域57に高電
圧を加えFowler Nordheim トンネルと呼ばれる方法にて
フローティングゲート53に注入されていた電子を放出し
て、メモリセルのしきい値を低くする。上記のような書
き込み、消去動作を達成するため、フローティングゲー
ト下の酸化膜52はトンネル酸化膜と呼ばれる薄い酸化膜
になっている。
電位とし、ドレイン領域58を解放、ソース領域57に高電
圧を加えFowler Nordheim トンネルと呼ばれる方法にて
フローティングゲート53に注入されていた電子を放出し
て、メモリセルのしきい値を低くする。上記のような書
き込み、消去動作を達成するため、フローティングゲー
ト下の酸化膜52はトンネル酸化膜と呼ばれる薄い酸化膜
になっている。
【０００７】図７は従来のフラッシュ型ＥＥＰＲＯＭに
おける読み出し系回路の構成を示す回路図である。メモ
リセルＭＣはメモリセルアレイ11を構成する１個の不揮
発性トランジスタであり、その制御ゲートはロウデコー
ダ12を介してロウアドレス信号が供給されるワード線Ｗ
Ｌに接続され、ソースはＧＮＤ（接地電位）に接続さ
れ、ドレインはビット線ＢＬに接続される。ビット線Ｂ
Ｌはカラムデコーダ13からのカラムアドレス信号をゲー
トに受けるカラムゲート14を介し、センスアンプ15に接
続される。
おける読み出し系回路の構成を示す回路図である。メモ
リセルＭＣはメモリセルアレイ11を構成する１個の不揮
発性トランジスタであり、その制御ゲートはロウデコー
ダ12を介してロウアドレス信号が供給されるワード線Ｗ
Ｌに接続され、ソースはＧＮＤ（接地電位）に接続さ
れ、ドレインはビット線ＢＬに接続される。ビット線Ｂ
Ｌはカラムデコーダ13からのカラムアドレス信号をゲー
トに受けるカラムゲート14を介し、センスアンプ15に接
続される。
【０００８】センスアンプ15内でビット線ＢＬはプリア
ンプ回路ＰＲ1 につながる。プリアンプ回路ＰＲ1 は例
えばゲートに中間のバイアス電圧Ｖbiasを受け、１Ｖ程
度の低い電圧をビット線ＢＬに供給するトランジスタよ
りなる。プリアンプ回路ＰＲ1 を介したビット線ＢＬの
出力線16は負荷ＴＲ1 を介して差動アンプＡＭＰの反転
入力端子に接続される。この負荷ＴＲ1 は例えばゲー
ト，ドレインが上記出力線に接続されソースに高い電源
を有したＰチャネル型のトランジスタである。
ンプ回路ＰＲ1 につながる。プリアンプ回路ＰＲ1 は例
えばゲートに中間のバイアス電圧Ｖbiasを受け、１Ｖ程
度の低い電圧をビット線ＢＬに供給するトランジスタよ
りなる。プリアンプ回路ＰＲ1 を介したビット線ＢＬの
出力線16は負荷ＴＲ1 を介して差動アンプＡＭＰの反転
入力端子に接続される。この負荷ＴＲ1 は例えばゲー
ト，ドレインが上記出力線に接続されソースに高い電源
を有したＰチャネル型のトランジスタである。
【０００９】差動アンプＡＭＰの非反転入力端子はリフ
ァレンスとなるダミーセル側の出力線が接続されてい
る。ダミーセルＤＭＣの制御ゲートは電源電位ＶＣに、
ソースはＧＮＤ、ドレインはダミービット線ＤＢＬに接
続されている。ダミービット線ＤＢＬは上記列選択トラ
ンジスタと同様のトランジスタを介して上記と同様の構
成のプリアンプ回路ＰＲ2 につながる。プリアンプ回路
ＰＲ2 を介したダミービット線ＤＢＬの出力線は負荷Ｔ
Ｒ2 を介して上記差動アンプＡＭＰの非反転入力端子に
接続される。ＴＲ2 の負荷の重み付けは負荷ＴＲ1 に対
し、例えば２倍の重み付けがなされている。
ァレンスとなるダミーセル側の出力線が接続されてい
る。ダミーセルＤＭＣの制御ゲートは電源電位ＶＣに、
ソースはＧＮＤ、ドレインはダミービット線ＤＢＬに接
続されている。ダミービット線ＤＢＬは上記列選択トラ
ンジスタと同様のトランジスタを介して上記と同様の構
成のプリアンプ回路ＰＲ2 につながる。プリアンプ回路
ＰＲ2 を介したダミービット線ＤＢＬの出力線は負荷Ｔ
Ｒ2 を介して上記差動アンプＡＭＰの非反転入力端子に
接続される。ＴＲ2 の負荷の重み付けは負荷ＴＲ1 に対
し、例えば２倍の重み付けがなされている。
【００１０】上記構成の回路の読み出し動作は次のよう
である。入力アドレスに対応してロウデコーダ、カラム
デコーダが成立し、これにより選択されたセルＭＣがオ
ンかオフかを判断するため、ビット線ＢＬの電圧変化に
交換し、差動アンプＡＭＰで検出する。すなわち、フロ
ーティングゲートに電子を蓄えることにより外部からの
“０”の書込みデータをオフ状態として保持する。これ
をＯＦＦセルという。“１”データの場合は電子は蓄え
られずオン状態としてデータを保持する。これをＯＮセ
ルという。
である。入力アドレスに対応してロウデコーダ、カラム
デコーダが成立し、これにより選択されたセルＭＣがオ
ンかオフかを判断するため、ビット線ＢＬの電圧変化に
交換し、差動アンプＡＭＰで検出する。すなわち、フロ
ーティングゲートに電子を蓄えることにより外部からの
“０”の書込みデータをオフ状態として保持する。これ
をＯＦＦセルという。“１”データの場合は電子は蓄え
られずオン状態としてデータを保持する。これをＯＮセ
ルという。
【００１１】リファレンス側のダミーセルＤＭＣは常時
オン状態であり、差動アンプＡＭＰにおけるダミーセル
側からの入力電圧Ｖref はダミーセルの電流Ｉdcelと負
荷ＴＲ2 の関係から決定される。この電圧Ｖref は所定
の中間電位であり、選択されたメモリセルがＯＮセルで
あった場合の反転入力端子への入力電位とＯＦＦセルで
あった場合の反転入力端子への入力電位との間の電位に
設定される。
オン状態であり、差動アンプＡＭＰにおけるダミーセル
側からの入力電圧Ｖref はダミーセルの電流Ｉdcelと負
荷ＴＲ2 の関係から決定される。この電圧Ｖref は所定
の中間電位であり、選択されたメモリセルがＯＮセルで
あった場合の反転入力端子への入力電位とＯＦＦセルで
あった場合の反転入力端子への入力電位との間の電位に
設定される。
【００１２】すなわち、図８に示されるように、差動ア
ンプＡＭＰのセル側からの入力電位Ｖsaは選択されたメ
モリセルＭＣがオン状態の場合、負荷の重み付けによ
り、中間電位Ｖref より低い中間電位Ｖsaとなる。よっ
て、センスアンプ検出は“Ｈ”レベルになり、選択され
たメモリセルはＯＮセルと判断される。また、選択され
たメモリセルＭＣがオフ状態の場合、ＧＮＤへの直流パ
スがないために、中間電位Ｖref より高いレベルにプル
アップされる。よって、センスアンプ検出は“Ｌ”レベ
ルになり、選択されたメモリセルはＯＦＦセルと判断さ
れる。
ンプＡＭＰのセル側からの入力電位Ｖsaは選択されたメ
モリセルＭＣがオン状態の場合、負荷の重み付けによ
り、中間電位Ｖref より低い中間電位Ｖsaとなる。よっ
て、センスアンプ検出は“Ｈ”レベルになり、選択され
たメモリセルはＯＮセルと判断される。また、選択され
たメモリセルＭＣがオフ状態の場合、ＧＮＤへの直流パ
スがないために、中間電位Ｖref より高いレベルにプル
アップされる。よって、センスアンプ検出は“Ｌ”レベ
ルになり、選択されたメモリセルはＯＦＦセルと判断さ
れる。
【００１３】このような構成では、選択されたカラムデ
コーダに繋がるビット線にはセルのＯＮ／ＯＦＦにかか
わらず、ある電位が印加されている。その電位は実回路
ではセルの信頼性を考慮してセルのＯＮ／ＯＦＦによら
ず１Ｖ程度に制御されている。
コーダに繋がるビット線にはセルのＯＮ／ＯＦＦにかか
わらず、ある電位が印加されている。その電位は実回路
ではセルの信頼性を考慮してセルのＯＮ／ＯＦＦによら
ず１Ｖ程度に制御されている。
【００１４】しかしながら、メモリセルは大容量化のた
めの微細化により、チャネル長が短く、ホットエレクト
ロンが発生し易く、ドレイン電圧に対する信頼性は厳し
くなる一方である。また、消去のためにフローティング
ゲート下のトンネル酸化膜はゲート電界によってトンネ
ル電流が流れ易く、ゲート電圧に対する信頼性も厳し
い。
めの微細化により、チャネル長が短く、ホットエレクト
ロンが発生し易く、ドレイン電圧に対する信頼性は厳し
くなる一方である。また、消去のためにフローティング
ゲート下のトンネル酸化膜はゲート電界によってトンネ
ル電流が流れ易く、ゲート電圧に対する信頼性も厳し
い。
【００１５】また、選択されたロウデコーダに繋がるセ
ルには５Ｖが印加されている。読み出し時のドレイン電
圧は１Ｖでゲート電圧は５Ｖである。これらのストレス
は短時間では問題とならない。しかし、１０年ないし２
０年の保証をするためには、より信頼性の向上をめざす
観点から無視できない重要な問題となる。
ルには５Ｖが印加されている。読み出し時のドレイン電
圧は１Ｖでゲート電圧は５Ｖである。これらのストレス
は短時間では問題とならない。しかし、１０年ないし２
０年の保証をするためには、より信頼性の向上をめざす
観点から無視できない重要な問題となる。
【００１６】現状では、このようなストレスを受けるメ
モリセルに要求される信頼性はプロセス的、構造的に達
成しており、量産している。しかし、より信頼性を高め
るためには回路的にも工夫をすることが重要である。
モリセルに要求される信頼性はプロセス的、構造的に達
成しており、量産している。しかし、より信頼性を高め
るためには回路的にも工夫をすることが重要である。
【００１７】
【発明のが解決しようとする課題】そこで注目すべき問
題点は、従来ではＣＥ（チップイネーブル）時、読み出
しにかかわらずどこかのセルに必ずストレスが印加され
ていることである。また、チップのスタンバイ時は常に
特定のセルにストレスが印加されていることが多い。こ
のような問題を回路的に回避する構成が今後必要であ
る。
題点は、従来ではＣＥ（チップイネーブル）時、読み出
しにかかわらずどこかのセルに必ずストレスが印加され
ていることである。また、チップのスタンバイ時は常に
特定のセルにストレスが印加されていることが多い。こ
のような問題を回路的に回避する構成が今後必要であ
る。
【００１８】この発明は、上記事情を考慮してなされた
ものであり、その目的は、読み出し時に加わるストレス
を回路的に緩和することにより、フラッシュ型ＥＥＰＲ
ＯＭ等の不揮発性メモリのリードリテンション特性（デ
ータ保持性）の向上を図る不揮発性メモリ回路を提供す
ることを目的とする。
ものであり、その目的は、読み出し時に加わるストレス
を回路的に緩和することにより、フラッシュ型ＥＥＰＲ
ＯＭ等の不揮発性メモリのリードリテンション特性（デ
ータ保持性）の向上を図る不揮発性メモリ回路を提供す
ることを目的とする。
【００１９】
【課題を解決するための手段】この発明の不揮発性メモ
リ回路は、電気的プログラム可能な不揮発性メモリセル
からなるメモリセルアレイと、前記メモリセルアレイに
対し、外部信号に従ってロウデコーダ、カラムデコーダ
を介してアドレスを指定し、アクセス動作を行うメモリ
周辺回路と、アドレスの変化に応じて一定期間メモリセ
ルの選択を許可する信号を発生する信号発生手段と、前
記信号の成立期間内にメモリセルからの読み出しデータ
をラッチするラッチ手段とを備え、前記信号の成立期間
以外では全メモリセルを非選択とすることを特徴とす
る。
リ回路は、電気的プログラム可能な不揮発性メモリセル
からなるメモリセルアレイと、前記メモリセルアレイに
対し、外部信号に従ってロウデコーダ、カラムデコーダ
を介してアドレスを指定し、アクセス動作を行うメモリ
周辺回路と、アドレスの変化に応じて一定期間メモリセ
ルの選択を許可する信号を発生する信号発生手段と、前
記信号の成立期間内にメモリセルからの読み出しデータ
をラッチするラッチ手段とを備え、前記信号の成立期間
以外では全メモリセルを非選択とすることを特徴とす
る。
【００２０】
【作用】この発明では、アドレスの変化を検出し、読み
出しデータをラッチするラッチ手段によりメモリセルの
選択（読み出し時のストレス印加）期間をアドレスの変
化から読み出しデータのラッチまでの期間に限定し、そ
の他の期間は全部非選択とする。これにより、メモリセ
ルには読み出し時に必要な最低限の時間以外はストレス
を印加させないようにする。
出しデータをラッチするラッチ手段によりメモリセルの
選択（読み出し時のストレス印加）期間をアドレスの変
化から読み出しデータのラッチまでの期間に限定し、そ
の他の期間は全部非選択とする。これにより、メモリセ
ルには読み出し時に必要な最低限の時間以外はストレス
を印加させないようにする。
【００２１】
【実施例】図１はこの発明の実施例に係る不揮発性メモ
リ回路の読み出し系の回路図である。また、図２は図１
の回路動作を説明するためのタイミングチャートであ
る。この例では外部からアドレスの変化に対応して変化
する信号が入力されない構成であり、その代りＡＴＤ
（address transition detector ）が内蔵されている。
リ回路の読み出し系の回路図である。また、図２は図１
の回路動作を説明するためのタイミングチャートであ
る。この例では外部からアドレスの変化に対応して変化
する信号が入力されない構成であり、その代りＡＴＤ
（address transition detector ）が内蔵されている。
【００２２】チップイネーブル状態となりアドレス信号
ＡＤＤの変化がＡＴＤ21により検出されると、一定のパ
ルス幅を持った検出信号ＡＴＤＯＵＴ1 が出力される。
この期間のみロウデコーダ、カラムデコーダがイネーブ
ル状態になり、入力アドレスに対応したメモリセルが選
択される。
ＡＤＤの変化がＡＴＤ21により検出されると、一定のパ
ルス幅を持った検出信号ＡＴＤＯＵＴ1 が出力される。
この期間のみロウデコーダ、カラムデコーダがイネーブ
ル状態になり、入力アドレスに対応したメモリセルが選
択される。
【００２３】また、これと同時にセンスアンプ15内リフ
ァレンス側のダミーセルＤＭＣも選択される（図７参
照）。そして、差動アンプのＡＭＰの反転入力端、非反
転入力端にはそれぞれ電位が与えられ、読み出し結果が
出力される。さらにＡＴＤ21から信号ＡＴＤＯＵＴ2 に
より読み出し結果がラッチされる。信号ＡＴＤＯＵＴ2
は信号ＡＴＤＯＵＴ1 よりも立ち上がりが遅く立下がり
が早い。
ァレンス側のダミーセルＤＭＣも選択される（図７参
照）。そして、差動アンプのＡＭＰの反転入力端、非反
転入力端にはそれぞれ電位が与えられ、読み出し結果が
出力される。さらにＡＴＤ21から信号ＡＴＤＯＵＴ2 に
より読み出し結果がラッチされる。信号ＡＴＤＯＵＴ2
は信号ＡＴＤＯＵＴ1 よりも立ち上がりが遅く立下がり
が早い。
【００２４】すなわち、信号ＡＴＤＯＵＴ2 の立下がり
のタイミングをクロック（ＣＬＫ）として読み出しデー
タがラッチ回路22にてラッチされる。その後、信号ＡＴ
ＤＯＵＴ1 が“Ｌ”となり、ロウデコーダ、カラムデコ
ーダがディセーブル状態になり、全メモリセル及びダミ
ーセルは非選択となり、読み出し時のドレイン／ゲート
へのストレスは解放される。ラッチ回路22の読み出しデ
ータは出力バッファ回路23を介して読み出される。
のタイミングをクロック（ＣＬＫ）として読み出しデー
タがラッチ回路22にてラッチされる。その後、信号ＡＴ
ＤＯＵＴ1 が“Ｌ”となり、ロウデコーダ、カラムデコ
ーダがディセーブル状態になり、全メモリセル及びダミ
ーセルは非選択となり、読み出し時のドレイン／ゲート
へのストレスは解放される。ラッチ回路22の読み出しデ
ータは出力バッファ回路23を介して読み出される。
【００２５】図３はこの発明の要部である、信号ＡＴＤ
ＯＵＴ1 、ＡＴＤＯＵＴ2 を生成するＡＴＤ21の回路例
を示し、図４は図３の回路動作を示す各部の波形図であ
る。アドレス信号ＡＤＤが変化すると、コンパレータ31
の出力ノードＮ3 には遅延回路ＤＬＹ1 の遅れ分の幅を
持った信号が現れる。ノードＮ3 から遅延回路ＤＬＹ2
，3 ，4 ，5 が直列に繋がる。コンパレータ31の出力
（ノードＮ3 ）と遅延回路ＤＬＹ5 の出力の反転信号出
力（／Ｎ6 ）を２入力とするＡＮＤゲート32の出力が信
号ＡＴＤＯＵＴ1 となり、遅延回路ＤＬＹ2 の出力（Ｎ
4 ）と遅延回路ＤＬＹ4 の出力の反転信号出力（／Ｎ5
）を２入力とするＡＮＤゲート32の出力が信号ＡＴＤ
ＯＵＴ2 となる。
ＯＵＴ1 、ＡＴＤＯＵＴ2 を生成するＡＴＤ21の回路例
を示し、図４は図３の回路動作を示す各部の波形図であ
る。アドレス信号ＡＤＤが変化すると、コンパレータ31
の出力ノードＮ3 には遅延回路ＤＬＹ1 の遅れ分の幅を
持った信号が現れる。ノードＮ3 から遅延回路ＤＬＹ2
，3 ，4 ，5 が直列に繋がる。コンパレータ31の出力
（ノードＮ3 ）と遅延回路ＤＬＹ5 の出力の反転信号出
力（／Ｎ6 ）を２入力とするＡＮＤゲート32の出力が信
号ＡＴＤＯＵＴ1 となり、遅延回路ＤＬＹ2 の出力（Ｎ
4 ）と遅延回路ＤＬＹ4 の出力の反転信号出力（／Ｎ5
）を２入力とするＡＮＤゲート32の出力が信号ＡＴＤ
ＯＵＴ2 となる。
【００２６】従って、信号ＡＴＤＯＵＴ1 は遅延回路Ｄ
ＬＹ2 ，3 ，4 ，5 の幅を持った信号となり、信号ＡＴ
ＤＯＵＴ2 は信号ＡＴＤＯＵＴ1 に対して立ち上がりを
遅延回路ＤＬＹ2 の分だけ遅らせ、立下がりを遅延回路
ＤＬＹ5 の分だけ早めた信号となる。
ＬＹ2 ，3 ，4 ，5 の幅を持った信号となり、信号ＡＴ
ＤＯＵＴ2 は信号ＡＴＤＯＵＴ1 に対して立ち上がりを
遅延回路ＤＬＹ2 の分だけ遅らせ、立下がりを遅延回路
ＤＬＹ5 の分だけ早めた信号となる。
【００２７】上記実施例によれば、例えば図２のタイミ
ングチャートに示されるように、読み出し時におけるメ
モリセルに対し、ストレス印加時間Ｔ1 は従来のストレ
ス印加時間Ｔ2 に比べて約２／３の時間に改善される。
従って、リードリテンション特性としては１．５倍に改
善されたことに相当する。この効果はメモリのアクセス
タイムが早く、ＣＰＵの読み出しサイクルが長いほど大
きくなる。また、バーストＲＯＭ等のように一度に多く
のメモリセルをアクセスする方式のものはより大きな効
果を生む。つまり、一度のメモリヘのアクセス（ストレ
ス印加）で数回の読み出しサイクルが行われるので、読
み出しに対するストレス印加時間の比は小さくなる。
ングチャートに示されるように、読み出し時におけるメ
モリセルに対し、ストレス印加時間Ｔ1 は従来のストレ
ス印加時間Ｔ2 に比べて約２／３の時間に改善される。
従って、リードリテンション特性としては１．５倍に改
善されたことに相当する。この効果はメモリのアクセス
タイムが早く、ＣＰＵの読み出しサイクルが長いほど大
きくなる。また、バーストＲＯＭ等のように一度に多く
のメモリセルをアクセスする方式のものはより大きな効
果を生む。つまり、一度のメモリヘのアクセス（ストレ
ス印加）で数回の読み出しサイクルが行われるので、読
み出しに対するストレス印加時間の比は小さくなる。
【００２８】また、大容量化されたメモリではＡＴＤの
追加によるチップサイズへの影響は無視できる。すなわ
ち、この発明によれば、極わずかな回路の追加でリード
リテンション特性を大幅に改善できる。
追加によるチップサイズへの影響は無視できる。すなわ
ち、この発明によれば、極わずかな回路の追加でリード
リテンション特性を大幅に改善できる。
【００２９】上記実施例はフラッシュ型ＥＥＰＲＯＭに
限らずＥＰＲＯＭ等不揮発性メモリ回路に適用可能であ
る。また、上記実施例ではＡＴＤを用いた構成である
が、アドレスラッチストローブ信号（ＡＤＲＳ）など外
部からの検知信号が供給される場合はＡＴＤは不要とな
り、信号ＡＤＲＳから遅延回路等を用いて上述したよう
な信号ＡＴＤＯＵＴ1 ，ＡＴＤＯＵＴ2 相当の信号を生
成すればよい。
限らずＥＰＲＯＭ等不揮発性メモリ回路に適用可能であ
る。また、上記実施例ではＡＴＤを用いた構成である
が、アドレスラッチストローブ信号（ＡＤＲＳ）など外
部からの検知信号が供給される場合はＡＴＤは不要とな
り、信号ＡＤＲＳから遅延回路等を用いて上述したよう
な信号ＡＴＤＯＵＴ1 ，ＡＴＤＯＵＴ2 相当の信号を生
成すればよい。
【００３０】
【発明の効果】以上説明したようにこの発明によれば、
アドレスの変化を検出し、読み出しデータをラッチする
ラッチ手段によりメモリセルの選択（読み出し時のスト
レス印加）期間をアドレスの変化から読み出しデータの
ラッチまでの期間に限定し、必要な最低限の時間以外は
ストレスを印加させないようにしたので、不揮発性メモ
リのリードリテンション特性（データ保持性）を大幅に
向上させることができる不揮発性メモリ回路が提供でき
る。
アドレスの変化を検出し、読み出しデータをラッチする
ラッチ手段によりメモリセルの選択（読み出し時のスト
レス印加）期間をアドレスの変化から読み出しデータの
ラッチまでの期間に限定し、必要な最低限の時間以外は
ストレスを印加させないようにしたので、不揮発性メモ
リのリードリテンション特性（データ保持性）を大幅に
向上させることができる不揮発性メモリ回路が提供でき
る。
【図１】この発明の実施例に係る不揮発性メモリ回路の
読み出し系の回路図。
読み出し系の回路図。
【図２】図１の回路動作を説明するためのタイミングチ
ャート。
ャート。
【図３】この発明の要部の回路例を示す図１の一部の回
路図。
路図。
【図４】図３の回路動作を示す各部の波形図。
【図５】フローティングゲート型ＭＯＳトランジスタの
メモリセル部分の平面図。
メモリセル部分の平面図。
【図６】図５の６−６線に沿った断面図。
【図７】従来のフラッシュ型ＥＥＰＲＯＭにおける読み
出し系回路の構成を示す回路図。
出し系回路の構成を示す回路図。
【図８】図７中の差動アンプへの入力の電圧レベルを示
す関係図。
す関係図。
11…メモリセルアレイ、12…ロウデコーダ、13…カラム
デコーダ、14…カラムゲート、15…センスアンプ、21…
ＡＴＤ、22…ラッチ回路、23…出力バッファ回路。
デコーダ、14…カラムゲート、15…センスアンプ、21…
ＡＴＤ、22…ラッチ回路、23…出力バッファ回路。
Claims (5)
- 【請求項１】 電気的プログラム可能な不揮発性メモリ
セルからなるメモリセルアレイと、 前記メモリセルアレイに対し、外部信号に従ってロウデ
コーダ、カラムデコーダを介してアドレスを指定し、ア
クセス動作を行うメモリ周辺回路と、 アドレスの変化に応じて一定期間メモリセルの選択を許
可する信号を発生する信号発生手段と、 前記信号の成立期間内にメモリセルからの読み出しデー
タをラッチするラッチ手段とを備え、 前記信号の成立期間以外では全メモリセルを非選択とす
ることを特徴とする不揮発性メモリ回路。 - 【請求項２】 前記信号の成立期間以外ではロウデコー
ダ、カラムデコーダにおける選択動作を禁止し全メモリ
セルを非選択とすることを特徴とする請求項１記載の不
揮発性メモリ回路。 - 【請求項３】 前記ラッチ手段の達成のため前記信号発
生手段の信号よりも立ち上がりが遅く、立下がりの早い
ラッチ信号を生成する手段を具備したことを特徴とする
請求項１記載の不揮発性メモリ回路。 - 【請求項４】 前記信号発生手段としてアドレスの変化
を検出する回路を用いることを特徴とする請求項１記載
の不揮発性メモリ回路。 - 【請求項５】 前記信号発生手段として外部からの入力
信号を用いることを特徴とする請求項１記載の不揮発性
メモリ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP757994A JPH07220487A (ja) | 1994-01-27 | 1994-01-27 | 不揮発性メモリ回路 |
| US08/376,831 US5515323A (en) | 1994-01-27 | 1995-01-23 | Non-volatile memory circuit for lengthening service life of non-volatile memory devices |
| KR1019950001509A KR0159452B1 (ko) | 1994-01-27 | 1995-01-27 | 불휘발성 메모리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP757994A JPH07220487A (ja) | 1994-01-27 | 1994-01-27 | 不揮発性メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07220487A true JPH07220487A (ja) | 1995-08-18 |
Family
ID=11669730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP757994A Pending JPH07220487A (ja) | 1994-01-27 | 1994-01-27 | 不揮発性メモリ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5515323A (ja) |
| JP (1) | JPH07220487A (ja) |
| KR (1) | KR0159452B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097699A (ja) * | 2006-10-11 | 2008-04-24 | Nec Electronics Corp | 半導体記憶装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08293198A (ja) * | 1995-04-21 | 1996-11-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5649129A (en) * | 1995-06-07 | 1997-07-15 | National Instruments Corporation | GPIB system including controller and analyzer |
| KR0179793B1 (ko) * | 1995-12-28 | 1999-04-15 | 문정환 | 반도체 메모리의 센스 앰프 출력 제어 회로 |
| US6190966B1 (en) * | 1997-03-25 | 2001-02-20 | Vantis Corporation | Process for fabricating semiconductor memory device with high data retention including silicon nitride etch stop layer formed at high temperature with low hydrogen ion concentration |
| US6119251A (en) * | 1997-04-22 | 2000-09-12 | Micron Technology, Inc. | Self-test of a memory device |
| US5825715A (en) * | 1997-05-13 | 1998-10-20 | Cypress Semiconductor Corp. | Method and apparatus for preventing write operations in a memory device |
| JP3411186B2 (ja) * | 1997-06-06 | 2003-05-26 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US6259633B1 (en) * | 1999-10-19 | 2001-07-10 | Advanced Micro Devices, Inc. | Sense amplifier architecture for sliding banks for a simultaneous operation flash memory device |
| JP4667594B2 (ja) * | 2000-12-25 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0711325Y2 (ja) * | 1987-12-24 | 1995-03-15 | 住友精密工業株式会社 | プレートフィン型熱交換器 |
| JP2892757B2 (ja) * | 1990-03-23 | 1999-05-17 | 三菱電機株式会社 | 半導体集積回路装置 |
| JP2876830B2 (ja) * | 1991-06-27 | 1999-03-31 | 日本電気株式会社 | 半導体記憶装置 |
| IT1253678B (it) * | 1991-07-31 | 1995-08-22 | St Microelectronics Srl | Architettura antirumore per memoria |
| KR940003408B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 어드레스 천이 검출회로(atd)를 내장한 반도체 메모리 장치 |
-
1994
- 1994-01-27 JP JP757994A patent/JPH07220487A/ja active Pending
-
1995
- 1995-01-23 US US08/376,831 patent/US5515323A/en not_active Expired - Lifetime
- 1995-01-27 KR KR1019950001509A patent/KR0159452B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097699A (ja) * | 2006-10-11 | 2008-04-24 | Nec Electronics Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5515323A (en) | 1996-05-07 |
| KR950024353A (ko) | 1995-08-21 |
| KR0159452B1 (ko) | 1999-02-01 |
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