JPH07221259A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH07221259A
JPH07221259A JP6027367A JP2736794A JPH07221259A JP H07221259 A JPH07221259 A JP H07221259A JP 6027367 A JP6027367 A JP 6027367A JP 2736794 A JP2736794 A JP 2736794A JP H07221259 A JPH07221259 A JP H07221259A
Authority
JP
Japan
Prior art keywords
resin layer
lead frame
thickness
polyimide resin
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6027367A
Other languages
English (en)
Other versions
JP3388369B2 (ja
Inventor
Masazumi Amami
正純 雨海
Masanori Osumi
正紀 大角
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Japan Ltd
Original Assignee
Texas Instruments Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Japan Ltd filed Critical Texas Instruments Japan Ltd
Priority to JP02736794A priority Critical patent/JP3388369B2/ja
Priority to EP95300600A priority patent/EP0665592A1/en
Priority to KR1019950002026A priority patent/KR950034706A/ko
Priority to TW084103098A priority patent/TW311268B/zh
Publication of JPH07221259A publication Critical patent/JPH07221259A/ja
Application granted granted Critical
Publication of JP3388369B2 publication Critical patent/JP3388369B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H10W70/415—Leadframe inner leads serving as die pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/40—Encapsulations, e.g. protective coatings characterised by their materials
    • H10W74/47—Encapsulations, e.g. protective coatings characterised by their materials comprising organic materials, e.g. plastics or resins
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/811—Multiple chips on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/853—On the same surface
    • H10W72/865—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/934—Cross-sectional shape, i.e. in side view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/944—Dispositions of multiple bond pads
    • H10W72/9445—Top-view layouts, e.g. mirror arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/981—Auxiliary members, e.g. spacers
    • H10W72/983—Reinforcing structures, e.g. collars
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【構成】 半導体チップ10の保護膜13上に第２の保護膜
が設けられ、この第２の保護膜上にリードフレーム11が
固定され、このリードフレームが半導体チップ10の回路
に電気的に接続されている半導体装置であって、リード
フレーム10の主要部分が、前記第２の保護膜の少なくと
も一部をなす熱可塑性樹脂層54ｂを介して前記第２の保
護膜上に固着されている半導体装置。 【効果】 リードフレームのマウントに必要な接着層の
厚みを小さくすることができ、これによって、マウント
圧着後及び温度サイクル中に発生する熱応力によるメタ
ル断線を防止できると共に、ＩＲリフロー時に発生しが
ちなパッケージクラックを減少させ、パッケージバラン
スがとり易く（パッケージ・ワーページの減少）、ま
た、コストダウンも図ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＬＯＣ
（Ｌead Ｏn Ｃhip)構造のパッケージ及びその製造方法
に関するものである。
【０００２】
【従来の技術】従来、ＩＣチップを封止したパッケージ
として、ＩＣチップの回路形成面上にリードフレームを
乗せるＬＯＣ構造のものが知られている。これを図40、
図41について例示する。
【０００３】図40、図41には、ＬＯＣ構造の例えばＤＲ
ＡＭ（ダイナミックＲＡＭ）のパッケージを示したが、
多数のボンディングパッド１が半導体集積回路（ＩＣ）
チップ10の中央部において一直線上に配列されている。
このパッド列の両側にはそれぞれ、バスバーと称される
電源線42、43と、多数の信号線44、45とが配置されてい
て、ＬＯＣ用のリードフレーム11を構成している。この
リードフレームは鉄−ニッケル合金、銅合金又は銅等で
形成されている。
【０００４】バスバー42、43は電源Ｖss又はＶccに接続
される一方、各信号線44、45はアドレスＡ０からＡ10や
ＣＡＳ、ＲＡＳ等の諸信号用として用いられる。
【０００５】各ボンディングパッド１と各線との接続
は、ボンディングパッド列の一方側ではボンディングワ
イヤ６、７、他方側ではボンディングワイヤ８、９によ
るワイヤボンディングによりそれぞれ行われる。この場
合、信号線44、45と各パッド１とを接続するワイヤ７、
９がバスバー42、43上を跨いでいる。そして、全体がエ
ポキシ樹脂等のモールド樹脂18（図40では仮想線で示
す。）によって封止され、このモールド樹脂の外部には
各線のアウターリード部が導出されている。
【０００６】こうしたＩＣチップ10のパッケージにおい
て、リードフレーム11はＬＯＣ構造によりＩＣチップ10
上（具体的には、回路形成面上）に固着されるが、その
詳細を図41で説明する。
【０００７】まず、ＩＣチップ10について述べると、例
えば、シリコン基板12の一主面に、ＳｉＯ2 等のパッシ
ベーション膜（保護膜）13が設けられ、このパッシベー
ション膜の開口部に、ＩＣチップ10の内部回路に接続さ
れた上記のボンディングパッド１が形成され、更にこの
ボンディングパッドの領域を除く全面に熱硬化性ポリイ
ミド系保護膜14が被着されている。
【０００８】モールド樹脂18にはフィラー（例えば、熱
膨張係数を小さくするために添加されるＳｉＯ2 ）が含
有されているが、こうしたフィラーにはα線を放出する
ウラン及びトリウム等の放射性元素が含まれているた
め、この放射性元素からのα線がＩＣチップ10に照射さ
れて回路が誤動作するいわゆるソフトエラーを生じ易い
とされている。上記のポリイミド系保護膜14は特に、そ
うしたα線の侵入を防止し、ソフトエラーによる不良を
防止するために設けられるものである。
【０００９】図42〜図45には、Ｓｉ3 Ｎ4 膜13ＡとＳｉ
Ｏ2 膜13Ｂとの積層膜からなるパッシベーション膜13上
にポリイミド系保護膜14を形成する工程を概略的に示し
た。まず、未硬化の熱硬化性ポリイミド系樹脂14Ａを全
面に塗布した（図42）後、露光マスク20を用いて紫外線
照射21による露光を行い（図43）、非露光部分をエッチ
ングで除去し、硬化処理してポリイミド系保護膜14を形
成した（図44）後、ＣＦ4 ／Ｏ2 プラズマ22によってパ
ッド１上のパッシベーション膜14を除去する（図45）。
【００１０】そして、ポリイミド系保護膜14上には、上
記のリードフレーム11が両面接着タイプの絶縁テープ15
によって接着されている（但し、図40では絶縁テープ15
は図示省略している）。この絶縁テープ15は、絶縁性フ
ィルム基板16の両面に接着剤17、19をそれぞれ塗布した
ものであって、一方の接着剤17によってリードフレーム
11が基板16に加熱、加圧下に接着され、他方の接着剤19
によって基板16がＩＣチップ10のポリイミド系保護膜14
上に加熱、加圧下に接着されている。こうして、リード
フレーム11は絶縁テープ15によってＩＣチップ10上にマ
ウント圧着される。
【００１１】しかしながら、上記のパッケージにおいて
リードフレーム11が絶縁テープ15によってＩＣチップ10
上に固定しているため、その絶縁性フィルム基板16の厚
みが例えば50μｍもある上に、その両面の接着剤17、19
の厚みがそれぞれ例えば12.5μｍある。従って、絶縁テ
ープ15の総厚が75μｍ（場合によっては75〜175 μｍ）
にもなるため、主として以下に述べる種々の欠点 (1)〜
(4) が生じることが判明した。
【００１２】(1) マウント圧着後及び温度サイクル中に
メタル配線に断線が発生。リードフレーム11の上記マウ
ント圧着時には、次式で示されるストレス（応力）が生
じる。
【００１３】
【数１】 但し、Ｔｍ：マウント時の温度（℃） −65：温度サイクル時の最低温度（℃） α2 ：接着剤を含めた絶縁テープの熱膨張係数 α1 ：ＩＣチップのシリコン基板の熱膨張係数 ｈ：接着剤を含めた絶縁テープの厚み（μｍ） Ｗ：接着剤を含めた絶縁テープの幅（μｍ）
【００１４】このストレスの式によれば、接着剤を含め
た絶縁テープの厚み及び熱膨張係数が大きいと、リード
フレームのマウント圧着時にストレスが大きくなり易
い。上記したリードフレーム11のマウント圧着の場合、
絶縁テープ15を使用しているため、この絶縁テープ15の
厚み及び熱膨張係数によって、図46に示すように、ＩＣ
チップ10、特に絶縁テープ15の端部から内部にクラック
23が発生し、メタル配線24が断線することがある。
【００１５】(2) ＩＲリフロー時に発生する絶縁テープ
の膨張に起因するパッケージクラックの発生。完成した
ＩＣパッケージを例えば図48に示すようにプリント配線
基板26上に固定するに際し、回路パターン27にアウター
リード部45ａ（又は44ａ）を半田によって接合する一方
法として、赤外線（ＩＲ）加熱によって接合を行うＩＲ
リフロー法がある。ＩＲリフローの際、ＩＣパッケージ
はピーク時で約 245℃に加熱される。
【００１６】絶縁テープ15の総厚（75μｍ）は厚いため
に、テープ自体の吸水率（85℃、85％湿度下）が２〜2.
5 ％と高く、パッケージを長期間大気中に放置するとテ
ープは吸水し、図47に示すように、接着剤17や19にふく
れが生じ易い。これに起因して、ＩＲリフロー時に封止
樹脂18にクラック25が入り、パッケージクラックが発生
することがある。パッケージクラックは 120個のサンプ
ル中、16個発生したことが確認されている。
【００１７】(3) パッケージ・ワーページ（Ｐackage
Ｗarpage）の発生。図41中にＡ’、Ｂ’、Ｃ’、Ｄ’、
Ｅ’、Ｆ’、Ｈ’、Ｉ’、Ｊ’で示した各部分のサイズ
は、具体的には下記の表−１に示す通りである。ここで
は、総厚が約１mm（1000μｍ）のＴＳＯＰ（Ｔhin Ｓ
mall ＯutlineＰackage）と、総厚が約 2.7mm（2700μ
ｍ）のＳＯＪ（Ｓingle ＯutlineＪ−lead Ｐackage）
との双方について示した。
【００１８】
【００１９】上記した絶縁テープ15の厚み（Ｃ’＝75μ
ｍ）は大きいために、パッケージ中での構造バランスを
取り難くしており、特に１mm厚のＴＳＯＰパッケージ等
では、テープ厚（75μｍ以上）に起因してパッケージ・
ワーページと称される反りが発生し易い。
【００２０】これまでの１mmＴＳＯＰパッケージでは、
リードフレーム上の樹脂厚Ａ’を 195μｍ以下にするの
が難しいが、これは、ワイヤボンダーの能力及びワイヤ
ループをパッケージ外部に出さないためである。このた
め、ＩＣチップ厚Ｅ’を 280μｍとしたとき、チップ上
の樹脂厚Ｈ’＝ 405μｍ、チップ下の樹脂厚Ｉ’＝ 325
μｍとなり、このアンバランスな厚み関係が絶縁テープ
厚Ｃ’＝75μｍによって必然的に生じ、パッケージ・ワ
ーページの問題を引き起こしている。
【００２１】このようなパッケージ・ワーページの発生
によって、図48に誇張して示すように、パッケージが30
〜60μｍも反ってしまい、特に両端側でのアウターリー
ド部45ａ（又は44ａ）がプリント配線基板26上の回路パ
ターン27に対して浮き上がり、接続されないことがあ
る。
【００２２】(4) コストアップ。上記したリードフレー
ム11を接着した絶縁テープ15は、１ユニットで数10円以
上という高い値段のものであり、これを用いたパッケー
ジのコストは上昇し、そのコストダウンに限界がある。
【００２３】
【発明が解決しようとする課題】本発明は、上述した如
き欠点を解消すべくなされたものであって、リードフレ
ームのマウント圧着後及び温度サイクル中でのチップク
ラックや配線の断線を防止し、ＩＲリフロー時等の工程
におけるパッケージクラックやパッケージ・ワーページ
を抑制し、低コストに作製できるパッケージ構造の半導
体装置及びその製造方法を提供することを目的とするも
のである。
【００２４】
【課題を解決するための手段】即ち、本発明は、半導体
チップの保護膜上に第２の保護膜（特に、モールド樹脂
のフィラーによるα線の影響を緩和する第２の保護膜）
が設けられ、この第２の保護膜上にリードフレームが固
定され、このリードフレームが前記半導体チップの回路
に電気的に接続されている半導体装置であって、前記リ
ードフレームの主要部分が、前記第２の保護膜の少なく
とも一部をなす熱可塑性樹脂層を介して前記第２の保護
膜上に固着されている半導体装置に係るものである。
【００２５】本発明の半導体装置において、上記の第２
の保護膜が、下層をなす熱硬化性ポリイミド系樹脂層
と、上層をなす熱可塑性ポリイミド系樹脂層との積層体
によって形成することができる。
【００２６】この場合、上記の積層体において、リード
フレームを固着する領域では熱可塑性ポリイミド系樹脂
層と熱硬化性ポリイミド系樹脂層とがほぼ同一パターン
に形成されていて、前記熱可塑性ポリイミド系樹脂層の
厚みが15〜35μｍ、前記熱硬化性ポリイミド系樹脂層の
厚みが10〜30μｍであり、かつ、前記リードフレームの
非固着領域では前記熱硬化性ポリイミド系樹脂層の厚み
が５〜15μｍであってよい。
【００２７】また、上記の積層体において、熱可塑性ポ
リイミド系樹脂層がリードフレームの非固着領域の熱硬
化性ポリイミド系樹脂層上にも設けられていて、前記熱
可塑性ポリイミド系樹脂層の厚みが15〜35μｍ、前記熱
硬化性ポリイミド系樹脂層の厚みが10〜30μｍであって
もよい。
【００２８】いずれの場合も、少なくともリードフレー
ム固着領域での積層体の全厚が35〜65μｍであるのがよ
い。
【００２９】本発明の半導体装置においては、上記の第
２の保護膜が熱可塑性ポリイミド系樹脂層のみからなっ
ていてよい。
【００３０】この場合には、熱可塑性ポリイミド系樹脂
層の厚みが30〜50μｍであるのがよい。また、熱可塑性
ポリイミド系樹脂層がリードフレームの非固着領域上に
も設けられていることが望ましい。
【００３１】本発明の半導体装置においてはまた、リー
ドフレーム固着領域での熱可塑性ポリイミド系樹脂層の
端部が、前記リードフレームの端部よりも 0.1〜0.15mm
だけはみ出していること（特に、熱可塑性ポリイミド系
樹脂層の幅が、前記リードフレームの幅に対して片側で
0.1〜0.15mmずつ大きくなっていること）がよい。
【００３２】また、半導体チップのボンディングパッド
の側において、前記半導体チップのセル部の端と熱可塑
性樹脂層の端との間隔が 100〜500 μｍであるのがよ
い。
【００３３】また、ボンディングパッドの領域には熱硬
化性樹脂層及び／又は熱可塑性樹脂層が存在していてよ
い。
【００３４】本発明の半導体装置は、実際には、ボンデ
ィングパッドとリードフレームとがワイヤボンディング
され、全体がモールド樹脂で封止されたものであってよ
い。また、リードフレームが信号線用のリードフレーム
部と電源線用のリードフレーム部とからなっていてよ
い。
【００３５】本発明の半導体装置を製造するには、半導
体チップの保護膜上に少なくとも熱可塑性樹脂を塗布
し、この塗布された樹脂をパターニングし、硬化処理し
た後、前記熱可塑性樹脂層上にリードフレームを固着す
ることが望ましい。
【００３６】この場合、実際には、リードフレームの固
着後に、半導体チップのボンディングパッドと前記リー
ドフレームとをワイヤボンディングし、更に全体をモー
ルド樹脂で封止することができる。
【００３７】
【実施例】以下、本発明の実施例を説明する。
【００３８】図１〜図16は、本発明を例えばＤＲＡＭの
パッケージに適用した第１の実施例を示すものである。
但し、図40〜図48に示した従来例と共通する部分には共
通符号を付し、その説明を省略することがある。
【００３９】まず、本実施例によるＬＯＣ構造のパッケ
ージの構成を説明すると、このパッケージの特徴的構成
は、ＩＣチップ10のパッシベーション膜13上に熱硬化性
ポリイミド系樹脂層54ａと熱可塑性ポリイミド系樹脂層
54ｂとが順次積層されて積層体54を形成し、それらの両
ポリイミド系樹脂層54ａ及び54ｂのうち特に樹脂層54ａ
によって既述したポリイミド系保護膜14と同様に封止樹
脂18のフィラーからのα線によるソフトエラーを防止す
ると共に、樹脂層54ｂの熱可塑性を利用してその上にリ
ードフレーム11のバスバー42、43と信号線44、45とを熱
圧着（マウント圧着）していることである。
【００４０】即ち、上記の積層体54及び樹脂層54ａも含
め、ＩＣチップ上に設けられたポリイミド系樹脂層は、
既述したポリイミド系保護膜14と同様に第２の保護膜と
しての機能をなし、この保護膜の一部をなす熱可塑性ポ
リイミド系樹脂層54ｂがリードフレーム11に対して接着
剤として使用し、既述した如き絶縁テープ15を用いない
点が注目すべきことである。
【００４１】熱硬化性ポリイミド系樹脂層54ａは、ボン
ディングパッド１を除くほぼ全域に設けられている。そ
して、リードフレーム11のバスバー42、43及び信号線4
4、45の圧着領域では、これとほぼ同一パターンに熱硬
化性ポリイミド系樹脂層54ａと熱可塑性ポリイミド系樹
脂層54ｂとが積層体54を形成し、比較的厚い突条部を形
成している。この突条部では、熱硬化性ポリイミド系樹
脂層を54ａ’で示し、他の領域での同樹脂層54ａと区別
している。
【００４２】ここで、各ポリイミド系樹脂層の厚み等
は、次の如くに設けることが望ましい（図３参照）。 熱硬化性ポリイミド系樹脂層54ａ’の厚み（ａ）＝10〜
30μｍ 熱可塑性ポリイミド系樹脂層54ｂの厚み （ｂ）＝15〜
35μｍ 熱硬化性ポリイミド系樹脂層54ａの厚み （ｃ）＝５〜
15μｍ 熱硬化性ポリイミド系樹脂層54ａ’と熱可塑性ポリイミ
ド系樹脂層54ｂとの合計厚み（ａ＋ｂ）＝35〜65μｍ リードフレーム（信号線及びバスバー）の幅（ｗ）＝約
400μｍ リードフレームの端縁部と熱可塑性ポリイミド系樹脂層
54ｂの端縁部との間隔（ｄ）＝100 〜150 μｍ
【００４３】ここで、各ポリイミド系樹脂層の厚み等を
上記の如くにした理由を説明する。樹脂層54ｂの厚み
（ｂ）：ＩＣチップ10の上面にリードフレームのインナ
ーリード部をマウントする場合、ポリイミド系樹脂54ｂ
の濡れ性を保証するために、厚みｂは15μｍ〜35μｍ必
要である。
【００４４】樹脂層54ａ’の厚み（ａ）及び合計厚（ａ
＋ｂ）：厚み（ａ）は最低10μｍとし、総厚（ａ＋ｂ）
は35〜65μｍとする。これは、リードフレーム11及びメ
タル層24間に存在する２層のポリイミド系樹脂54ａ’と
54ｂの静電容量の抑制、及びリードフレームからのα線
を遮蔽することを保証するためである。また、総厚（ａ
＋ｂ）の上限は、吸水率の大きいポリイミド系樹脂に起
因するパッケージクラックを防止することと、１mm厚Ｔ
ＳＯＰ等の薄いパッケージに対してパッケージバランス
を取り易くするためである。
【００４５】樹脂層54ａの厚み（ｃ）：封止樹脂中のフ
ィラーからのα線による回路の損傷を防止するため、最
低５μｍ必要であるが、ＩＣチップの反りを防止するた
めには15μｍ以下とする。
【００４６】リードフレーム端縁と樹脂層54ｂ端縁との
間隔（ｄ）：この間隔（ｄ）は 100μｍ〜150 μｍとす
る。インナーリード部のパターンに対して可能な限りポ
リイミド系樹脂層54ｂの面積を小さくするが、リードフ
レームのマウント時の位置ずれを考慮すると、ｄは 100
〜150 μｍ必要である。図６に示すように、仮にｄが小
さすぎると、封止樹脂18が充填されないパッケージボイ
ド55が発生し易い。ポリイミド系樹脂54ｂの面積を小さ
くするのがよい理由は、ＩＣチップの反りを防止するこ
と、及び、吸水率の大きいポリイミド系樹脂に起因する
パッケージクラックを防止するためである。
【００４７】また、パッケージ全体についてみると、図
１中にＡ、Ｂ、ｂ、ａ、Ｅ、Ｆ、Ｈ、Ｉ、Ｊで示した各
部分のサイズは、具体的には下記の表−２に示す通りに
設定することができる。
【００４８】
【００４９】ワイヤボンダの能力の問題及びワイヤがパ
ッケージ封止樹脂の外表面及びその近辺にまで露出しな
いようにするためには、リードフレーム上では 195μｍ
の樹脂厚Ａが必要である。これを考慮しても、本発明に
基づく本実施例によるパッケージは、リードフレーム11
のマウント圧着に際し、従来のように両面接着剤付きの
絶縁テープを使用せず、第２の保護膜の一部をなす熱可
塑性ポリイミド系樹脂層54ｂの熱可塑性（加熱による粘
着性）を利用してこの樹脂層上にリードフレーム11を直
接圧着しているため、ＩＣチップ上の樹脂厚Ｈ＝ 355〜
385 μｍ（例えば 360μｍ）、ＩＣチップ下の樹脂厚Ｉ
＝ 350〜 380μｍ（例えば 370μｍ）とすることができ
る（ＩＣチップ厚は 280μｍ）。
【００５０】換言すれば、絶縁テープを使用しないでポ
リイミド系樹脂層上に直接リードフレームを接着してい
るため、主として次の (1)〜(4) に述べる顕著な効果を
得ることができる。
【００５１】(1) マウント圧着後及び温度サイクル中に
発生するメタル断線を防止できること。従来のマウント
用の絶縁テープは75〜175 μｍと厚いために、熱応力が
大きいが、本実施例の場合、ポリイミド系樹脂層の厚み
は35〜65μｍと薄いために、引張応力を30％も従来のタ
イプに比べて低下させることができる。
【００５２】特に、パッケージ内部において図７に示す
バスバーのコーナー部Ｐの直下のチップ表面域に最大の
応力が集中し、これによる引張応力がデバイス特性に悪
影響を及ぼす。 150℃〜−65℃の温度サイクル時の上記
チップ表面上の引張応力を求めたところ、本実施例によ
る図１の構造では2.90Kg/mm2の引張応力を示し、従来例
による図41の構造での引張応力が4.20Kg/mm2であるのに
比較して約30％も低下することが分かった。
【００５３】(2) ＩＲリフロー時に発生しがちなパッケ
ージクラックを防止できること。接着層（ポリイミド系
樹脂層）の体積を小さくできることに伴い、吸水率が減
少するので、ＩＲリフロー時にパッケージクラックの発
生を著しく減少させ若しくは防止することができる。こ
の場合、 120個のサンプルについてパッケージクラック
は皆無であった。
【００５４】(3) パッケージ・ワーページを防止できる
こと。特に、１mmＴＳＯＰ等においては、パッケージ内
のチップ上下の樹脂厚のバランスが上記した厚みＨとＩ
との均衡によって取り易くなり、パッケージ・ワーペー
ジ（Package Warpage)を20μｍ以下とし若しくは十分に
防止できる。
【００５５】(4) コストダウンを実現できること。従来
の絶縁テープ（リードフレーム付き）のコストに比べ、
本実施例によるマウント構造では１ユニット当たり約１
／７〜１／33以下に低下させることができる。
【００５６】次に、本実施例によるパッケージの具体例
を説明する。まず、使用する構成材料は以下の通りであ
った。
【００５７】熱可塑性ポリイミド系樹脂54ｂ： 引張り強さ 10Kg/mm2（常温） 引張り弾性率 280Kg/mm2（常温） 引張り伸び率 10％（常温） 体積抵抗率 6.3×1016Ω−cm リーク電流値 1.61×10-11 （Ａ）（常温） 1.07×10-11 （Ａ）（PCT 500hr後） （ＰＣＴ（Pressure Cooker Test）試験とは、 121℃、
１気圧の加圧下に被試験体を放置し、その前後の諸特性
変化を観察するストレス試験法の一つである。） 熱分解温度 520℃ 熱膨張率 4.3×10-5（１／℃）（30〜100 ℃） ガラス転移点 240℃ （サンプル評価で 160℃〜300 ℃のものも使用した） 吸水率 0.91％（22℃、60％RH）
【００５８】熱硬化性ポリイミド系樹脂54ａ、54ａ’： 引張り強さ 15Kg/mm2（常温） 引張り弾性率 300Kg/mm2（常温） 引張り伸び率 30％（常温） 体積抵抗率 1016Ω-cm 熱分解温度 500℃ 熱膨張率 4.0×10-5（１／℃）（30〜100 ℃） 吸水率 0.80％（22℃、60％RH）
【００５９】熱硬化性モールド樹脂18： 多官能型エポキシ樹脂 曲げ強度 14.2Kg/mm2（常温） 曲げ弾性率 1580Kg/mm2（常温） ガラス転移点 157℃ 熱膨張係数 0.9×10-5（１／℃）（ガラス転移点
以下） 4.3×10-5（１／℃）（ガラス転移点以上）
【００６０】本実施例によるパッケージの製造方法をそ
の主要工程について説明すると、まず図８のように、半
導体回路が形成されているパッシベーション膜13上に熱
硬化性ポリイミド系樹脂54Ａを20μｍ厚にスピンコート
した後、プリベーク(100℃×360 秒）を実施した。
【００６１】次いで図９のように、紫外線61を露光マス
ク70を用いて70秒間、一括露光した。そして、図10のよ
うに、ボンディングパッド１の部分及びスクライブライ
ン（図示せず）をエッチングで形成し、その後、 390℃
×60分でポリイミド系樹脂を熱硬化させ、樹脂層54ａを
形成した。
【００６２】次いで、図11のように、同種類のポリイミ
ド樹脂54Ａ’を20μｍ厚にスピンコートした後、プリベ
ーク(100℃×360 秒）を実施した。
【００６３】そして、図12のように、紫外線71を露光マ
スク80を用いて70秒間、一括露光した後、図13のよう
に、インナーリード幅(0.4mm）＋はみだし幅ｄ（両サイ
ド 0.1mm×２）を確保するように、スクライブライン及
びボンディングパッド等をエッチングした。その後、 3
90℃×60分で熱硬化（キュアー）を行った。
【００６４】その後、図14のように、熱可塑性ポリイミ
ド樹脂54Ｂをコートし、ホットプレート上に２分間、 1
25℃でプリベークを実施した。
【００６５】次いで、図15のように、レジスト塗布後、
紫外線露光装置を用いて 250mJ/cmで露光後にアルカリ
現像液によってインナーリード幅(0.4mm）＋はみだし幅
（両サイド 0.1mm×２）を確保するように、スクライブ
ライン及びボンディングパッドの部分を現像処理（エッ
チング）し、樹脂層54ｂを形成した。
【００６６】その後、レジスト剥離後に最終硬化(250℃
×60分）を行った。そして、図16のように、ＣＦ4 ＋Ｏ
2 プラズマ72によってパッド１上のパッシベーション膜
を除去した。
【００６７】更に、その面上に、図２に示した如く、イ
ンナーリード（42アロイ製）を 350℃×４Kgで熱圧着
後、ワイヤ(99.99％ゴールド）でワイヤボンディングを
行った後、熱硬化性モールドレジンにて射出成形し、 1
75℃×５hrで熱硬化（キュアー）を実施した。得られた
パッケージは、 600（幅）× 875（長さ）× 106（高
さ)milのＳＯＪ３４ピンタイプであった（図７参照）。
【００６８】以上に説明した本実施例によるパッケージ
について、以下に述べる種々の評価を行った。
【００６９】リードフレームのマウント熱圧着工程：熱
可塑性ポリイミドのガラス転移点は 300℃以下が好まし
い。マウントの圧着温度はガラス転移点＋ 100℃である
ため、マウントの濡れを考慮し、ガラス転移点が 160℃
〜 300℃の範囲にあるとき、良い結果を得た。
【００７０】ワイヤボンディング工程：熱可塑性ポリイ
ミドのガラス転移点は 200℃以上が好ましい。これは、
ワイヤボンディングの温度が 200℃であるため、ガラス
転移点が 200℃以下のポリイミドはワイヤボンディング
時に粘弾性領域にあり、リードボンド不良が生じ易いか
らであった。
【００７１】85℃／85％RH放置後のＩＲリフローテス
ト：熱可塑性ポリイミドのガラス転移点が 230℃以下で
あると、パッケージクラック不良が生じ易かった。これ
は、ＩＲリフロー（最高 245℃）によりパッケージ内部
のチップ付近の温度が 230℃程度になるためである。
【００７２】熱サイクルテスト（−65℃〜150 ℃）：20
00サイクル後、０／20（サンプル20個につき不良がゼ
ロ）で問題なし。（熱サイクルテストとは、−65℃より
15分をかけて 150℃に加熱し、直ちに 150℃より15分を
かけて−65℃に冷却するサイクルを１サイクルとして、
その前後の諸特性変化を観察するストレス試験法の一つ
である。）
【００７３】エレクトニカルディグラデーション（電気
特性テスト）：４Ｍ ＤＲＡＭを用い、Ｖcc＝5.65Ｖを
印加し、消費電流Ｉddを観察した。
【００７４】４Ｍ ＤＲＡＭを用い、Ｖcc＝4.35Ｖを印
加し、ｔRAC (RASからのアクセス時間）を観察した。
【００７５】４Ｍ ＤＲＡＭを用い、ｔRAC ＝80nsの動
作可能供給電源電圧範囲（Ｖccマージン）を観察した。
【００７６】上記のように、従来品と本発明品との差は
ほとんどないため、本発明品のエレクトニカルディグラ
デーションは問題がないことが分かる。
【００７７】コストパフォーマンス：製造コストは、６
インチ・ウェハに４Ｍ ＤＲＡＭを製造した場合、１un
it当たり現行材料費用の約１／33となった。
【００７８】図17〜図26は、上述した第１の実施例に一
部変更を加えた本発明の第２の実施例を示すものであ
る。
【００７９】この第２の実施例によれば、図17に概略的
に示すように、熱可塑性ポリイミド系樹脂層54ｂが斜線
で示す領域、即ち、ＩＣのメモリーセル部90ａ、90ｂ、
90ｃ、90ｄのほぼ全域に亘って設けられていることが特
徴的である。
【００８０】従って、上述した第１の実施例のように熱
可塑性ポリイミド系樹脂層54ｂがリードフレーム11のマ
ウント領域（固着領域）のみに存在するのではなく、リ
ードフレーム11の非固着領域の熱硬化性ポリイミド系樹
脂層54ａ上にも設けられている。
【００８１】そして、各ポリイミド系樹脂層の厚み等に
ついては、次の通りとするのが望ましい。 樹脂層54ｂの厚み （ｂ）＝15〜35μｍ 樹脂層54ａの厚み （ａ）＝10〜30μｍ セル部端から樹脂層54ｂの端までの間隔ｅ＝ 100〜500
μｍ ａ＋ｂ＝35〜65μｍ
【００８２】また、パッケージ全体についてみると、各
部分のサイズ（図１参照）は、具体的には下記の表−３
に示す通りに設定することができる。
【００８３】
【００８４】本実施例によるパッケージも、保護膜とし
てのポリイミド系樹脂層、特に熱可塑性ポリイミド系樹
脂層54ｂ上にリードフレーム11を直接マウント圧着して
いる構造であるため、上述した第１の実施例で述べた
(1)〜(4) の効果を得ることができる。これに加えて、
上記間隔ｅを保持してセル部のほぼ全面に樹脂層54ｂを
設けたので、ＩＣチップの反りを一層減少させることが
できる。但し、バスバーのコーナー部直下でのチップ表
面上の引張応力は 3.31Kg/mm2であり、従来例に比べて
約20％低下した。
【００８５】そして、本実施例では、熱可塑性ポリイミ
ド系樹脂層54ｂをセル部のほぼ全域に亘って設けている
ので、既述したα線によるソフトエラーの防止効果に優
れた構造を提供できる。
【００８６】即ち、セル部上は、厚さ15〜35μｍの熱可
塑性ポリイミド系樹脂層54ｂと厚さ10〜30μｍの熱硬化
性ポリイミド系樹脂層54ａとの積層膜によって覆われて
いるため、この両樹脂層による保護膜の厚みは35〜65μ
ｍとすることができる。ここで、ポリイミド中のα線の
飛程は約30μｍであることから、メモリーセル部上のポ
リイミド系樹脂層の厚み（総厚：ａ＋ｂ）を最低35μｍ
とした本実施例による構造は、モールド樹脂18中のフィ
ラー（ＳｉＯ2 等）やリードフレームからの放射α線を
効果的に遮蔽し、メモリーセル部のソフトエラーを防止
することができる。
【００８７】ポリイミド系樹脂層の膜厚が小さい場合に
は、モールド樹脂中に添加するＳｉＯ2 （シリカ）中の
ウランやトリウムをゾルーゲル法によって減少させるα
線対策処理を行う必要があり、このためにモールド樹脂
のコストが高くなり易い。しかしながら、本実施例の場
合、上記した理由からα線の遮蔽効果が十分であるた
め、α線対策処理が不要となり、モールド樹脂のコスト
を下記に示すように約１／２に低下させることができ
る。
【００８８】
【００８９】本実施例によるパッケージの製造方法をそ
の主要工程について説明すると、まず図20のように、半
導体回路が形成されているパッシベーション膜13上に熱
硬化性ポリイミド系樹脂54Ａ’を15μｍ厚にスピンコー
トした後、プリベーク(100℃×360 秒）を実施した。
【００９０】次いで図21のように、紫外線61を露光マス
ク70を用いて70秒間、一括露光した。そして、図22のよ
うに、ボンディングパッド１の部分及びスクライブライ
ン（図示せず）をエッチングで形成し、その後、 390℃
×60分でポリイミド系樹脂を硬化させ、樹脂層54ａを形
成した。
【００９１】その後、図23のように、熱可塑性ポリイミ
ド樹脂54Ｂ’をコートし、ホットプレート上に２分間、
125℃でプリベークを実施した。
【００９２】次いで、図24のように、レジスト91を塗布
後、図25のように、紫外線露光装置を用いて 250mJ/cm
で露光後にスクライブライン及びボンディングパッドの
部分を現像処理（エッチング）し、樹脂層54ｂを形成し
た。
【００９３】その後、レジスト剥離後に最終硬化(250℃
×60分）を行った。そして、図26のように、ＣＦ4 ＋Ｏ
2 プラズマ72によってパッド１上のパッシベーション膜
を除去した。
【００９４】更に、その面上に、図19に示した如く、イ
ンナーリード（42アロイ製）を 350℃×４Kgで熱圧着
後、ワイヤ(99.99％ゴールド）でワイヤボンディングを
行った後、熱硬化性モールドレジンにて射出成形し、 1
75℃×５hrで熱硬化（キュアー）を実施した。得られた
パッケージは、 600（幅）× 875（長さ）× 106（高
さ)milのＳＯＪ３４ピンタイプであった。
【００９５】図27〜図37は、上述した第１の実施例に一
部変更を加えた本発明の第３の実施例を示すものであ
る。
【００９６】この第３の実施例によれば、図27及び図28
に示すように、第２の保護層が熱可塑性ポリイミド系樹
脂層54ｂのみによって形成され、この樹脂層54ｂが図17
で斜線で示したと同様にＩＣのメモリーセル部90ａ、90
ｂ、90ｃ、90ｄのほぼ全域に亘って設けられていること
が特徴的である（その他の構成は、上述した実施例と同
様である）。
【００９７】そして、各ポリイミド系樹脂層54ｂの厚み
等については、次の通りとするのが望ましく、またその
材質（モールド樹脂18も）は上述の第１の実施例と同様
であるのがよい（但し、ガラス転移点は 210℃、誘電率
は 3.3としてよい）。 樹脂層54ｂの厚み （ｂ）＝30〜50μｍ セル部端から樹脂層54ｂの端までの間隔ｅ＝ 100〜500
μｍ
【００９８】熱可塑性ポリイミド系樹脂層54ｂのガラス
転移点を 210℃に設定する理由は、リードフレームをＩ
Ｃチップ表面に熱圧着するときの温度を 400℃以下、及
びワイヤボンディング温度を 200℃に設定するためであ
る。ガラス転移点＋(100〜150 ℃）がリードフレームを
ＩＣチップ表面に熱圧着できる温度であるが、リードフ
レームを 400℃以上で熱圧着した場合に、リードフレー
ムの酸化、ＩＣチップの素子への熱衝撃及び熱応力が加
わることを抑えるためである。ワイヤボンディング温度
200℃は、量産時にボンディング可能な温度であり、ガ
ラス転移点を 200℃以上に設定しない場合、熱可塑性ポ
リイミドの粘性効果がリードボンディング時に影響を及
ぼすためである。
【００９９】また、パッケージ全体についてみると、各
部分のサイズは、具体的には下記の表−４に示す通りに
設定することができる。
【０１００】
【０１０１】本実施例によるパッケージも、保護膜とし
ての熱可塑性ポリイミド系樹脂層54ｂ上にリードフレー
ム11を直接マウント圧着している構造であるため、上述
した第１の実施例で述べた (1)〜(4) の効果を得ること
ができる。しかも、上記間隔ｅ（図17参照）を保持すべ
くボンディングパッド周辺の樹脂層54ｂを直線状にエッ
チング除去することによって、ＩＣチップの反りを 100
μｍ以下にできる。但し、バスバーのコーナー部直下で
のチップ表面上の引張応力は 2.90Kg/mm2であり、従来
例に比べて約30％低下した。
【０１０２】そして、本実施例では、熱可塑性ポリイミ
ド系樹脂層54ｂをセル部のほぼ全域に亘って厚さ30μｍ
以上に設けているので、セル部は既述したα線から遮蔽
される。従って、本実施例による構造は、モールド樹脂
18中のフィラー（ＳｉＯ2 等）やリードフレームからの
放射α線を効果的に遮蔽し、メモリーセル部のソフトエ
ラーを防止することができる。
【０１０３】本実施例によるパッケージの製造方法をそ
の主要工程について説明すると、まず図29のように、半
導体回路が形成されているパッシベーション膜13上にレ
ジスト101 を塗布し、これを露光マスク（図示せず）を
用いて選択的に紫外線照射し、未露光部分（ボンディン
グパッド上）を除去した。
【０１０４】次いで、図30のように、レジストをマスク
にしてＳｉ3 Ｎ4 層13Ａを選択的に除去した後、図31の
ように熱可塑性ポリイミド系樹脂54Ｂ’をコートし、ホ
ットプレート上に２分間、 125℃でプリペーグを実施し
た。
【０１０５】次いで図32のように、レジスト111 を塗布
後、図33のように、紫外線ステッパを用いて 250mJ/cm
で露光後にスクライブライン及びボンディングパッドの
部分を現像処理（エッチング）し、樹脂層54ｂを形成し
た。
【０１０６】その後、レジスト剥離後に最終硬化(250℃
×60分）を行った。そして、図34のように、ＣＦ4 ＋Ｏ
2 プラズマ72によってパッド１上のパッシベーション膜
を除去した。
【０１０７】更に、その面上に、図27に示した如く、イ
ンナーリード（42アロイ製）を 350℃×４Kgで熱圧着
後、ワイヤ(99.99％ゴールド）でワイヤボンディングを
行った後、熱硬化性モールドレジンにて射出成形し、 1
75℃×５hrで熱硬化（キュアー）を実施した。得られた
パッケージは、 600（幅）× 875（長さ）× 106（高
さ)milのＳＯＪ３４ピンタイプであった。
【０１０８】以上に説明した本実施例によるパッケージ
について、以下に述べる種々の評価を行った。
【０１０９】ＩＲリフローテスト：85℃／85％RH、 336
hr放置後のＩＲリフロー（Ｍax 245℃）の結果は以下の
通りであった。パッケージクラックの問題はなかった。
これは、熱可塑性ポリイミド系樹脂の吸水率を 1.0％以
下に設定したためである。
【０１１０】温度サイクルテスト（−65〜150 ℃）：温
度サイクルテストの結果は以下の通りであった。パッケ
ージクラックの問題はなかった。
【０１１１】ソフトエラー：熱可塑性ポリイミド系樹脂
層54ｂの厚みを30〜50μｍとしたことにより、図35に示
すように、４Ｍ ＤＲＡＭのＡＳＥＲ（Accelerated So
ft Error Rate)等のα線によるソフトエラーは著しく減
少した。これに反し、同樹脂層の膜厚が20μｍ以下で
は、ソフトエラーが大きくなった。
【０１１２】この場合、図35に示したように、リードフ
レーム11をＩＣチップ表面上の樹脂層54ｂ表面に熱圧着
すると、リードフレーム11が約10μｍの深さだけ樹脂層
54ｂ中に沈み込む。このため、熱可塑性ポリイミド系樹
脂層54ｂの厚みを30μｍ以上に設定しない場合、ＡＳＥ
Ｒの問題が発生し易くなる。
【０１１３】上記に説明したように、ＡＳＥＲ（Accele
rated Soft Error Rate)不良防止のため、ＩＣチップの
セル部上に20μｍ以上（マウント前は30μｍ以上）のコ
ート材が必要である。従来の構造（図41）では、チップ
のセル部上には10μｍ厚のコート材（ポリイミド層）14
しか塗布されていないので、ＡＳＥＲ対策として、モー
ルド封止材に含まれているシリカのウラン及びトリウム
量を１ppb 以下に抑える処理を実施している（通常のモ
ールド封止材に含まれているシリカのウラン及びトリウ
ム量は約100ppb）。これが原因でモールド封止材の価格
は通常の２倍と高い値になっているが、本実施例は、セ
ル部に30μｍ厚の熱可塑性ポリイミド54ｂを塗布してい
るため、ＡＳＥＲ不良の心配はなく、かつ、通常の封止
材（ウラン及びトリウム量100ppb）を使用できることに
より、その価格を１／２にすることが可能となった。
【０１１４】寄生容量：ＤＲＡＭのビットラインに上記
のリードフレームを用いる場合、寄生容量の問題（Bit-
line to lead frame Capacitance）を１pf以下に抑える
ためにも、図36に示すように、熱可塑性ポリイミド系樹
脂層54ｂの厚みは30μｍ以上必要である。リードフレー
ム圧着後では20μｍ以上必要であることが分かった。
【０１１５】なお、図36に示した曲線は下記の式を用い
て求めた。 Ｃ＝４πε0 ε／ｌｎ（４ｔ2) 但し、ｔ ：ポリイミド厚 ε ：ポリイミド誘電率（3.3) ε0 ：真空誘電率 Ｃ ：キャパシタンス
【０１１６】量産性及びコストパフォーマンス：熱可塑
性ポリイミド系樹脂層54ｂの厚みを50μｍより大きく
（キュアー前は約80μｍ以上）した場合、エッチング時
間が約５分以上かかるため、量産に適さない。本実施例
では、同厚みを50μｍ以下としたため、エッチング時間
が短くなる。また、本実施例によるパッケージには、従
来のような両面接着テープ（絶縁テープ）を用いない
で、直接リードフレームをマウント圧着しているので、
リードフレームのマウント作業性が向上すると共に、リ
ードフレームの価格は現在のものに比べ、１ユニット当
たり約１／７〜１／10へ大幅に減少した。
【０１１７】接着強度：ＩＳＯ規格4578−1979の90°剥
離試験法に基づき、図37に示すようにして、測定を実施
し、熱可塑性ポリイミド54ｂ／熱硬化性ポリイミド54
ａ’の界面、及び熱可塑性ポリイミド54ｂ／ナイトライ
ド（パッシベーション膜13）の界面の接着力をそれぞれ
求めた。但し、ＩＳＯ規格に基づき、90°ピールされる
サンプルの幅を 2.5±0.05cmとした。結果を下記の表−
５に示す。
【０１１８】
【０１１９】この結果によれば、13種類のサンプルを使
用し、接着力を測定したところ、熱可塑性ポリイミドと
熱硬化性ポリイミドの接着力は、熱可塑性ポリイミドと
ナイトライドとの接着力より弱いことが判明した。即
ち、２層構造（熱可塑性ポリイミド／熱硬化性ポリイミ
ド）よりも、本実施例による１層構造（熱可塑性ポリイ
ミド）を選択する方が、信頼性からみてより有利であ
る。
【０１２０】また、この結果から、それぞれの接着力は
下記の範囲に入ることが分かる。熱可塑性ポリイミド／
熱硬化性ポリイミドの界面の接着力： 100〜500g/cm熱
可塑性ポリイミド／ナイトライドの界面の接着力： 400
〜1500g/cm
【０１２１】この接着力は、ピールされるサンプルの厚
さを10μｍとした場合の結果である。ピールされるサン
プル（特に熱可塑性ポリイミド）の厚さを変化させた場
合の接着力を弾性力学的解析により推定した結果は、下
記の通りになる。
【０１２２】Ｐ（１− cosθ）＋（Ｐ2 ／２ＣｓＥ）＝
Ｗａ 但し、Ｐ ：接着力（g/cm） θ ：ピール角度（度） Ｅ ：ピールされるサンプルの弾性率（dyn/cm2) Ｗａ：接着仕事（erg/cm2) Ｃｓ：熱可塑性ポリイミドの厚み（cm） ここで、θ＝90°より、 Ｐ＋（Ｐ2 ／２ＣｓＥ）＝Ｗａ
【０１２３】この式から、接着力の可能な範囲をまとめ
ると、下記の表−６のようになる。
【０１２４】図38は、上述した各実施例とは異なるＬＯ
Ｃ構造に本発明を適用した第４の実施例を示すものであ
る。
【０１２５】本実施例によれば、仮想線で示すＩＣチッ
プ10上にボンディングパッド121 及び131 を左右に一列
ずつ配置し、各列のパッドの両側にそれぞれ信号線124
、125 とバスバー122 、123 を設けたものである。そ
して、ボンディングワイヤＷによる接続は、各パッド列
において、一方側では信号線と、他方側ではバスバーと
行っている（その他の構成は、基本的には上述した実施
例と同様である）。
【０１２６】このため、上述した各実施例のようにワイ
ヤがバスバー上を跨ぐことはなく、信号線−バスバー間
のショートを一層回避できるリードフレーム141 になっ
ている。従って、ワイヤＷの高さを大きくする必要はな
く、樹脂モールドされたパッケージの薄型化に有利であ
る。
【０１２７】図39は、本発明を他のタイプのパッケージ
に適用した第５の実施例を示すものである。
【０１２８】即ち、本実施例によれば、多ピンＱＦＰ
（Ｑuad Ｆlat Ｐackage）において、ＬＯＣ構造として
リードフレームのＩＣチップマウント部152 が上述した
熱可塑性ポリイミド系樹脂層54ｂを介してＩＣチップ10
上に熱圧着され、ＩＣチップ10の周辺のボンディングパ
ッド161 がワイヤ150 、151 によってインナーリード部
153 、154 にワイヤボンディングされ、更に全体がモー
ルド樹脂158 で封止されている。その他、樹脂層54ｂ下
の膜構造等は上述した実施例で述べたものと同様であっ
てよい。
【０１２９】本実施例によるパッケージも、両面接着剤
付きの絶縁テープを用いないで熱可塑性ポリイミド系樹
脂層54ｂによってリードフレームをＩＣチップ上にマウ
ント圧着しているので、上述した実施例で述べたと同様
の効果が得られる。
【０１３０】これに加えて、ワイヤボンディングをＩＣ
チップの周辺部とインナーリード部との間で行っている
ので、図39中に示したように、リードフレームのマウン
ト部152 上に固定したＩＣチップ10とインナーリード部
とをワイヤボンディングする場合に生じがちであるチッ
プに対するワイヤの接触（ショート）を防止することが
できる。
【０１３１】以上、本発明を例示したが、上述の実施例
は本発明の技術的思想に基いて更に変形が可能である。
【０１３２】例えば、上述の第１の実施例では、図３に
示したように、リードフレームマウント領域とそれ以外
の領域とで熱硬化性樹脂層54ａの厚みに差を設けたが、
ほぼ全域で同一の厚み（ａ）に設けることができる。こ
の場合はα線によるソフトエラーの防止効果が向上す
る。これは、リードフレームマウント領域以外での樹脂
層54ａの厚み（ｃ）を一層大きくすることによっても、
同様である。また、両樹脂に加え、必要に応じて第３の
樹脂層を積層する等、積層数を増やすこともできる。
【０１３３】また、熱可塑性樹脂層54ｂについては、例
えば図３の構造においてほぼ全域に設けてもよい。その
材質についても、ポリイミド系樹脂を用いたが、それ以
外の樹脂、例えばポリエステル樹脂、ポリエーテルアミ
ドイミド樹脂を用いることもできる（熱硬化性樹脂も同
様）。モールド樹脂も多官能エポキシ樹脂以外、例えば
オルソクレゾールノボラック系エポキシ樹脂、ビフェニ
ル系樹脂、ナフタレン系樹脂も使用可能である他、パッ
ケージを構成する各部の材質等は種々に変更可能であ
る。
【０１３４】また、パッケージとしてＴＳＯＰタイプ、
ＳＯＪタイプ等、いずれのものにも本発明は適用してよ
い。更に、本発明は、ＤＲＡＭ（16メガ、64メガ等）だ
けでなく、その他の種々のデバイスにも適用可能であ
る。
【０１３５】
【発明の作用効果】本発明は上述した如く、リードフレ
ームの主要部分が第２の保護膜の少なくとも一部をなす
熱可塑性樹脂層を介して固着されているので、リードフ
レームのマウントに必要な接着層の厚みを小さくするこ
とができ、これによって、マウント圧着後及び温度サイ
クル中に発生する熱応力によるメタル断線を防止できる
と共に、ＩＲリフロー時に発生しがちなパッケージクラ
ックを減少させ、パッケージバランスがとり易く（パッ
ケージ・ワーページの減少）、また、コストダウンも図
ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＬＯＣ構造のＩＣ
パッケージの断面図である。
【図２】同パッケージの主要部分の拡大断面図（図４の
II−II線断面図）である。
【図３】同パッケージの主要部分の拡大断面図（図４の
III−III 線断面図）である。
【図４】同パッケージ主要部分の概略平面図である。
【図５】同平面図の一部分の拡大図である。
【図６】パッケージボイドの発生を示す、図５のVI−VI
線に対応する一部分の断面図である。
【図７】同パッケージの主要部の拡大斜視図である。
【図８】同パッケージの製造方法の一工程を示す断面図
である。
【図９】同パッケージの製造方法の他の一工程を示す断
面図である。
【図10】同パッケージの製造方法の他の一工程を示す断
面図である。
【図11】同パッケージの製造方法の他の一工程を示す断
面図である。
【図12】同パッケージの製造方法の他の一工程を示す断
面図である。
【図13】同パッケージの製造方法の他の一工程を示す断
面図である。
【図14】同パッケージの製造方法の他の一工程を示す断
面図である。
【図15】同パッケージの製造方法の他の一工程を示す断
面図である。
【図16】同パッケージの製造方法の更に他の一工程を示
す断面図である。
【図17】本発明の第２の実施例によるＬＯＣ構造のＩＣ
パッケージの主要部分の概略平面図である。
【図18】同パッケージの主要部分の拡大断面図である。
【図19】同パッケージの主要部の拡大斜視図である。
【図20】同パッケージの製造方法の一工程を示す断面図
である。
【図21】同パッケージの製造方法の他の一工程を示す断
面図である。
【図22】同パッケージの製造方法の他の一工程を示す断
面図である。
【図23】同パッケージの製造方法の他の一工程を示す断
面図である。
【図24】同パッケージの製造方法の他の一工程を示す断
面図である。
【図25】同パッケージの製造方法の他の一工程を示す断
面図である。
【図26】同パッケージの製造方法の更に他の一工程を示
す断面図である。
【図27】本発明の第３の実施例によるＬＯＣ構造のＩＣ
パッケージの主要部分の概略平面図である。
【図28】同パッケージの主要部分の拡大斜視図である。
【図29】同パッケージの製造方法の一工程を示す断面図
である。
【図30】同パッケージの製造方法の他の一工程を示す断
面図である。
【図31】同パッケージの製造方法の他の一工程を示す断
面図である。
【図32】同パッケージの製造方法の他の一工程を示す断
面図である。
【図33】同パッケージの製造方法の他の一工程を示す断
面図である。
【図34】同パッケージの製造方法の更に他の一工程を示
す断面図である。
【図35】α線によるソフトエラー（不良率）を示すグラ
フとパッケージ主要部分の拡大断面図である。
【図36】寄生容量の変化を示すグラフである。
【図37】ピールテストの状況を説明するためのサンプル
の断面図である。
【図38】本発明の第４の実施例によるＬＯＣ構造のＩＣ
パッケージのリードフレームの平面図である。
【図39】本発明の第５の実施例によるＩＣパッケージの
断面図である。
【図40】従来のＬＯＣ構造のパッケージの主要部分の斜
視図である。
【図41】同パッケージの断面図（図40の XXXXI−XXXXI
線断面図）である。
【図42】同パッケージの製造方法の一工程を示す断面図
である。
【図43】同パッケージの製造方法の他の一工程を示す断
面図である。
【図44】同パッケージの製造方法の他の一工程を示す断
面図である。
【図45】同パッケージの製造方法の更に他の一工程を示
す断面図である。
【図46】同パッケージの主要部分の拡大断面図（図40の
XXXXVI−XXXXVI線断面図）である。
【図47】同パッケージのＩＲリフローテスト時の主要部
分の拡大断面図である。
【図48】同パッケージのワーページ状態を示す概略側面
図である。
【符号の説明】
１・・・ボンディングパッド ６、７、８、９・・・ワイヤ 10・・・ＩＣチップ 11・・・リードフレーム 12・・・シリコン基板 13・・・パッシベーション膜 14、54ａ、54ａ’・・・熱硬化性ポリイミド系樹脂層 15・・・絶縁テープ 16・・・絶縁基板 17、19・・・接着剤 18・・・モールド樹脂 42、43・・・バスバー 44、45・・・信号線 54ｂ・・・熱可塑性ポリイミド系樹脂層 90ａ、90ｂ、90ｃ、90ｄ・・・メモリーセル部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/56 Ｒ 8617−4Ｍ 23/28 Ｚ 8617−4Ｍ 23/29 23/31

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの保護膜上に第２の保護膜
    が設けられ、この第２の保護膜上にリードフレームが固
    定され、このリードフレームが前記半導体チップの回路
    に電気的に接続されている半導体装置であって、前記リ
    ードフレームの主要部分が、前記第２の保護膜の少なく
    とも一部をなす熱可塑性樹脂層を介して前記第２の保護
    膜上に固着されている半導体装置。
  2. 【請求項２】 第２の保護膜が、下層をなす熱硬化性ポ
    リイミド系樹脂層と、上層をなす熱可塑性ポリイミド系
    樹脂層との積層体からなる、請求項１に記載した半導体
    装置。
  3. 【請求項３】 請求項２の積層体において、リードフレ
    ームを固着する領域では熱可塑性ポリイミド系樹脂層と
    熱硬化性ポリイミド系樹脂層とがほぼ同一パターンに形
    成されていて、前記熱可塑性ポリイミド系樹脂層の厚み
    が15〜35μｍ、前記熱硬化性ポリイミド系樹脂層の厚み
    が10〜30μｍであり、かつ、前記リードフレームの非固
    着領域では前記熱硬化性ポリイミド系樹脂層の厚みが５
    〜15μｍである、請求項２に記載した半導体装置。
  4. 【請求項４】 請求項２の積層体において、熱可塑性ポ
    リイミド系樹脂層がリードフレームの非固着領域の熱硬
    化性ポリイミド系樹脂層上にも設けられていて、前記熱
    可塑性ポリイミド系樹脂層の厚みが15〜35μｍ、前記熱
    硬化性ポリイミド系樹脂層の厚みが10〜30μｍである、
    請求項２に記載した半導体装置。
  5. 【請求項５】 少なくともリードフレーム固着領域での
    積層体の全厚が35〜65μｍである、請求項２〜４のいず
    れか１項に記載した半導体装置。
  6. 【請求項６】 第２の保護膜が熱可塑性ポリイミド系樹
    脂層のみからなる、請求項１に記載した半導体装置。
  7. 【請求項７】 熱可塑性ポリイミド系樹脂層の厚みが30
    〜50μｍである、請求項６に記載した半導体装置。
  8. 【請求項８】 熱可塑性ポリイミド系樹脂層がリードフ
    レームの非固着領域上にも設けられている、請求項６又
    は７に記載した半導体装置。
  9. 【請求項９】 リードフレーム固着領域での熱可塑性ポ
    リイミド系樹脂層の端部が、前記リードフレームの端部
    よりも 0.1〜0.15mmだけはみ出している、請求項１〜７
    のいずれか１項に記載した半導体装置。
  10. 【請求項10】 半導体チップのボンディングパッドの側
    において、前記半導体チップのセル部の端と熱可塑性樹
    脂層の端との間隔が 100〜500 μｍである、請求項１〜
    ９のいずれか１項に記載した半導体装置。
  11. 【請求項11】 ボンディングパッドの領域には熱硬化性
    樹脂層及び／又は熱可塑性樹脂層が存在している、請求
    項１〜10のいずれか１項に記載した半導体装置。
  12. 【請求項12】 ボンディングパッドとリードフレームと
    がワイヤボンディングされ、全体がモールド樹脂で封止
    されている、請求項１〜11のいずれか１項かに記載した
    半導体装置。
  13. 【請求項13】 リードフレームが信号線用のリードフレ
    ーム部と電源線用のリードフレーム部とからなる、請求
    項１〜12のいずれか１項に記載した半導体装置。
  14. 【請求項14】 半導体チップの保護膜上に少なくとも熱
    可塑性樹脂を塗布し、この塗布された樹脂をパターニン
    グし、硬化処理した後、前記熱可塑性樹脂層上にリード
    フレームを固着する、請求項１〜13のいずれか１項に記
    載した半導体装置の製造方法。
  15. 【請求項15】 リードフレームの固着後に、半導体チッ
    プのボンディングパッドと前記リードフレームとをワイ
    ヤボンディングし、更に全体をモールド樹脂で封止す
    る、請求項14に記載した製造方法。
JP02736794A 1994-01-31 1994-01-31 半導体パッケージ装置 Expired - Fee Related JP3388369B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP02736794A JP3388369B2 (ja) 1994-01-31 1994-01-31 半導体パッケージ装置
EP95300600A EP0665592A1 (en) 1994-01-31 1995-01-31 Semiconductor device and method of manufacturing the same
KR1019950002026A KR950034706A (ko) 1994-01-31 1995-02-02 반도체 장치 및 그 제조 방법
TW084103098A TW311268B (ja) 1994-01-31 1995-03-31

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP02736794A JP3388369B2 (ja) 1994-01-31 1994-01-31 半導体パッケージ装置

Publications (2)

Publication Number Publication Date
JPH07221259A true JPH07221259A (ja) 1995-08-18
JP3388369B2 JP3388369B2 (ja) 2003-03-17

Family

ID=12219082

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02736794A Expired - Fee Related JP3388369B2 (ja) 1994-01-31 1994-01-31 半導体パッケージ装置

Country Status (4)

Country Link
EP (1) EP0665592A1 (ja)
JP (1) JP3388369B2 (ja)
KR (1) KR950034706A (ja)
TW (1) TW311268B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270611A (ja) * 1997-01-22 1998-10-09 Hitachi Ltd 樹脂封止型半導体装置およびその製造方法
US6215169B1 (en) 1998-05-15 2001-04-10 Nec Corporation Semiconductor device with adhesive tape not overlapping an opening in the uppermost surface of the semiconductor element surface
JP2001110898A (ja) * 1999-10-12 2001-04-20 Asahi Kasei Corp 半導体装置及びその材料
US6657245B2 (en) 1997-01-22 2003-12-02 Hitachi, Ltd. Resin-encapsulated semiconductor apparatus and process for its fabrication
JP2007207873A (ja) * 2006-01-31 2007-08-16 Aisin Seiki Co Ltd 電子装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4003780B2 (ja) 2004-09-17 2007-11-07 カシオ計算機株式会社 半導体装置及びその製造方法
DE102005047856B4 (de) 2005-10-05 2007-09-06 Infineon Technologies Ag Halbleiterbauteil mit in Kunststoffgehäusemasse eingebetteten Halbleiterbauteilkomponenten, Systemträger zur Aufnahme der Halbleiterbauteilkomponenten und Verfahren zur Herstellung des Systemträgers und von Halbleiterbauteilen

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100234824B1 (ko) * 1991-03-20 1999-12-15 윌리엄 비. 켐플러 반도체 장치
US5448450A (en) * 1991-08-15 1995-09-05 Staktek Corporation Lead-on-chip integrated circuit apparatus
US5286679A (en) * 1993-03-18 1994-02-15 Micron Technology, Inc. Method for attaching a semiconductor die to a leadframe using a patterned adhesive layer

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270611A (ja) * 1997-01-22 1998-10-09 Hitachi Ltd 樹脂封止型半導体装置およびその製造方法
US6657245B2 (en) 1997-01-22 2003-12-02 Hitachi, Ltd. Resin-encapsulated semiconductor apparatus and process for its fabrication
US7064368B2 (en) 1997-01-22 2006-06-20 Renesas Technology Corp. Resin-encapsulated semiconductor apparatus and process for its fabrication
US7521744B2 (en) 1997-01-22 2009-04-21 Renesas Technology Corp. Resin-encapsulated semiconductor apparatus and process for its fabrication
US6215169B1 (en) 1998-05-15 2001-04-10 Nec Corporation Semiconductor device with adhesive tape not overlapping an opening in the uppermost surface of the semiconductor element surface
JP2001110898A (ja) * 1999-10-12 2001-04-20 Asahi Kasei Corp 半導体装置及びその材料
JP2007207873A (ja) * 2006-01-31 2007-08-16 Aisin Seiki Co Ltd 電子装置

Also Published As

Publication number Publication date
EP0665592A1 (en) 1995-08-02
KR950034706A (ko) 1995-12-28
TW311268B (ja) 1997-07-21
JP3388369B2 (ja) 2003-03-17

Similar Documents

Publication Publication Date Title
JP3561821B2 (ja) 半導体パッケージ装置
JP3578770B2 (ja) 半導体装置
KR0158868B1 (ko) 반도체장치
JP3400877B2 (ja) 半導体装置及びその製造方法
US6555416B2 (en) Chip size package semiconductor device and method of forming the same
JP2881575B2 (ja) ヒートシンク付着ボールグリッドアレイ半導体パッケージ
US5552637A (en) Semiconductor device
US7863729B2 (en) Circuit board structure embedded with semiconductor chips
JP3376356B2 (ja) 薄型感光式半導体装置
CN100378972C (zh) 散热器及使用该散热器的封装体
US20050110128A1 (en) Highly reliable stack type semiconductor package
US6558981B2 (en) Method for making an encapsulated semiconductor chip module
JP3388369B2 (ja) 半導体パッケージ装置
KR100363933B1 (ko) 반도체 장치 및 반도체 장치의 제조공정
JPH08288316A (ja) 半導体装置
JP3155811B2 (ja) 樹脂封止型半導体装置の製造方法
JPH0936296A (ja) 半導体装置
JPH08153826A (ja) 半導体集積回路装置
CN109727949B (zh) 一种硅片封装结构及其制备方法
JPH1084055A (ja) 半導体装置及びその製造方法
JPH06204264A (ja) 樹脂封止型半導体装置
JPH1056097A (ja) 半導体装置及びその製造方法
KR0167440B1 (ko) 반도체장치
JP2779322B2 (ja) 半導体パッケージの製造方法
JP2771475B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020806

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20021210

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080117

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090117

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090117

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100117

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100117

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110117

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees