JPH07221641A

JPH07221641A - 周波数シンセサイザ

Info

Publication number: JPH07221641A
Application number: JP6012479A
Authority: JP
Inventors: Noriaki Saito; 典昭齊藤; Hiroyuki Yabuki; 博幸矢吹; Mitsuo Makimoto; 三夫牧本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-02-04
Filing date: 1994-02-04
Publication date: 1995-08-18

Abstract

(57)【要約】【目的】高周波多チャンネル無線機等に用いる周波数
シンセサイザに関するもので、チャンネル切り換え時の
高速周波数引き込みという課題を解決し、定常状態での
特性を損ねることなくチャンネル間周波数切り換え時間
の高速化を可能とする周波数シンセサイザを実現するこ
とを目的とする。【構成】第１、第２の位相比較部１０４、１０７を設
け、かつ第１の位相比較部１０４内に分数の分周数を持
つ第２の分周器１０２を設けることにより、定常特性を
損ねることなく極めて高速な周波数引き込みを行う周波
数シンセサイザが実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高周波多チャンネル無線
機等に用いられ、高速周波数引き込みを特徴とする位相
同期（ＰＬＬ；フェーズ・ロックド・ループ）形の周波
数シンセサイザに関するものである。

【０００２】

【従来の技術】周波数シンセサイザは多チャンネル無線
機の重要な構成要素であり、各種無線機器・装置に広く
利用されている。近年の無線通信はアナログからデジタ
ルへ移行しつつあるが、その通信方式としては時分割多
元接続（ＴＤＭＡ；タイム・ディビジョン・マルティプ
ル・アクセス）方式が採用されており、周波数シンセサ
イザにおいてはチャンネル間引き込み特性の高速化が重
要な課題となる。

【０００３】以下、従来の周波数シンセサイザについて
説明する。図１３は従来の周波数シンセサイザの構成を
示すものである。図１３において、１、２、３はそれぞ
れストローブ信号、データ信号、クロック信号であり、
４はシフトレジスタ５とラッチ６で構成されるデータ入
力部、７は制御電圧に応じて発振周波数が変化する電圧
制御発振器、８は分周比を制御信号Ｍに応じて切り替え
るプリスケーラ、９はプリスケーラ８の出力の分周を行
う第１の分周器、１０は高精度の基準発振器（通常温度
補償水晶発振器が用いられる）、１１は基準発振器１０
の出力を分周する第２の分周器、１２は第１の分周器９
と第２の分周器１１の出力の位相誤差を検出する位相比
較器、１３は位相比較器１２の出力を積分器の駆動信号
に変換するチャージポンプ、１４はチャージポンプ１３
の出力の高域成分を除去して直流平滑化し、電圧制御発
振器７に帰還する積分器（ループフィルタ）、１５は高
周波出力端子である。

【０００４】以上のように構成された周波数シンセサイ
ザについて、以下その動作について説明する。

【０００５】まず、データ信号２、クロック信号３を用
いてシフトレジスタ５にチャンネルデータを投入する。
入力されたデータはストローブ信号１によりラッチ６に
転送される。ラッチ６に転送されたデータは第１の分周
器９、第２の分周器１１に読み込まれる。

【０００６】プリスケーラ８、第１の分周器９は設定さ
れたデータに従い、電圧制御発振器７の出力を分周して
比較周波数ｆｖとする。第２の分周器１１は基準発振器
１０の出力を分周して基準周波数ｆｒとする。位相比較
器１２はｆｒとｆｖ出力の誤差を検出し目標周波数の近
傍に引き込むように周波数補正の動作を行い、チャージ
ポンプ１３を介してループフィルタ１４の充放電を行う
（周波数引き込みモード）。さらに位相比較器１２は、
目標周波数に引き込む様に位相補正の動作を行い、チャ
ージポンプ１３を介してループフィルタ１４の充放電を
行う（位相引き込みモード）。

【０００７】上記一連の動作は、ループ利得が高い、つ
まり電圧制御発振器７の感度が高い、分周数が小さい
（比較周波数が高い）、あるいはループフィルタの時定
数が小さい程高速である。

【０００８】

【発明が解決しようとする課題】しかしながら多チャン
ネル無線機においてはチャンネル間隔により比較周波数
は一義的に決定され、自由に設定することはできない。
また、電圧制御発振器の感度を高くすると、電圧制御発
振器自体のＳ／Ｎ、Ｃ／Ｎが劣化する。また、ループフ
ィルタの時定数を小さくすると、雑音帯域幅が広くな
り、周波数シンセサイザとしてのＳ／Ｎ、Ｃ／Ｎが劣化
するという課題を有していた。

【０００９】本発明は前記従来技術の課題を解決するも
ので、定常状態でのＳ／Ｎ、Ｃ／Ｎ等の特性を確保した
まま、チャンネル間引き込み特性の高速化を実現した周
波数シンセサイザを提供することを目的とする。

【００１０】

【課題を解決するための手段】この目的を達成するため
に本発明は、多チャンネル周波数シンセサイザに対し
て、第１、第２の位相比較部を設け、かつ第１の位相比
較部内に分数の分周数を持つ分周器を設けた構成を有し
ている。

【００１１】

【作用】本発明は上記構成によって、第１の位相比較部
の比較周波数をチャンネル間隔に依らず独立に設定で
き、比較周波数を高く設定しループ利得を高くできるた
め、チャンネル切り替え時に第１の位相比較部により周
波数を高速に切り替えた後、第２の位相比較部に切り替
えることにより、定常状態でのＳ／Ｎ、Ｃ／Ｎ等の特性
を劣化することなく、チャンネル間周波数切り替え時間
の短縮を実現することができる。

【００１２】

【実施例】

（実施例１）以下、本発明の第１の実施例について、図
面を参照しながら説明する。

【００１３】図１は本発明の第１の実施例における周波
数シンセサイザの構成のブロック結線図である。

【００１４】図１において、１、７〜１５の番号を付し
ている構成要素は図１３と同一なものなので説明は省略
する。１００は電圧制御発振器１２の出力を固定分周す
る第１のプリスケーラ、１０１は前記第１のプリスケー
ラ出力を分周する第１の分周器、１０２は基準発振器１
０の出力を分数分周する第２の分周器、１０３は第１、
第２の分周器１０１、１０２の位相誤差を検出する第１
の位相比較器である。１０４は第１の分周器１０１、第
２の分周器１０２、第１の位相比較器１０３より構成さ
れる第１の位相比較部である。１０５は第１の位相比較
器１０３の出力を変換し積分器の駆動信号とする駆動能
力の高い第１のチャージポンプである。１０６は第１の
プリスケーラ１００、第１の位相比較部１０４、第１の
チャージポンプ１０５より構成される第１の回路であ
る。１０７は第３の分周器９、第４の分周器１１、第２
の位相比較器１２より構成される第２の位相比較部であ
る。１０８は第２のプリスケーラ８、第２の位相比較部
１０７、第２のチャージポンプ１３より構成される第２
の回路である。１０９は第１と第２の回路１０６、１０
８の切り替えを行うスイッチ、１１０は電圧制御発振
７、基準発振器１０、第１の回路１０６、第２の回路１
０８、スイッチ１０９、ループフィルタ１４により構成
される位相同期回路、１１１はストローブ信号１をトリ
ガとして動作を開始しスイッチ１０９の制御を行う制御
回路である。

【００１５】以上のように構成された周波数シンセサイ
ザの動作を説明する。まず、チャンネル切り替え時にチ
ャンネルデータが従来例と同様にして各分周器に設定さ
れる。このときストローブ信号１の入力をトリガとして
制御回路１１１がスイッチ１０９を制御して第１の回路
１０６とループフィルタ１４を接続する。第１の回路１
０６において第２の分周器１０２は分数の分周数を有し
ておりその比較周波数をチャンネル間隔と独立に高く設
定できる。ここで比較周波数の高い第１の位相比較部１
０４と駆動能力の高い第１のチャージポンプ１０５を使
用することでループフィルタ１４（積分器）の容量を設
定周波数の電位に高速にプリチャージできる。

【００１６】次に一定時間後、制御回路１１１がスイッ
チ１０９を制御して第２の回路１０８とループフィルタ
１４を接続する。第２の回路１０８において第２の位相
比較部１０７の比較周波数はチャンネル間隔と同一であ
り、また第２のチャージポンプ１３は定常特性を安定と
するため駆動能力は高くないが、周波数誤差が位相引き
込みモード範囲内であるため高速に設定周波数にロック
することができる。

【００１７】以上のように本実施例によれば、多チャン
ネル周波数シンセサイザにおいて、第１、第２の位相比
較部１０５、１３を設け、かつ第１の位相比較部１０５
内に分数の分周数を持つ分周器１０２を設けることによ
り、定常特性を損ねることなく極めて高速な周波数引き
込みを行う周波数シンセサイザが実現できる。

【００１８】（実施例２）以下、本発明の第２の実施例
について、図面を参照しながら説明する。

【００１９】図２は本発明の第２の実施例における周波
数シンセサイザの構成のブロック結線図である。

【００２０】図２において、１、７〜１５の番号を付し
ている構成要素は図１３と、１００〜１０６の番号を付
している構成要素は図１と同一なものなので説明は省略
する。２００は第３の分周器９と第４の分周器１１の入
力を一定時間制御して第３の分周器９と第４の分周器１
１の出力の位相をあわせる位相整合回路である。２０１
は位相整合回路２００、第３の分周器９、第４の分周器
１１、第２の位相比較器１２より構成される第２の位相
比較部である。２０２は第２のプリスケーラ８、第２の
位相比較部２０１、第２のチャージポンプ１３より構成
される第２の回路、２０３は第１と第２の位相比較部１
０４、２０１を第１と第２のチャージポンプ１０５、１
３に接続するチャージポンプ切り替え回路である。２０
４は電圧制御発振器７、基準発振器１０、第１の回路１
０６、第２の回路２０２、ループフィルタ１４、チャー
ジポンプ切り替え回路２０３により構成される位相同期
回路、２０５は基準発振器１０の出力を基準クロックに
用い、ストローブ信号１をトリガとして任意の時間ｔ
１、ｔ２を生成するタイミング生成回路である。

【００２１】以上のように構成された周波数シンセサイ
ザの動作を図３を用いて説明する。まず、チャンネル切
り替え時にチャンネルデータが従来例と同様にして各分
周器に設定される。タイミング生成回路２０５はストロ
ーブ信号１のＨレベル期間で初期化を行い、ストローブ
信号１の立ち下がりで出力ｔ１、ｔ２をＨレベルとす
る。ｔ２がＨレベルのとき位相整合回路２００の出力ｍ
ｇａｔｅはＬレベルとなる。ｔ１＝ｔ２＝Ｈレベル、ｍ
ｇａｔｅ＝Ｌレベルであるとき、チャージポンプ切替回
路２０３は第１の位相比較部１０４と第１のチャージポ
ンプ１０５を接続する第１の回路１０６を選択し、ルー
プフィルタ１４（積分器）の容量を設定周波数の電位に
高速にプリチャージする。この後第２の回路２０２への
切り替えを行うが、切り替え動作を円滑に行うために以
下の手順を踏む。

【００２２】まずｔ１がＬレベルとなり、チャージポン
プ切替回路２０３は第１の位相比較部１０４と第２のチ
ャージポンプ１３を接続する。この時、外乱により周波
数変動が発生するが、第１の位相比較部１０４の比較周
波数が高いため、即座に周波数を引き戻すことができ
る。

【００２３】次にｔ２がＬレベルとなるがこのときｍｇ
ａｔｅがＨレベルとなり、第１、第２のチャージポンプ
１０５、１３の出力をハイインピーダンス状態とすると
ともに、位相整合回路２００が動作を開始し、第２の位
相比較器１２の出力に応じて第３と第４の分周器９、１
１の入力を制御して第３と第４の分周器９、１１の出力
位相を合わせる。

【００２４】位相整合動作完了後、ｍｇａｔｅはＬレベ
ルとなり、チャージポンプ切替回路２０３は第２の位相
比較部２０１と第２のチャージポンプ１３を接続する第
２の回路２０２を選択し、一連の動作が完了する。

【００２５】位相整合回路２００について、更に詳細に
説明する。図４は図２における第２の位相比較部２０１
の構成の詳細ブロック結線図である。

【００２６】図４において、９、１１、１２の番号を付
している構成要素は図２と同一なものなので説明は省略
する。４００は第３の分周器の入力を制御する第１のゲ
ート、４０１は第４の分周器の入力を制御する第２のゲ
ート、４０２は第２の位相比較器１２の出力に応じて第
１と第２のゲート４００、４０１の制御を行う制御回
路、２００は第１と第２のゲート４００、４０１と制御
回路４０２より構成される位相整合回路であり、２０１
は位相整合回路２００、第３の分周器９、第４の分周器
１１、第２の位相比較器１２より構成される第２の位相
比較部である。

【００２７】以上のように構成された位相整合回路２０
０の動作を説明する。制御回路４０２はタイミング生成
回路２００の出力ｔ２がＬレベルとなったときｍｇａｔ
ｅをＬレベルとして動作を開始する。制御回路４０２は
第３の分周器９と第４の分周器１１の入力を制御する第
１と第２のゲート４００、４０１を第２の位相比較器１
２の出力値に応じて位相誤差分の時間だけ制御（ゲー
ト）し、第２の位相比較器１２の２つの入力を同相状態
とする。この制御は、制御回路４０２が生成する一定の
時間だけ動作が行われ、動作完了後ｍｇａｔｅはＨレベ
ルとなる。

【００２８】これらの動作により、第２の回路による定
常時の位相同期ループが動作を開始する前に位相調整を
行うことで、円滑な引き込みを実現するものである。

【００２９】次に、チャージポンプ切り替え回路２０３
について、更に詳細に説明する。図５は図２におけるチ
ャージポンプ切り替え回路２０３の構成の詳細ブロック
結線図である。

【００３０】図５において、５００はタイミング生成回
路２００の出力ｔ１がＨレベルのとき第１の位相比較部
１０４と第１のチャージポンプ１０５を接続する第３の
ゲート、５０１はタイミング生成回路２００の出力ｔ１
＝Ｌ、ｔ２＝Ｈレベルのとき第１の位相比較部１０４を
第６のゲート５０３を介して第２のチャージポンプ１３
へ接続する第４のゲート、５０２はｔ１＝ｔ２＝Ｌレベ
ルでかつ位相整合回路２００の出力ｍｇａｔｅ＝Ｌレベ
ルのとき第２の位相比較部２０１を第６のゲート５０３
を介して第２のチャージポンプ１３へ接続する第５のゲ
ート、５０３は第２のチャージポンプの入力を選択する
第６のゲートである。

【００３１】以上のように構成されたチャージポンプ切
り替え回路２０３の動作を説明する。ｔ１＝ｔ２＝Ｈ
レベル、ｍｇａｔｅ＝Ｌレベルであるとき、第３のゲー
ト５００が第１の位相比較部１０４の出力を第１のチャ
ージポンプ１０５へ接続するとともに、第２のチャージ
ポンプ１３の出力がハイインピーダンス状態となる様
に、第４〜第６のゲートは動作する。

【００３２】ｔ１＝Ｌレベル、ｔ２＝Ｈレベル、ｍｇａ
ｔｅ＝Ｌレベルのとき、第１の位相比較部１０４の出力
を第２のチャージポンプ１３へ接続する様に第４〜第６
のゲートが動作するとともに、第１のチャージポンプ１
０５の出力がハイインピーダンス状態となる様に、第３
のゲート５００は動作する。

【００３３】ｔ１＝ｔ２＝Ｌレベル、ｍｇａｔｅ＝Ｌレ
ベルのとき、第１と第２のチャージポンプ１０５、１３
の出力がともにハイインピーダンス状態となる様に第３
〜第６のゲートは動作する。

【００３４】ｔ１＝ｔ２＝Ｌレベル、ｍｇａｔｅ＝Ｈレ
ベルのとき、第２の位相比較部２０１の出力を第２のチ
ャージポンプ１３へ接続する様に第４〜第６のゲートが
動作するとともに、第１のチャージポンプ１０５の出力
がハイインピーダンス状態となる様に、第３のゲート５
００は動作する。

【００３５】これらの動作によりタイミング生成回路２
０５と位相整合回路２００の出力に応じて第１と第２の
位相比較部１０４、２０１と第１と第２のチャージポン
プ１０５、１３を接続するものである。

【００３６】次に、タイミング生成回路２０５につい
て、更に詳細に説明する。図６は図２におけるタイミン
グ生成回路２０５の構成の詳細ブロック結線図である。

【００３７】図６において、６００はストローブ信号１
の論理否定演算を行う第１のＮＯＴ演算子、６０１、６
０３はタイミング生成回路２０５の出力の保持を行う第
１と第２のＤフリップフロップ、６０２は第１のＮＯＴ
演算子６００と第１のＤフリップフロップ６０１の出力
の論理積演算を行う第１のＡＮＤ演算子、６０４、６０
５は基準発振器１０の出力をカウントする第１と第２の
カウンタ、６０６は第１のＤフリップフロップ６０１の
出力の論理否定演算を行う第２のＮＯＴ演算子、６０７
は第１のＮＯＴ演算子６００と第２のＤフリップフロッ
プ６０３と第２のＮＯＴ演算子６０６の出力の論理積演
算を行う第２のＡＮＤ演算子である。

【００３８】以上のように構成されたタイミング生成回
路２０５の動作を説明する。まずストローブ信号１がＨ
レベルとなったとき、第１のＮＯＴ演算子６００の出力
はＬレベルとなり第１と第２のＡＮＤ演算子６０２、６
０７の出力はＬレベルとなり第１と第２のカウンタ６０
４、６０５がプリセットされる。

【００３９】次にストローブ信号１の立ち下がりで第１
のＮＯＴ演算子６００の出力がＨレベルとなり、第１の
Ｄフリップフロップ６０１の出力ｔ１と第２のＤフリッ
プフロップ６０３の出力ｔ２をＨレベルとする。ｔ１＝
Ｈレベルとなることで第１のカウンタ６０４が基準発振
器１０の出力のカウントを開始する。

【００４０】第１のカウンタ６０４のカウントが終了し
たとき第１のカウンタ６０４の出力はＬレベルとなり第
１のＤフリップフロップ６０１の出力ｔ１をＬレベルと
する。このとき第２のＮＯＴ演算子６０６の出力がＨレ
ベルとなるため第２のＡＮＤ演算子６０７の出力がＨレ
ベルとなり第２のカウンタ６０５が基準発振器１０の出
力のカウントを開始する。

【００４１】第２のカウンタ６０５のカウントが終了し
たとき第２のカウンタ６０５の出力はＬレベルとなり第
２のＤフリップフロップ６０３の出力ｔ２をＬレベルと
する。これらの動作により基準発振器１０の出力を基準
として任意の時間ｔ１，ｔ２を生成するものである。

【００４２】以上のように本実施例によれば、多チャン
ネル周波数シンセサイザにおいて第１、第２の位相比較
部と第１、第２のチャージポンプを設け、かつ第１の位
相比較部内に分数の分周数を持つ分周器を設けるととも
に、第２の位相比較部内に位相整合回路を設け、更に第
１、第２の位相比較部と第１、第２のチャージポンプの
接続を切り替えるチャージポンプ切り替え回路と、切り
替えタイミングを決定するタイミング生成回路を設ける
ことにより、極めて高速な周波数引き込みを行う周波数
シンセサイザが実現できる。

【００４３】（実施例３）以下、本発明の第３の実施例
について、図面を参照しながら説明する。

【００４４】図７は本発明の第３の実施例における周波
数シンセサイザの構成のブロック結線図である。

【００４５】図７において、１〜３、７〜１５の番号を
付している構成要素は図１３と、１００〜１１１の番号
を付している構成要素は図１と同一なものなので説明は
省略する。７００は周波数の切り替えタイミングを決定
するｓｅｌ信号、７０１はｓｅｌ信号７００の出力を基
準発振器１０の出力を基準としたパルス出力に変換する
パルス発生器、７０２は複数のチャンネルデータを保持
するデータ切り替え部である。

【００４６】以上のように構成された周波数シンセサイ
ザの動作を図８を用いて説明する。なお、以下の説明で
は、図８に示すようにＴＤＭＡ方式において送信スロッ
トと受信スロットで周波数シンセサイザのチャンネルが
異なり空きスロットの時間内でチャンネル切り替えを行
う必要がある場合を考える。

【００４７】まずデータ切り替え部７０２に、送信、受
信２つのチャンネルデータを転送する。従来例の構成で
は、空きスロットで切り替え後のチャンネルデータをシ
リアルデータとして転送する必要があるが、本構成では
データ切り替え部７０２があらかじめ２つのチャンネル
データを保持しているため、ｓｅｌ信号７００の論理変
化により瞬時にチャンネルデータの切り替えを行うこと
ができる。この、ｓｅｌ信号７００の論理変化はパルス
発生器７０１によって基準発振器１０の出力を基準とし
た幅のパルス出力に変換され、制御回路１１１のトリガ
となる。以下の動作は第１の実施例と同様のため省略す
る。

【００４８】次に、パルス発生器７０１について、更に
詳細に説明する。図９は図７におけるパルス発生器７０
１の構成の詳細ブロック結線図である。

【００４９】図９において、９００はｓｅｌ信号７００
の論理否定演算を行う第１のＮＯＴ演算子、９０１、９
０２は入力信号の立ち上がりに同期して基準発振器１０
の出力を基準とした一定幅のパルスを出力する第１と第
２のパルス変換器、９０３は第１と第２のパルス変換器
９０１、９０２の出力の論理和演算を行う第１のＯＲ演
算子である。

【００５０】以上のように構成されたパルス発生器７０
１の動作を説明する。まずｓｅｌ信号７００のＬレベル
からＨレベルへの立ち上がりに同期して第１のパルス変
換器９０１の出力はＬレベルからＨレベルとなり、基準
発振器１０の出力を数カウントした後ＨレベルからＬレ
ベルとなる。次に第１のＮＯＴ演算子９００がｓｅｌ信
号７００の出力の論理否定演算を行うためｓｅｌ信号７
００のＨレベルからＬレベルへの立ち下がりに同期して
第２のパルス変換器９０２の出力はＬレベルからＨレベ
ルとなり、基準発振器１０の出力を数カウントした後Ｈ
レベルからＬレベルとなる。ここで第１のＯＲ演算子９
０３はパルス変換器９０１、９０２の出力の論理和演算
を行い、パルス発生器７０１の出力とする。これらの動
作によりｓｅｌ信号の立ち上がりと立ち下がりに同期し
て基準発振器出力を基準とした一定幅の正のパルスを出
力するものである。

【００５１】次に、データ切り替え部７０２について、
更に詳細に説明する。図１０は図７におけるデータ切り
替え部７０２の構成の詳細ブロック結線図である。

【００５２】図１０において、１０００はラッチ入力セ
レクタ１００１の制御を行うコントロールラッチ、１０
０２はシリアルデータ信号を読み込むシフトレジスタ、
１００３は第１〜第４の分周器の分周データを設定する
第１のラッチ、１００４は第１のラッチ１００３と同一
構成の第２のラッチ、１００１はシフトレジスタ１００
２のデータの転送先を選択するラッチ入力セレクタ、１
００５はデータ切り替え部７０２の出力を選択するラッ
チ出力セレクタである。

【００５３】以上のように構成されたデータ切り替え部
７０２の動作を説明する。まず、データ信号２、クロッ
ク信号３を用いてシフトレジスタ１００２にコントロー
ルラッチ１０００がＬレベルとなるように第１のチャン
ネルデータを投入する。コントロールラッチ１０００の
出力がＬレベルであるときシフトレジスタ１００２に入
力されたデータはストローブ信号１により第１のラッチ
１００３に転送される。次に同様にデータ信号２、クロ
ック信号３を用いてシフトレジスタ１００２にコントロ
ールラッチ１０００がＨレベルとなるように第２のチャ
ンネルデータを投入する。コントロールラッチ１０００
の出力がＨレベルであるときシフトレジスタ１００２に
入力されたデータはストローブ信号１により第２のラッ
チ１００３に転送される。ここでラッチ出力セレクタ１
００５はｓｅｌ信号７００がＬレベルであるときデータ
切り替え部の出力を第１のラッチ１００３の出力とし、
ｓｅｌ信号７００がＨレベルであるときデータ切り替え
部の出力を第２のラッチ１００４の出力とする。

【００５４】これらの動作により、ｓｅｌ信号７００の
論理変化によって、即座にチャンネルデータの切り替え
を行うものである。

【００５５】以上のように本実施例によれば、多チャン
ネル周波数シンセサイザにおいて、第１、第２の位相比
較部と第１、第２のチャージポンプを設け、かつ第１の
位相比較部内に分数の分周数を持つ分周器を設けるとと
もに、パルス発生器、複数のチャンネルデータを保持す
るデータ切り替え部を設けることにより、極めて高速な
周波数引き込みを行う周波数シンセサイザが実現でき
る。

【００５６】（実施例４）以下、本発明の第４の実施例
について、図面を参照しながら説明する。

【００５７】図１１は本発明の第４の実施例における周
波数シンセサイザの構成のブロック結線図である。

【００５８】図１１において、１、７〜１５の番号を付
している構成要素は図１３と、１０１〜１１１の番号を
付している構成要素は図１と同一なものなので説明は省
略する。１１００は電圧制御発振器７と基準発振器１０
と第１の位相比較部１０４と第２の位相比較部１０７の
接続を切り替える信号入力部である。

【００５９】以上のように構成された周波数シンセサイ
ザの動作を説明する。まず、制御回路１１１がスイッチ
１０９を制御して第１の回路１０６を選択するとき信号
入力部１１００はプリスケーラ８の分周比を固定して電
圧制御発振器７の出力を分周し第１の分周器１０１へ接
続するとともに基準発振器１０の出力を第２の分周器１
０２へ接続する。制御回路１１１がスイッチ１０９を制
御して第２の回路１０８を選択するとき信号入力部１１
００は第３の分周器９のモジュラスコントロール信号に
従いプリスケーラ８の分周比を切り替え、電圧制御発振
器７の出力をパルススワロウ方式により分周して第３の
分周器９へ接続するとともに基準発振器１０の出力を第
４の分周器１１へ接続する。

【００６０】以上のように、第１の回路１０６と第２の
回路１０８で高周波動作部（プリスケーラ）を共用と
し、回路の簡略化、消費電流の低減が図れる。以下の動
作は第１の実施例と同様のため省略する。

【００６１】次に、信号入力部１１００について、更に
詳細に説明する。図１２は図１１における信号入力部１
１００の構成の詳細ブロック結線図である。

【００６２】図１２において、８の番号を付している構
成要素は図１３と同一なものなので説明は省略する。１
２００は基準発振器１０の出力を第１の位相比較部１０
４あるいは第２の位相比較部１０７へ接続する基準側ス
イッチ、１２０１はプリスケーラ８の出力を第１の位相
比較部１０４あるいは第２の位相比較部１０７へ接続す
る比較側スイッチ、１２０２はプリスケーラ８を固定分
周とするかモジュラス動作とするかを切り替えるモジュ
ラス制御回路である。

【００６３】以上のように構成された信号入力部１１０
０の動作を説明する。まず、制御回路１１１がスイッチ
１０９を制御して第１の回路１０６を選択したときモジ
ュラス制御回路１２０２の出力はＨレベルとなりプリス
ケーラ８の分周比は固定される。また比較側スイッチ１
２０１はプリスケーラ８の出力を第１の分周器１０１へ
接続し基準側スイッチ１２００は基準発振器１０の出力
を第２の分周器１０２へ接続する。次に制御回路１１１
がスイッチ１０９を制御して第２の回路１０８を選択し
たときモジュラス制御回路１２０２は第３の分周器９が
出力するモジュラス信号をプリスケーラ８へ入力する。
比較側スイッチ１２０１はプリスケーラ８の出力を第３
の分周器９へ接続し基準側スイッチ１２００は基準発振
器１０の出力を第４の分周器１１へ接続する。

【００６４】これらの動作によりプリスケーラ８の分周
比を切り替えるとともに第１の位相比較部１０４と第２
の位相比較部１０７の信号入力を制御するものである。

【００６５】以上のように本実施例によれば、多チャン
ネル周波数シンセサイザにおいて第１、第２の位相比較
部と第１、第２のチャージポンプを設け、かつ第１の位
相比較部内に分数の分周数を持つ分周器を設けるととも
に、信号入力部１１００を設けることで、回路規模が小
さくかつ低消費電流で極めて高速な周波数引き込みを行
う周波数シンセサイザが実現できる。

【００６６】

【発明の効果】以上のように本発明によれば、多チャン
ネル周波数シンセサイザにおいて、第１、第２の周波数
回路を設け、かつ第１の周波数回路内に分数の分周数を
持つ分周器を設けることにより、定常状態でのＳ／Ｎ、
Ｃ／Ｎ等の特性を損なうことなくチャンネル間周波数切
り替え時間の高速化を可能とする優れた周波数シンセサ
イザを実現できるものである。

【図面の簡単な説明】

【図１】本発明の第１の実施例における周波数シンセサ
イザのブロック結線図

【図２】本発明の第２の実施例における周波数シンセサ
イザのブロック結線図

【図３】同実施例における周波数シンセサイザの要部で
あるタイミング生成回路の出力波形タイムチャート

【図４】同実施例における周波数シンセサイザの要部で
ある第２の位相比較部のブロック結線図

【図５】同実施例における周波数シンセサイザの要部で
あるチャージポンプ切り替え回路のブロック結線図

【図６】同実施例における周波数シンセサイザの要部で
あるタイミング生成回路のブロック結線図

【図７】本発明の第３の実施例における周波数シンセサ
イザのブロック結線図

【図８】同実施例におけるＴＤＭＡ方式の送受信タイム
スロット図

【図９】同実施例における周波数シンセサイザの要部で
あるパルス発生器のブロック結線図

【図１０】同実施例における周波数シンセサイザの要部
であるデータ切り替え部のブロック結線図

【図１１】本発明の第４の実施例における周波数シンセ
サイザのブロック結線図

【図１２】同実施例における周波数シンセサイザの要部
である信号入力部のブロック結線図

【図１３】従来の周波数シンセサイザのブロック結線図

【符号の説明】

４データ入力部５シフトレジスタ６ラッチ７電圧制御発振器８プリスケーラ９第１の分周器１０基準発振器１１第２の分周器１２位相比較器１３チャージポンプ１４ループフィルタ１５高周波出力端子１００第１のプリスケーラ１０１第１の分周器１０２第２の分周器１０３第１の位相比較器１０４第１の位相比較部１０５第１のチャージポンプ１０６第１の回路１０７第２の位相比較部１０８第２の回路１０９スイッチ１１０位相同期回路１１１制御回路２００位相整合回路２０１第２の位相比較部２０２第２の回路２０３チャージポンプ切り換え回路２０４位相同期回路２０５タイミング生成回路４００第１のゲート４０１第２のゲート４０２制御回路５００第３のゲート５０１第４のゲート５０２第５のゲート５０３第６のゲート６００第１のＮＯＴ演算子６０１第１のＤフリップフロップ６０２第１のＡＮＤ演算子６０３第２のＤフリップフロップ６０４第１のカウンタ６０５第２のカウンタ６０６第２のＮＯＴ演算子６０７第２のＡＮＤ演算子７０１パルス発生器７０２データ切り換え部９００第１のＮＯＴ演算子９０１第１のパルス変換器９０２第２のパルス変換器９０３第１のＯＲ演算子１０００コントロールラッチ１００１ラッチ入力セレクタ１００２シフトレジスタ１００３第１のラッチ１００４第２のラッチ１００５ラッチ出力セレクタ

Claims

【特許請求の範囲】

【請求項１】電圧制御発振器の出力を固定分周する第
１のプリスケーラ、前記第１のプリスケーラ出力を分周
する第１の分周器、基準発振器の出力を分数分周する第
２の分周器、前記第１、第２の分周器の位相誤差を検出
する第１の位相比較器よりなる第１の位相比較部、及び
前記第１の位相比較器の出力を変換して前記電圧制御発
振器に帰還する積分器の駆動信号とする第１のチャージ
ポンプより構成される第１の周波数回路と、前記電圧制
御発振器の出力を分周する第２のプリスケーラ、前記第
２のプリスケーラ出力を分周する第３の分周器、前記基
準発振器の出力を分周する第４の分周器、前記第３、第
４の分周器の位相誤差を検出する第２の位相比較器より
なる第２の位相比較部、及び前記第２の位相比較器の出
力を変換して前記電圧制御発振器に帰還する積分器の駆
動信号とする第２のチャージポンプより構成される第２
の周波数回路と、前記第１と第２の位相比較部と前記第
１と第２のチャージポンプの接続を切り替えるチャージ
ポンプ切り替え回路と、前記第２の位相比較部内に設け
られた位相整合回路と、前記チャージポンプ切り替え回
路の切り替え時間を決定するタイミング生成回路とを具
備した周波数シンセサイザ。
【請求項２】第２の位相比較部内の位相整合回路を、
第３の分周器の入力を制御する第１のゲートと、第４の
分周器の入力を制御する第２のゲートと、第２の位相比
較器の出力値に応じて第１と第２のゲートの制御を行う
制御回路より構成したことを特徴とする請求項１記載の
周波数シンセサイザ。
【請求項３】チャージポンプ切り替え回路を、タイミ
ング生成回路の出力に応じて第１のチャージポンプの入
力を制御する第３のゲートと、タイミング生成回路の出
力に応じて第６のゲートの入力を制御する第４のゲート
と、位相整合回路の出力に応じて第６のゲートの入力を
制御する第５のゲートと、第２のチャージポンプの入力
を制御する第６のゲートより構成したことを特徴とする
請求項１記載の周波数シンセサイザ。
【請求項４】タイミング生成回路を、ストローブ信号
の論理否定演算を行う第１のＮＯＴ演算子と、タイミン
グ生成回路の出力の保持を行う第１と第２のＤフリップ
フロップと、第１のＮＯＴ演算子と第１のＤフリップフ
ロップの出力の論理積演算を行う第１のＡＮＤ演算子
と、基準発振器の出力をカウントする第１と第２のカウ
ンタと、第１のＤフリップフロップの出力の論理否定演
算を行う第２のＮＯＴ演算子と、前記第１のＮＯＴ演算
子と第２のＤフリップフロップと第２のＮＯＴ演算子の
出力の論理積演算を行う第２のＡＮＤ演算子より構成し
たことを特徴とする請求項１記載の周波数シンセサイ
ザ。
【請求項５】第１のチャージポンプの駆動能力を第２
のチャージポンプの駆動能力よりも高くしたことを特徴
とする請求項１記載の周波数シンセサイザ。
【請求項６】電圧制御発振器の出力を固定分周する第
１のプリスケーラ、前記第１のプリスケーラ出力を分周
する第１の分周器、基準発振器の出力を分数分周する第
２の分周器、前記第１、第２の分周器の位相誤差を検出
する第１の位相比較器よりなる第１の位相比較部、及び
前記第１の位相比較器の出力を変換して前記電圧制御発
振器に帰還する積分器の駆動信号とする第１のチャージ
ポンプより構成される第１の周波数回路と、前記電圧制
御発振器の出力を分周する第２のプリスケーラ、前記第
２のプリスケーラ出力を分周する第３の分周器、前記基
準発振器の出力を分周する第４の分周器、前記第３、第
４の分周器の位相誤差を検出する第２の位相比較器より
なる第２の位相比較部、及び前記第２の位相比較器の出
力を変換して前記電圧制御発振器に帰還する積分器の駆
動信号とする第２のチャージポンプより構成される第２
の周波数回路と、前記第１と第２の周波数回路を切り替
えるスイッチと、複数のチャンネルデータを保持するデ
ータ切り替え部と、当該データ切り替え動作を制御する
信号をパルス信号に変換するパルス発生器と、当該パル
ス入力をトリガとして前記スイッチの制御を行う制御回
路とを具備する周波数シンセサイザ。
【請求項７】パルス発生器を、データ切り替え信号の
論理否定演算を行う第１のＮＯＴ演算子と、データ切り
替え信号の立ち上がりに同期して基準発振器出力を基準
とした一定幅のパルスを出力する第１と第２のパルス変
換器と、第１と第２のパルス変換器の出力の論理和演算
を行う第１のＯＲ演算子より構成したことを特徴とする
請求項６記載の周波数シンセサイザ。
【請求項８】データ切り替え部を、データ信号の転送
先を決定するコントロールラッチと、シフトレジスタ
と、分周データを保持する第１、第２のラッチと、前記
コントロールラッチの論理に応じてストローブ信号の転
送先を選択するラッチ入力セレクタと、前記第１と第２
のラッチの出力を選択するラッチ出力セレクタより構成
したことを特徴とする請求項６記載の周波数シンセサイ
ザ。
【請求項９】第１のチャージポンプの駆動能力を第２
のチャージポンプの駆動能力よりも高くしたことを特徴
とする請求項６記載の周波数シンセサイザ。
【請求項１０】電圧制御発振器の出力を分周するプリ
スケーラ、前記プリスケーラ出力を分周する第１の分周
器、基準発振器の出力を分数分周する第２の分周器、前
記第１、第２の分周器の位相誤差を検出する第１の位相
比較器よりなる第１の位相比較部、及び前記第１の位相
比較器の出力を変換して前記電圧制御発振器に帰還する
積分器の駆動信号とする第１のチャージポンプより構成
される第１の周波数回路と、前記プリスケーラ出力を分
周する第３の分周器、前記基準発振器の出力を分周する
第４の分周器、前記第３、第４の分周器の位相誤差を検
出する第２の位相比較器よりなる第２の位相比較部、及
び前記第２の位相比較器の出力を変換して前記電圧制御
発振器に帰還する積分器の駆動信号とする第２のチャー
ジポンプより構成される第２の周波数回路と、パルス入
力をトリガとして前記スイッチの制御を行う制御回路
と、前記電圧制御発振器と基準発振器と第１の位相比較
部と第２の位相比較部の接続を切り替える信号入力部と
を具備した周波数シンセサイザ。
【請求項１１】信号入力部を、電圧制御発振器の出力
を分周するプリスケーラと、前記プリスケーラの出力先
を切り替える比較側スイッチと、基準発振器の出力先を
切り替える基準側スイッチと、前記プリスケーラの分周
比を制御するモジュラス制御回路より構成したことを特
徴とする請求項１０記載の周波数シンセサイザ。
【請求項１２】第１のチャージポンプの駆動能力を、
第２のチャージポンプの駆動能力よりも高くしたことを
特徴とする請求項１０記載の周波数シンセサイザ。
【請求項１３】電圧制御発振器の出力を固定分周する
プリスケーラ、前記プリスケーラ出力を分周する第１の
分周器、基準発振器の出力を分数分周する第２の分周
器、前記第１、第２の分周器の位相誤差を検出する第１
の位相比較器よりなる第１の位相比較部、及び前記第１
の位相比較器の出力を変換して前記電圧制御発振器に帰
還する積分器の駆動信号とする第１のチャージポンプよ
り構成される第１の周波数回路と、前記プリスケーラ出
力を分周する第３の分周器、基準発振器の出力を分周す
る第４の分周器、前記第３、第４の分周器の位相誤差を
検出する第２の位相比較器よりなる第２の位相比較部、
及び前記第２の位相比較器の出力を変換して前記電圧制
御発振器に帰還する積分器の駆動信号とする第２のチャ
ージポンプより構成される第２の周波数回路と、前記第
１と第２の位相比較部と第１と第２のチャージポンプの
接続を切り替えるチャージポンプ切り替え回路と、前記
第２の位相比較部内に位相整合回路、切り替え時間を決
定するタイミング生成回路、複数のチャンネルデータを
保持するデータ切り替え部、データ切り替え動作を制御
する信号をパルス信号に変換するパルス発生器、電圧制
御発振器と基準発振器と第１の位相比較部と第２の位相
比較部の接続を切り替える信号入力部を設けたことを特
徴とする周波数シンセサイザ。