JPH07222164A - ディジタルビデオ・ビットストリームコーダ - Google Patents

Abstract

(57)【要約】 【目的】 非常に高速にデータ処理が出来、同時に可変
長コーダがプログラマブルな形でマクロブロックをフォ
ーマット化できるようにすること。 【構成】 このビットストリームコーダはビットストリ
ームの構文と内容を明示するコマンドバッファメモリを
使用する。このメモリはプログラマブル・プロセッサで
書き込むことができるので、ビットストリーム構文はプ
ログラマブルである。ビットストリームコーダはコマン
ドをサポートして固定長データビットシーケンス、可変
長コード化データビットシーケンス、量子化及び可変長
コード化係数データビットシーケンスのブロックをビッ
トストリームに挿入する。速度制御フィードバックパラ
メータはビットストリーム内のビット数を正確にカウン
トする単純なビットカウンタメカニズムを用いて計算す
ることができる。ビットストリームコーダの比較的小さ
なサイズとその単純なインターフェイス故に、ディジタ
ルビデオコーダのＶＬＳＩ化に適している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルビデオコー
ダで使用する可変長コーダ（あるいは「ハフマンコー
ダ」ないし「エントロピーコーダ」としても知られる）
とビットストリーム・フォーマッタに関する。

【０００２】

【従来の技術】ディジタルビデオコード化では、ビデオ
信号は、Ｈ.261（ＣＣＩＴＴ、ＸＶ小部会文書「勧告
Ｈ.261 - ｐｘ64 ｋビット／ｓでのオーディオビジュア
ルサービス用ビデオコーデック」、国際電信電話諮問委
員会、ＸＶ調査部会報告Ｒ37、1990年８月に記載）、Ｍ
ＰＥＧ−１（ＩＳＯ ＭＰＥＧ文書、「ＣＤ11172 - 移
動画像及び約1.5 Ｍｂｐｓ迄のディジタル記憶媒体用の
関連オーディオのコード化」、国際標準化機構、ＩＳＯ
−ＩＥＣ／ＪＴＣ１／ＳＣ２／ＷＧ８，1992年）ないし
ＭＰＥＧ−２（ＩＳＯ ＭＰＥＧ文書、「ＷＤ編集特別
部会が修正した第３作業草案（ニューヨーク）」、国際
標準化機構、ＩＳＯ-ＩＥＣ，1993年８月27日）のよう
な特定の構文に従うビットストリームとして圧縮されて
送信される。それらのコーダでは、離散コサイン変換
（ＤＣＴ）に基づく損失のあるコード化アルゴリズム
が、ビットストリーム構文フォーマット化を行う可変長
コード化に基づく無損失エンコーダに先行している。無
損失コーダ（「可変長コーダ」（ＶＬＣ）としても知ら
れる）への入力は一般に、ビデオデータのマクロブロッ
ク（ＭＰＥＧ−１については16 x 16 ）の変換係数と、
マクロブロックの副情報（ＭＰＥＧ−１についてはマク
ロブロック・タイプ、動きベクトルなど）及びコード化
ビデオデータのスライス、画像あるいは更に細分割した
ものに対応するヘッダ副情報からなる。

【０００３】可変長コーダの１つの機能は固定長入力デ
ータを可変長データに変換することである。例えばこれ
はＡＣ変換係数をゼロラン（run）とレベルの組合せで
コード化するエントロピー符号化により行うことができ
る。また一部の副情報をエントロピーコード化すること
もできる。可変長コーダの別の機能は、データをフォー
マット化（再順序付け）して出力ビットストリーム構文
に一致させることである。可変長コーダの第３の機能
は、ＤＣＴ係数に課せられる量子化量を制御することで
目標ビット伝送レート近くで出力ビット伝送レートを維
持するのに使用するレート制御フィードバックパラメー
タを決定することである。

【０００４】大部分の既存の無損失コーダはビットスト
リーム構文を変える能力なしに既存の基準のサブセット
（subset）をサポートしている。そのような装置の例と
して、Ｈ.261のみをサポートするＬＳＩ ＬＯＧＩＣ Ｌ
64750 （ＬＳＩ論理集積回路データシート「Ｌ64750/51
ＣＣＩＴＴ可変長コーダ／デコーダ」に記載、注文番
号44023、1991年４月）がある。モリソン（米国特許 4,
985,766号、「ビデオコーダ」モリソン他、1991年１月1
5日を参照）は、係数データと副情報を別々にバッファ
することでビットストリームをフォーマット化してい
る。各々のバッファには特殊データスィッチを書き込
み、１つのバッファの読取りをいつ他のバッファにトグ
ルすべきかを示す。そうすることで所望のビットストリ
ーム構文に必要な順序でバッファからデータを読むこと
ができる。再順序付けしたデータはレート制御バッファ
に格納し、読み取って所望のビットストリームビット伝
送レートにするのに必要なレートで可変長コード化され
る。この場合のレート制御フィードバックパラメータは
レート制御バッファの埋まり具合いである。バッファか
ら読み取ったビットストリームデータのビット数はバッ
ファへの書き込みビット数から差し引いてバッファの埋
まり具合いの度合を出す。バッファの埋まり具合いはバ
ッファが下回ったりあふれることがないように係数量子
化の量を調節するのに使用する。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
方法には問題がいくつかある。

【０００６】その第１の問題は、急速に変化しているデ
ィジタルＡ／Ｖコード化技術及び広範囲のアプリケーシ
ョンにより、今後、様々なビットストリーム構文をサポ
ートし、新しい構文を可能にする必要がある。データの
フォーマット化は一般に非常に複雑であり、ビットスト
リーム構文、コード化アルゴリズム、コード化データの
特性に依存する。本発明の目的は、構文の変化がコーダ
の論理設計に影響を与えない可変長コーダを開発するこ
とである。これは特にＭＰＥＧ−２や米国のＡＴＶなど
現在開発中の今後の基準をサポートするハードウエアに
必要である。

【０００７】第２の問題は、市販の製品に適したＶＬＳ
Ｉで実施する上で大きさが十分小さい可変長コーダへの
要望である。

【０００８】第３の問題は、市販のビデオコーダの開発
を容易で経済的にするために可変長コーダの使用を簡単
にしなければならないということである。本発明の目的
は可変長コーダ回路に対する単純なインターフェイスを
サポートすることである。

【０００９】第４の問題は、データ処理量が非常に高い
ということである。４：１：１標本化幅ＴＶについて
は、マクロブロックは15マイクロ秒毎にコード化しなけ
ればならない。この場合、可変長コーダへの固定長デー
タ（量子化係数プラス副情報）入力レートは27ＭＨｚを
超過する。本発明は、非常に高いデータ処理能力を有
し、可変長コーダがプログラマブルな形でマクロブロッ
クをフォーマット化できるようにすることを目的とす
る。

【００１０】

【課題を解決するための手段】本発明は、同一ハードウ
エア論理で多くの現在の及び進展しつつあるビットスト
リーム構文をサポートするため、可変長コード、固定長
コード及びＤＣＴのブロックを示すコードを含むビット
ストリームをフォーマット化できる汎用設計である。可
変長コーダのサイズを小さく保つため、ビットストリー
ム出力バッファメモリは可変長コーダを集積回路（Ｉ
Ｃ）内で実施できるように最終可変長コーダ論理の後に
配置しており、出力バッファメモリはこのＩＣ内に配置
する必要はない。可変長コーダへのインターフェイスを
単純にしておくため、ビットストリーム構文を１つのコ
マンドバッファメモリを用いて完全に特定して構文とデ
ータコマンドを格納できる。係数データメモリはフォー
マット化情報を持つ必要はない。更に、正確なビットカ
ウントと単純なインターフェイスをサポートするビット
カウンタは、レート制御パラメータの計算のためにサポ
ートされている。ビデオデータ固有の非常に高いデータ
レートをサポートするため、本発明をパイプラインとし
て実施することができる。

【００１１】本発明は、所望のビットストリーム構文を
特定するコマンドとデータを格納するコマンドバッファ
メモリと、変換係数のブロックを格納する係数バッファ
メモリと、コマンドバッファメモリにより特定されたシ
ーケンスで係数のブロックを挿入しつつコマンドバッフ
ァメモリから構文及びデータコマンドを逐次に読み取
り、コマンドを係数コーダと可変長コーダと固定長コー
ダの１つに配分するコマンドインタプリタと、可変長コ
ーダないし固定長コーダとからなる。本発明は更に、係
数コーダ、可変長コーダ、固定長コーダのいずれかから
ビットシーケンスデータを選択するコードセレクタと、
選択したビットシーケンスを連結して所望の構文のビッ
トストリームを形成する連結器と、ビットストリームを
出力バッファメモリに出力する出力コントローラとから
なる。更にビットストリームの数をカウントするビット
カウンタも本発明に含まれる。

【００１２】

【作用】最初にコマンドバッファメモリに構文及びデー
タコマンドを入れる。これは例えばプログラマブル・プ
ロセッサで行うことができ、その場合、構文はプロセッ
サのプログラムを変えることで変更することができる。
またおそらく同時に、係数バッファメモリに量子化係数
データを入れる。それら両方のバッファが少なくとも１
マクロブロックの情報のための十分なスペースを含むこ
とは可能である。バッファの内容が有効であれば、開始
信号をコマンドインタプリタに送ってコマンドバッファ
メモリ内のコマンドの読取りと処理を始めることができ
る。この信号は例えばプログラマブル・プロセッサから
発信することができる。使用中信号はビットストリーム
コーダはコマンドバッファメモリからのコマンドの読取
り、処理を行っている最中であることを示す。ビットス
トリームコーダがコマンドバッファメモリからのコマン
ドの処理を終了すると、特殊な独特なコマンドワードの
処理で示され、使用中信号を非活動化する。

【００１３】構文及びデータコマンドはコマンドバッフ
ァメモリから逐次に読み取られる。それらが読み取ら
れ、処理される順序は、結果的なビットストリーム構文
を決定する。可能なコマンドには、特定のビットシーケ
ンスを指定してビットストリームに挿入する固定長デー
タコマンド、可変長コード化しなければならないデータ
及びビットストリームに挿入する結果的な可変長ビット
シーケンスを指定する可変長データコマンド、係数のブ
ロックを可変長コード化しなければならないこと及びビ
ットストリームに挿入する結果的なビットシーケンスを
指定する係数コマンド、例えば後続のコマンドから生じ
る次のビットシーケンスはビットシーケンスの最初のビ
ットは出力ビットストリームデータバスの最上位ビット
として出力されるようにバイト整列しなければならない
ことを指定するフォーマット化コマンド、コマンドの終
わりを特定してコマンドバッファメモリを処理するコマ
ンドがある。例えばコマンド及び係数バッファがデータ
のマクロブロックを格納する場合、最終コマンドはマク
ロブロックデータコマンドの終わりとして扱われる。更
に係数コマンドには係数の位置やどの様な順序で係数を
係数バッファから読み取るべきかといった情報を含める
ことができる。例えばそれはジグザク走査順あるいは代
替走査順で読み取ることができ、その両方はＭＰＥＧ−
２に明示されている。

【００１４】例えば可変長コーダは参照テーブルに基づ
いて実現できる。可変長コードコマンドからのデータを
用いてビットシーケンスの指定をもたらされる参照テー
ブルを索引できる。係数コーダの１例として、連続的な
ゼロ値の係数の数をカウントし、ランレベル組合せを形
成し、次におそらく可変長コーダが用いるのと同じ参照
テーブルを用いて可変長コード化するものがある。

【００１５】コードセレクタを用いて係数コーダ、可変
長コーダないし固定長コーダのいずれかの出力からビッ
トシーケンスを選択できる。選択したビットシーケンス
はビットシーケンスを連結してビットシーケンスの１つ
の連続したビットストリームを形成する連結器に送るこ
とができる。更に連結器は必要に応じてビットを挿入し
てビットストリームフォーマット化機能を行わなければ
ならない。例えば上述の後続のビットシーケンスを出力
ワード境界に整列するコマンドは、連結器が実行しなけ
ればならない。また連結器を用いて生来的に直列のデー
タ構造を持つビットストリームを出力ビットストリーム
データバス幅と整合する幅のワードとすることができ
る。それらのビットストリームデータのワードは、それ
を出力バッファメモリに書き込む出力コントローラに送
る。ときどきコーダにより生成された出力ビットストリ
ームデータレートは出力バッファメモリの入力データレ
ートを超過することがある。その場合、出力コントロー
ラはビットストリームコーダに待機するように信号指示
する。出力コントローラはまた出力バッファメモリが満
杯の場合に、ビットストリームコーダに待機するように
信号指示することができる。

【００１６】更にビットカウンタを用いて連結器により
生成されたビットストリームのビットの数をカウントす
ることができる。例示的なビットカウンタには、16ビッ
トデータバスを用いて読むことのできる23ビットカウン
タを含めることができる。16ビットデータは、16ビット
ウィンドウを23ビット累算器データに効率的に適用する
シフタを用いて23ビットから選択することができる。こ
のように、例えばマクロブロックのような小量のビデオ
データ及び画像あるいは画像のグループをコード化する
のに使用するビット数を同一カウント及びインターフェ
イスを用いて判定することができる。例えば最下位16ビ
ットが読み取られると、１ビット精度で65535 までのビ
ットカウントを判定することができる。最上位16ビット
を読み取ると、128 ビット精度で8388480 までのビット
カウントを判定することができる。

【００１７】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１８】本発明の一実施例を図１に示す。図１で、
１ビットより大きなバス幅は、バス幅を示す数字と共に
バスを通る細い斜め線で示す。この実施例では、全ての
バス幅とメモリサイズは単に例示的なものである。

【００１９】係数バッファメモリ 101は量子化した係数
を格納するのに使用する。例えばこのメモリは６ x 64
x ９ビットメモリとして実現することができる。この場
合、各々の係数は９ビット幅であり、各々のメモリは６
ブロックの８ x ８ 係数を格納することができる。これ
は例えばＭＰＥＧ−１マクロブロックを格納するのに適
している。即ちＭＰＥＧ−１は、各々のマクロブロック
が４つの８ x ８ ブロックの輝度画素と２つの８ x ８
ブロックの色画素からなるマクロブロックに画像を分割
するからである。図２はＭＰＥＧ−１について画像がど
の様にマクロブロックのスライスに区分されるかの例を
示している。

【００２０】コマンドバッファメモリ 102はビットスト
リーム構文とデータコマンドを格納するのに使用する。
例えばこれは64 x 16 ビットメモリを用いて実現でき、
その場合、64コマンドを格納することができる。本実施
例に付いては、データの各々のマクロブロックは64コマ
ンドを用いてマクロブロックを示すビットシーケンスを
フォーマット化することができる。それらのコマンドは
プログラマブルプロセッサを用いて実行することができ
る。

【００２１】コマンド・インタプリタ 103は係数とコマ
ンドを読み取り、そのデータを適切なコーダ106、107、
108 ないし制御遅延 109に配分する。本実施例に付いて
は、係数バッファメモリ 101とコマンドバッファメモリ
102の内容がマクロブロックのビットシーケンスをフォ
ーマット化するのに必要な全ての情報を含むと、開始信
号 104が起動される。コマンドインタプリタは使用中信
号 105をセットし、最初のメモリ位置から始めてコマン
ドバッファメモリ 102から逐次にコマンドを読み取るこ
とで応答する。各々のコマンドを分析し、コマンド内の
関連データを係数コーダ 106あるいは可変長コーダ 10
7、固定長コーダ 108、制御遅延 109に送る。

【００２２】例えばコマンドインタプリタにより処理さ
れたコマンドのフォーマットは図３に示す様式のものと
することができるが、図３に示す様式に限定はされな
い。周知のビットシーケンスを挿入するには、固定長コ
ードワードコマンド 301を使用することができる。長さ
305はビットシーケンス内のビット数にセットし、固定
長コード 306はビットシーケンスの最初のビットとなる
最も左側の最上位ビット及び最後のビットを示す最も右
側のビットで右に整列した所望のビットシーケンスにセ
ットする。例えばビットシーケンス「１１１０１０」を
ビットストリームに挿入するには、コードワードは「１
０１０１００００００１１０１１０１０」にセットされ
る。この場合、最上位ビットはコマンドが固定長コード
ワードコマンドであることを示すようにセットし、次の
４ビットの「０１０１」はビットシーケンス（５ビッ
ト）の長さを示し、最下位の５ビットの「１１０１０」
はビットシーケンスデータを示す。

【００２３】可変長ビットシーケンスを挿入するには、
可変長コードワードコマンド 302を使用する。この実施
例に付いては、コードテーブル 110は１Ｋ x 16 ＲＡＭ
として実現される単純な参照テーブルを用いて実現でき
る。参照テーブルへの入力は固定長データであるが、出
力はビットシーケンスとそのデータを示す長さである。
従って可変長ビットシーケンスをビットストリームに挿
入するには、コードテーブルアドレス 307を可変長コー
ドワードコマンド10の最下位ビットに入れるが、このア
ドレスは可変長コーダ 107を用いて対応するビットシー
ケンスを判定するのに使用する。それはアドレスをコー
ドテーブル 110に加え、ビットシーケンス長とコードを
もたらす。

【００２４】１ブロックの係数を示すビットシーケンス
を挿入するには、係数コマンドフォーマット 303を使用
する。この場合、係数のブロックは係数バッファメモリ
101から読み取られ、コマンド・インタプリタ 103に渡
される。本実施例に付いては、ブロックを読み取る順序
は固定されている。開始信号 104は最初の係数コマンド
が係数バッファメモリ 101から最初のブロックの係数の
読取り値になるようにコマンド・インタプリタ 103を初
期設定する。後続の係数コマンドは読み取られている次
のブロックになる。例えばＭＰＥＧ−１に付いて、ブロ
ックを読み取る順序はそれらがビットストリームに現れ
る順序と同じで、４つの輝度ブロックの後には２つの色
ブロックが続く。図２に付いて、マクロブロックの各々
は４つのＹブロックと２つの色ブロックからなり、ビッ
トストリーム内でブロックが生じる順序はＹ１、Ｙ２、
Ｙ３、Ｙ４、Ｃｂ、Ｃｒである。しかし本発明はこのマ
クロブロック構造に限定されないことに留意すべきであ
る。

【００２５】本実施例に付いては、ブロックから読み取
る係数の数は、係数コマンド 303の７最下位ビットで特
定する。係数カウント（ＣＯＥＦ ＣＯＵＮＴ） 310の
範囲は本実施例では０から64である。これによりＭＰＥ
Ｇ−２で特定されたような縮尺可能なマクロブロックサ
イズで必要とされる様々なブロックサイズのサポートが
可能になる。更に本実施例の係数コマンドフォーマット
には係数のブロックがブロック内ないし非ブロック内と
してコード化すべきかどうかを示すイントラ（ＩＮＴＲ
Ａ）ビット 308がある。ＭＰＥＧ−１では、ブロック内
の最初の係数は非ブロック内の最初の係数とは異なって
コード化される。本実施例では、係数コマンドのイント
ラビットは、ブロックはブロック内としてコード化すべ
きであることを示すようにセットされる。また本実施例
では、係数コマンドは係数バッファメモリから係数を読
み取るべき順序を示すＡＬＴ ＳＣＡＮビット309が含ま
れている。例えばＭＰＥＧ−２は２つの走査順序、即ち
ジグザグ走査と代替走査をサポートする。本実施例で
は、ＡＬＴ ＳＣＡＮ（代替走査）ビットは係数を代替
走査順に読み取るべき場合にセットする。図４はＭＰＥ
Ｇ−２に付いて係数を読み取る順序を示している。

【００２６】ジグザクないし代替走査機能を達成するた
めの係数の再順序付けはコマンド・インタプリタ 103が
行う。これは例えばＲＡＭ参照テーブルを用いて行う。
この走査テーブルへの入力は逐次の係数カウントとする
ことができ、テーブルからの出力は係数を読み取る係数
バッファメモリ 101内のアドレスを判定するのに使用す
る。このように走査テーブルの内容を変えることでどの
様な走査順序も可能となる。本実施例のように２つの走
査テーブルを使用するならば、代替走査ビット309をテ
ーブルの選択に使用できる。

【００２７】このように本実施例では、係数のブロック
のコード化を行うには、以下のようになる。即ちコマン
ド・インタプリタ 103は係数バッファメモリ 101から係
数コマンドフォーマット 303を有するコマンドを読み取
る。このコマンドは係数バッファメモリ 101からどのブ
ロックを読み取るかを特定する。開始信号 104の後コマ
ンド・インタプリタ 103によりこのコマンドが最初に読
まれると、最初の係数ブロックが係数バッファメモリ 1
01から読み取られる。後続のコマンドは後続のブロック
の読み取り値となる。ブロックに付いて読み取るべき係
数の数は、係数コマンド 303の係数カウント欄 310に示
される。係数バッファメモリ 101から係数を読み取る順
序も係数コマンド内で指定される。ブロック内のどの係
数を読み取るかを示す走査参照テーブルが逐次にアクセ
スされる。参照テーブルの選択は係数コマンドフォーマ
ット 303内の代替走査ビット 309を用いて特定される。
係数は係数バッファメモリ 101から所望のビットストリ
ーム構文順序で読み取られる。それらはコマンド・イン
タプリタ 103から係数コーダ 106に送られる。９ビット
の係数データに加えて、追加の４ビットの情報が係数コ
ーダ 106に送られる。即ちブロックの最初の係数が送ら
れていることを示すブロック開始信号、ブロックの最後
の係数が送られたことを示すブロック終了信号、係数コ
マンドフォーマット 303でイントラ欄 308で特定される
ブロックがブロック内ないし非ブロック内かどうかを示
すイントラ信号、及び係数コーダが活動していることを
示す係数活動信号 124である。

【００２８】本実施例に付いては、係数はブロック開
始、ブロック終了、イントラ、係数活動信号と共に構文
順に係数コーダ 106に送られる。係数コーダ 106はラン
レベル係数をコード化し、非ゼロ係数に先行するゼロ係
数の数を数える。ランレベルの組合せはコードテーブ
ル、おそらく可変長コーダ 107で使用するものと同一の
コードテーブル 110を用いて可変長コード化される。一
部の可能なランレベル組合せはコードテーブル内に存在
しない可能性があり、その場合、それらのランレベル組
合せは固定長コードとしてコード化される可能性がある
ので、何等かの追加の論理が必要となる。しかし係数を
コード化する方法は本発明の基本的な問題ではなく、こ
こで説明はしない。

【００２９】本実施例で、制御コマンド 304は２つの目
的に使用する。即ちＭＢＥ（マクロブロック終了）ビッ
ト 312をセットすることにより構文コマンドのマクロブ
ロックの終了を示すことと、整列ビット 311をセットす
ることにより後続のビットシーケンスの整列を出力ワー
ド境界に強制することである。コマンドインタプリタが
制御コマンドを処理してＭＢＥビット 312がセットされ
ていることを判定すると、使用中信号 105が消えてコマ
ンド・インタプリタ 103はコマンドのマクロブロックと
データの処理を終了したことを示し、コマンドバッファ
メモリ 102内の残りのコマンドは無視される。この指示
は例えばプログラマブル・プロセッサが使用してデータ
の次のマクロブロックに対応してコマンドバッファメモ
リ 102を構文とデータコマンドでいつ満たすことができ
るかを示すことができる。

【００３０】Ｈ.261、ＭＰＥＧ−１、ＭＰＥＧ−２の様
なビットストリーム構文では、ビットシーケンスの最初
のビットを強制してワード境界に整列することが必要で
ある。出力ビットストリームは生来的に直列であること
が分かるが、今日のディジタル技術は並列データバスア
ーキテクチャに大きく基づいている。その結果、コード
化ビデオビットストリームをビットのシーケンスよりも
ワードのシーケンスとして送信することが期待されてい
る。しかしデータ内容は同じである。例えばワードシー
ケンスは直列−並列変換器を用いてビットシーケンスか
ら作ることができる。ワードシーケンスの処理を容易に
するため、特定のビットシーケンスがワード内の特定の
場所を占めるように強制することがしばしば望ましい。
例えばＨ.261、ＭＰＥＧ−１、ＭＰＥＧ−２はすべて、
画像を示すデータの開始を示す画像ヘッダビットシーケ
ンスをサポートしている。このヘッダは送信される最初
のビットがバイトの最上位ビットと一致するように配置
しなければならない。この場合、ビデオコーダが８ビッ
トの出力バス幅を持っていたならば、ヘッダビットシー
ケンスの最初のビットは最上位出力ビット位置にある。
本実施例に付いては、整列は出力ワードの先行する未使
用ビットをゼロで満たし、次の32ビット幅の出力ワード
に整列することにより行う。

【００３１】本実施例では、コマンド・インタプリタ 1
03はコマンドバッファメモリ 102を読み取り、係数バッ
ファメモリ 101を読み取り、このデータと関連制御情報
を係数コーダ 106、即ち可変長コーダ 107、固定長コー
ダ 108、制御遅延 109に配分する。本実施例では、関連
制御情報には、各々のコーダ106、107、108 及び制御遅
延 109への信号があり、データ画素のコーダないし制御
遅延に宛てたものかどうかを示す。それらの信号は、係
数活性（COEF ACTIVE） 124、ＶＬＣ活性（VLCACTIVE）
125、ＦＬＣ活性（FLC ACTIVE）126、及びＣＤ活性（C
D ACTIVE）127信号である。それらの信号は各々のコー
ダないし制御遅延を起動する。

【００３２】以上、本実施例での係数コーダ 106と可変
長コーダ 107の機能を説明したが、固定長コーダ 108の
機能は、固定長データコマンド 301のデータをコードセ
レクタ 111に適切なフォーマットに変換することであ
る。制御遅延 109は整列信号がコーダ106、107、108 を
通過する全ての他のデータとちょうど同量遅延されるよ
うに整列コマンドを遅延する。それら全てのコーダ10
6、107、108 と制御遅延 109は同一の遅延を有する。こ
れによりコードセレクタ 111が受け取ったデータが、デ
ータがコーダ106、107、108 と制御遅延 109に配分され
るのと同じ順序で到着するようになり、それによりビッ
トシーケンスの順序が所望のビットストリーム構文と同
一にすることができる。

【００３３】本実施例では、個々のコーダ106、107、10
8 の出力は類似のフォーマットを有している。即ちビッ
トシーケンス長、ビットシーケンスデータ、そのデータ
が活性化していることを示す各々の選択信号128、129、
130 である。制御遅延 109は整列信号と整列信号が活性
化しているかどうかを示すＣＤ選択信号 131を出力す
る。コードセレクタ 111はそれらの選択信号128、129、
130、131を用いてどの出力信号を連結器 115に送るかを
選択する。従って本実施例のコードセレクタ 111からの
出力はビットシーケンス長 112、ビットシーケンスコー
ド113、整列信号114からなっている。整列信号中の場合
のように有効なビットシーケンスがなければ、ビットシ
ーケンス長 112はゼロにセットされる。

【００３４】本実施例で、連結器 115は連続したビット
シーケンス長 112とビットシーケンスコード 113を受け
取り、それを連結して本実施例で実際に32ビット幅のワ
ードストリームであるビットストリーム 116を形成す
る。書込み信号 132は連結器 115からの出力を出力コン
トローラ 119にいつ書き込むかを示す。この連結器で整
列信号 114が受信されると、完了して現在出力ワードを
出力する。本実施例では、整列コマンドが生じる場合の
ようにビットストリームコード 113により特定されない
ビットはゼロに強制される。各々の受信されたビットシ
ーケンスコード 113と整列信号 114に対応した結果的な
ビットの正確な数はビットカウンタ 117に出力される。

【００３５】本実施例で、ビットカウンタ 117は連結器
から受け取った長さを累算して連結器 115により連結さ
れたビット数のラン合計（running summation）をもた
らす。本実施例で、長さを累積するため23ビットカウン
タを使用する。16ビットデータバスを累算器にアクセス
するため使用できるようにするため、23ビット合計に16
ビットウィンドウを加える。ウィンドウの位置は４ビッ
ト縮尺信号 118で明示する。縮尺が０ならば、最下位16
ビットが読み取られる。例えばデータのマクロブロック
をコードするため使用するビット数を判定するため、ビ
ットカウンタ縮尺は最初に０にセットし、次にビットカ
ウンタを読み取る。このカウント値はマクロブロックを
コード化する前の累積値を示す。そしてマクロブロック
をコード化してビットカウンタを再び読み取る。このカ
ウント値はマクロブロックがコード化された後の累積値
を示す。その差はマクロブロックのコード化に使用する
ビットの数となる。この方法はまた画像をコード化する
のに使用するビット数を判定するのに使用できる。画像
は65535 ビット以上でコード化できるので（これは16ビ
ットで表現できる最大数）、位取り因数は４にセットす
ることができる。この場合、ウィンドウは４つだけ左に
シフトされ、各々のカウントは16の単位で表される。従
って画像に付いてカウントされるビットの範囲は104857
6 ないし20ビットで表現できる最大カウントにすること
ができる。このカウント値は必要なレート制御パラメー
タを判定するのに使用できる。

【００３６】本実施例で、出力コントローラ 119は出力
ビットストリーム 120を、先入れ先出しメモリとして実
現される出力バッファメモリに書き込むために使用す
る。データは、先入れ先出しメモリＡＦ信号 122が活性
的でないことによって示される先入れ先出しが概満杯で
ない場合のみ書き込まれる。先入れ先出しメモリが概満
杯であるならば、出力コントローラ 119は、コード化プ
ロセスを保留すべきであることを残りの回路に示すパイ
プ保留信号 123をセットする。先入れ先出しメモリに再
び余地ができれば、符号化を続けることができる。

【００３７】図１の実施例に付いて、回路は同期データ
パイプラインとして実現できる。パイプラインの各々の
段階は、データラッチが後に続くいくつかの非同期論理
からなっている。全てのデータラッチは同じクロックを
共有している。パイプ保留信号 123は各々のクロック期
間にデータのラッチを不能にするのに使用することがで
きる。この方法により、出力先入れ先出しメモリが概満
杯でビットストリームデータが失われないよう、全パイ
プラインを停止できる。

【００３８】説明した実施例は本発明の単なる１つの実
施例であることに留意すべきである。コマンドバッファ
メモリ・データフォーマットなど、多くのものを変更す
ることができる。例えば、係数コマンドフォーマット 3
03はイントラ 308及び代替走査 309に対して異なるある
いは追加制御ビットを用いて係数コーダ 106の機能を制
御することができる。コマンドバッファメモリ・データ
フォーマットの各々の欄の大きさと内容も変えることが
できる。異なるコマンドの数も変えることができる。更
に、データバス幅、メモリサイズ、コードテーブル 110
の内容、先述の参照テーブルも変えることができる。各
々のコーダ106、107、108 の機能も変えることができる
が、係数コーダ 106はいくつかの係数を示すビットシー
ケンスを生じる必要があり、可変長コーダ 107はデータ
を可変長ビットシーケンスとしてコード化する必要があ
り、固定長コーダ 108は固定長ビットシーケンスをコー
ド化する必要があるという制限がある。例えば係数をコ
ード化する方法は、ランレベルコード化を用いる必要は
ない。更に、本実施例の制御遅延 109は、一部の実施例
は制御信号の遅延を必要としないので全ての実施例に必
要ではない。

【００３９】

【発明の効果】以上述べたところから明らかなように、
本発明は、Ｈ.261、ＭＰＥＧ−１、ＭＰＥＧ−２などの
多くの既存のコード化ディジタルビデオ・ビットストリ
ーム構文並びに将来のビットストリーム構文をサポート
できる汎用ビットストリームコーダを実現出来る。

【００４０】本発明は、ＶＬＳＩビデオコーダに含める
ことに適したそのコンパクトなサイズとその単純なイン
ターフェイスのおかげで、コストダウンを実現すること
ができる。

【００４１】本発明をパイプラインとして実現すること
で、ビデオデータの高いデータレートをサポートするこ
とができる。

【図面の簡単な説明】

【図１】本発明のビットストリームコーダの一実施例を
示すブロック図である。

【図２】ＭＰＥＧ−１ビデオコーダで使用するマクロブ
ロックフォーマットの１例である。

【図３】図１の実施例のコマンドバッファメモリのコマ
ンドを格納するコマンドフォーマットの１例である。

【図４】ＭＰＥＧ−２によりサポートされた係数走査順
序を記述したものである。

【符号の説明】

101 係数バッファメモリ 102 コマンドバッファメモリ 103 コマンド・インタプリタ 104 開始信号 105 使用中信号 106 係数コーダ 107 可変長コーダ 108 固定長コーダ 109 制御遅延 110 コードテーブル 111 コードセレクタ 112 コードセレクタ出力ビットシーケンス長バス 113 コードセレクタ出力ビットシーケンスコードバス 114 コードセレクタ出力整列信号線 115 連結器 116 連結器出力ビットストリームバス 117 ビットカウンタ 118 ビットカウンタ入力縮尺バス 119 出力コントローラ 120 出力コントローラ出力ビットストリームバス 121 出力先入れ先出しメモリ書き込みクロック信号線 122 出力先入れ先出しメモリ概満杯信号線 123 パイプ保留信号線 301 固定長コードコマンドフォーマット 302 可変長コードコマンドフォーマット 303 係数コマンドフォーマット 304 制御データコマンドフォーマット 305 固定長コードコマンド長欄 306 固定長コードコマンド固定長コード欄 307 可変長コードコマンド・コードテーブルアドレス
欄 308 係数コマンド内欄 309 係数コマンド代替走査欄 310 係数コマンド係数カウント欄 311 制御データコマンド整列欄 312 制御データＭＢＥ欄

Claims (8)

【特許請求の範囲】
1. 【請求項１】変換係数を格納する係数バッファメモリ
   と、 ビットストリームフォーマットとデータコマンドを格納
   するコマンドバッファメモリと、 前記変換係数を可変長ビットシーケンスとしてコード化
   する係数コーダと、 前記データコマンド内のデータを可変長ビットシーケン
   スとしてコード化する可変長コーダと、 前記データコマンド内のデータを固定長ビットシーケン
   スとしてコード化する固定長コーダと、 前記コマンドバッファメモリから前記コマンドを読み取
   り、前記係数バッファメモリから前記変換係数を読み取
   り、前記係数コーダと前記可変長コーダと前記固定長コ
   ーダとにデータと制御信号を配分するコマンドインタプ
   リタと、 前記可変長ビットシーケンスと前記ビットシーケンスの
   長さとを定義するコードワードを格納するコードテーブ
   ルと、 前記係数コーダから前記可変長ビットシーケンスを、前
   記可変長コーダから前記可変長ビットシーケンスを、前
   記固定長コーダから前記固定長ビットシーケンスを、あ
   るいは空白ビットシーケンスのいずれかを選択するコー
   ドセレクタと、 選択したビットシーケンスを連結して、幅１ビットある
   いはそれ以上のビットのワードのシーケンスであるビッ
   トストリームを形成する連結器と、 連結されて前記ビットストリームを形成するビット数を
   カウントするビットカウンタと、 前記ビットストリームを出力バッファメモリに出力する
   出力コントローラと、 前記ビットストリームが所望のビットストリーム構文に
   従うように前記ビットシーケンスを順序付けする構文順
   序付け手段と、 を備えたことを特徴とするディジタルビデオ・ビットス
   トリームコーダ。
2. 【請求項２】前記構文順序付け手段は、 前記コマンドバッファメモリで生じるのと同じ順序で逐
   次に前記コマンドバッファメモリから前記コマンドを読
   み取る手段と、 前記コマンドバッファメモリから係数バッファメモリへ
   読み取りを切り換えるものであって、その切り替えは係
   数コマンド語が前記コマンドバッファメモリから読み取
   られた時はいつでも行われる、手段と、 前記係数バッファメモリから前記コマンドバッファメモ
   リへ読み取りを切り換えるものであって、その切り替え
   は、前記係数コマンド語により数が示されるところの所
   望の係数がすべて前記係数バッファメモリから読み取ら
   れた時はいつでも行われる、手段と、 前記コマンドと前記係数がそれぞれ前記コマンドバッフ
   ァメモリと前記係数バッファメモリから読み取られる順
   序は、それらの各々の連結された結果的なビットシーケ
   ンスが前記ビットストリームを形成するのと同じ順序で
   あることを意味する前記ビットシーケンスを順序付けす
   る手段と、 を備えたことを特徴とする請求項１のディジタルビデオ
   ・ビットストリームコーダ。
3. 【請求項３】前記コマンドインタプリタは、 前記係数バッファからの前記変換係数の読み取りを順序
   付けする係数スキャナ手段を有することを特徴とする請
   求項１又は２のディジタルビデオ・ビットストリームコ
   ーダ。
4. 【請求項４】前記コマンドインタプリタは、 前記係数バッファからの前記変換係数の読み取りを順序
   付けする係数スキャナ手段と、 コマンドのグループの逐次の読み取りと処理を開始する
   開始信号手段と、 前記コマンドインタプリタがコマンドのグループの読み
   取り、処理中であることを示す使用中信号手段と、 前記コマンドインタプリタがコマンドのグループの処理
   を終了したことを示すものであって、前記コマンドバッ
   ファメモリから読み取られた独自のコマンドの発生に応
   答する、終了指示手段と、 を備えたことを特徴とする請求項１又は２のディジタル
   ビデオ・ビットストリームコーダ。
5. 【請求項５】前記係数スキャナ手段は、 前記係数バッファからの前記変換係数の前記読み取りの
   順序を格納した１つないしそれ以上の走査順序参照テー
   ブルと、 前記走査順序参照テーブルを、前記係数コマンド語の内
   容に基づき選択する手段と、 を備えたことを特徴とする請求項３又は４のディジタル
   ビデオ・ビットストリームコーダ。
6. 【請求項６】前記連結器は、 選択したビットシーケンスを連結して、幅１ビット又は
   それ以上のワードのシーケンスであるビットストリーム
   を形成する手段と、 整列コマンド語の発生に基づき、後続のビットシーケン
   スの第１のビットをワード境界に整列する手段と、 を備えたことを特徴とする請求項１、２、３、４、又は
   ５のディジタルビデオ・ビットストリームコーダ。
7. 【請求項７】前記ビットカウンタは、 前記ビットストリームを形成するために連結したビット
   数をカウントするカウンタと、 カウントされたビット数を位取り因数で指定される量で
   基準化するシフタ手段と、 を備えたことを特徴とする請求項１、２、３、４、５、
   又は６のディジタルビデオ・ビットストリームコーダ。
8. 【請求項８】前記出力コントローラは、 前記ビットストリームを出力バッファメモリに出力する
   手段と、 前記出力バッファメモリに書き込むことができない場合
   は前記ディジタルビデオ・ビットストリームコーダが行
   う読み取り及び処理を停止する手段と、 を備えたことを特徴とする請求項１、２、３、４、５、
   ６、又は７のディジタルビデオ・ビットストリームコー
   ダ。