JPH0722508A

JPH0722508A - 半導体集積回路装置

Info

Publication number: JPH0722508A
Application number: JP15311693A
Authority: JP
Inventors: Masanori Hiroki; 正紀尋木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-06-24
Filing date: 1993-06-24
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】半導体集積回路装置において、半導体基板の
電位を正常に保ち、配線の断線や接触不良を低減し、ヒ
ューズ素子の形成領域を小さくし、半導体集積回路装置
の信頼性を向上する。【構成】半導体基板１主面上に素子分離絶縁膜３を設
け、その上に半導体素子救済用のヒューズ素子Ｆを設
け、その上に絶縁膜７を設け、絶縁膜７に設けた接続孔
を介してヒューズ素子Ｆに接続される配線層１６を設
け、ヒューズ素子Ｆ及び配線層１６を被覆する酸化珪素
膜１８及びＳＯＧ（Ｓpin Ｏn Ｇlass）膜１９からなる
層間絶縁膜２０が設けられた半導体集積回路装置におい
て、素子分離絶縁膜３上に、ヒューズ素子Ｆをリング上
に包囲するガードリング層Ｇを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ヒューズ素子を有する
半導体集積回路装置に関し、特に、信頼性を向上する必
要のある半導体集積回路装置に関する。

【０００２】

【従来の技術】例えば、ＤＲＡＭ（Ｄynamic Ｒandom
Ａccess Ｍemory）は、その製造プロセスにおいて、欠
陥が発生しメモリセルの一部が不良となることがある。
このため、ＤＲＡＭには、メモリセルの欠陥部分を救済
する冗長回路が設けられている。該冗長回路は、メモリ
セルやそのメモリセルを動作させるか否かを選択するた
めの冗長用ヒューズ素子等で構成されている。

【０００３】製造工程の簡略化のため、前記冗長用ヒュ
ーズ素子は、ＭＩＳＦＥＴのゲート電極と同一の導電材
（酸化珪素膜）で形成される。

【０００４】前記多結晶珪素膜は、他のＤＲＡＭを構成
する導電配線層として使用されるアルミニウム膜等に比
べて高い抵抗値を有するなど、前記冗長用ヒューズ素子
として最適な材料である。

【０００５】前記冗長用ヒューズ素子は、パッシベーシ
ョン膜で被覆されており、前記冗長用ヒューズ素子の切
断領域において、前記パッシベーション膜は、切断を確
実に行うため、エッチングされて薄くなっている。前記
パッシベーション膜は、酸化珪素膜／ＳＯＧ（Ｓpin Ｏ
n Ｇlass）膜／酸化珪素膜の３層構造を用いている。該
酸化珪素膜は、ＣＶＤ法やスパッタ法により形成され
る。前記ＳＯＧ膜は、珪素化合物を有機溶剤に溶解した
溶液を、回転塗布、ディッピング、吹き付け等により塗
布した後、加熱処理による焼成を施し形成する酸化珪素
膜であり、半導体集積回路装置の多層化に伴う凹凸の平
坦化に用いられている。

【０００６】ＤＲＡＭは、素子形成後のウエハの状態で
動作チェックが行われていた。そして、欠陥が発生して
いるメモリセルを発見した場合、不良メモリセルの代わ
りに救済用のメモリセルを動作させるために、不良メモ
リセルに対応するヒューズ素子を切断していた。

【０００７】前記ヒューズ素子の切断には、レーザ光を
照射したときに発生する熱で切断するレーザ切断方式
と、電流を流したときに発生するジュール熱で切断する
電圧印加切断方式とがある。

【０００８】前述の切断方式は、切断の際に冗長用ヒュ
ーズを被覆したパッシベーション膜に穴があいていた。
このため、そこから金属、水等の異物が混入し、半導体
集積回路装置の不良の原因になっていた。そのため、冗
長用ヒューズ素子は、その切断個所から異物が他の領域
へ侵入するのを防ぐため、冗長用ヒューズ素子の周囲に
形成されたスルーホールガードリングにより他の領域と
分離されている。

【０００９】該スルーホールガードリングは、上層の配
線層同士をを接続するためのスルーホールと同一のドラ
イエッチング工程により形成されている。

【００１０】

【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見いだした。

【００１１】（Ａ）前記スルーホールガードリングは、
上層の配線同士を接続するためのコンタクトホールと同
一のドライエッチング工程により形成されている。しか
し、前記ヒューズ素子は、半導体基板主面上に形成され
た素子分離絶縁膜上に形成されており、エッチングを停
止させる金属層が無い。このため、スルーホールガード
リングは、その深さ方向にエッチングが進み、半導体基
板まで到達してしまうことがあった。この結果、前記ヒ
ューズ素子の切断個所をから異物（ＮａイオンやＣａイ
オン等）が侵入し、前記ヒューズ素子の切断個所→パッ
シベーション膜界面→スルーホールガードリングの経路
を辿り、半導体基板に侵入する。この結果、半導体基板
に侵入した異物を介して半導体基板がヒューズ素子に接
続される配線等と導通し、半導体基板の電位が異常電位
になってしまうという問題があった。

【００１２】（Ｂ）パッシベーション膜の一部に使用さ
れているＳＯＧ膜は、水を吸収しやすいという性質があ
る。このため、ＳＯＧ膜に吸収された水が、ＳＯＧ膜→
スルーホールガードリングの経路を辿り、半導体基板に
侵入するという問題があった。また、ＳＯＧ膜に吸収さ
れた水分が、配線やコンタクトホール等に至り、配線や
コンタクトホールの金属を腐食される。この結果、前記
配線において、断線や接触不良が発生するという問題が
あった。

【００１３】（Ｃ）ヒューズ素子の両端には、配線層が
接続されている。このため、前記配線層部分にスルーホ
ールを形成できない。このため、スルーホールガードリ
ングは、前記配線層部分で途切れてしまい、完全に前記
ヒューズ素子を囲むことができない。このため、前記ヒ
ューズ素子の切断個所から侵入した水分や異物（Ｎａイ
オンやＣａイオン等）が、前記スルーホールガードリン
グの途切れた部分を介し、配線やコンタクトホール部分
に侵入し、配線を構成する配線材が腐食される。この結
果、前記配線において、断線や接触不良が発生するとい
う問題があった。

【００１４】（Ｄ）前記スルーホールガードリングは、
上層の配線同士を接続するためのコンタクトホールと同
一のドライエッチング工程により形成されている。しか
し、半導体集積回路装置のパッシベーション膜は、複数
層の絶縁膜で構成されているため、ドライエッチング時
に、スルーホールガードリングの縁部分において、サイ
ドエッチングやエッチングにじみ等により、設計寸法に
余裕を持たせる必要があった。このため、ヒューズ素子
の形成領域を小さくできないという問題があった。

【００１５】本発明の目的は、半導体集積回路装置にお
いて、半導体基板の電位を正常に保つことが可能な技術
を提供することにある。

【００１６】また、本発明の他の目的は、半導体集積回
路装置において、配線の断線や接触不良を低減すること
が可能な技術を提供することにある。

【００１７】また、本発明の他の目的は、半導体集積回
路装置において、ヒューズ素子の形成領域を小さくする
ことが可能な技術を提供することにある。

【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００２０】（１）半導体基板主面上に素子分離絶縁
膜を設け、該素子分離絶縁膜上に半導体素子救済用のヒ
ューズ素子を設け、該ヒューズ素子上に絶縁膜を設け、
該絶縁膜に設けた接続孔を介して前記ヒューズ素子に接
続される配線層を設け、前記ヒューズ素子及び前記配線
層を被覆する酸化珪素膜及びＳＯＧ（Ｓpin Ｏn Ｇlas
s）膜からなる層間絶縁膜が設けられた半導体集積回路
装置において、前記素子分離絶縁膜上に、前記ヒューズ
素子をリング上に包囲するガードリング層を設ける。

【００２１】（２）半導体基板主面上に素子分離絶縁
膜を設け、該素子分離絶縁膜上に半導体素子救済用のヒ
ューズ素子を設け、該ヒューズ素子上に絶縁膜を設け、
該絶縁膜に設けた接続孔を介して前記ヒューズ素子に接
続される配線層を設け、前記ヒューズ素子及び前記配線
層を被覆する酸化珪素膜及びＳＯＧ（Ｓpin Ｏn Ｇlas
s）膜からなる層間絶縁膜を設け、前記素子分離絶縁膜
上に、前記ヒューズ素子をリング上に包囲するガードリ
ング層を設けた半導体集積回路装置であって、前記ガー
ドリング層は、多結晶珪素膜、珪化金属膜、金属膜のう
ち少なくと１つからなり、当該ガードリング層の電位を
前記半導体集積回路装置の基準電位又は半導体基板の電
位と同電位にする手段を設ける。

【００２２】

【作用】上述した手段（１）によれば、以下の作用効果
が得られる。

【００２３】本発明の半導体集積回路装置の前記ヒュー
ズ素子は、素子分離絶縁膜上において、ガードリング層
でリング状に包囲されている。これにより、ヒューズ素
子形成領域は、スルーホールガイドリングを設ける必要
がない。このため、スルーホールガイドリングを介して
半導体基板に水分や異物（ＮａイオンやＣａイオン等）
が侵入しない。この結果、半導体基板に侵入した異物を
介して半導体基板がヒューズ素子に接続される配線等と
導通しないので、半導体基板の電位を正常に保つことが
できる。

【００２４】また、前記ヒューズ素子は、ガードリング
層で包囲されている。これにより、回転塗布法で形成さ
れるＳＯＧ膜は、ガードリング層の上層で途切れる。こ
のため、ＳＯＧ膜に吸収された水分は、前述ＳＯＧ膜の
途切れた部分において、堰き止められる。この結果、前
記水分は、半導体基板、配線層及びコンタクトホールに
侵入しないので、配線を構成する配線材が腐食されな
い。この結果、前記配線において、断線や接触不良が発
生しない。

【００２５】また、前記ガードリング層は、前記素子分
離絶縁膜上に設けられている。このため、前記ヒューズ
素子の両端に接続され設けられた配線層部分において、
ガードリング層は、途切れること無く、前記ヒューズ素
子を包囲することができる。これにより、前記ヒューズ
素子の切断個所から侵入した水分や異物（Ｎａイオンや
Ｃａイオン等）が、配線やコンタクトホール部分に侵入
しないので、配線を構成する配線材が腐食されない。こ
の結果、前記配線において、断線や接触不良が発生しな
い。

【００２６】上述した手段（２）によれば、以下の作用
効果が得られる。

【００２７】前記ガードリングは、多結晶珪素膜、珪化
金属膜、金属膜のうち少なくとも１つからなる積層膜で
構成されている。このため、従来の複数層の絶縁層をド
ライエッチングにより形成するスルーホールガイドリン
グに比べて、加工寸法のバラツキが少ない。このため、
ガードリングの設計寸法を小さくできる。この結果、ヒ
ューズ回路の形成領域を小さくできる。

【００２８】また、前記ガードリングに電気的に接続さ
れる配線を設け、該ガードリングの電位を前記半導体集
積回路装置の基準電位又は半導体基板の電位と同電位に
している。これにより、前記ヒューズ素子は、他の領域
から電気的に隔離することができる。このため、前記ヒ
ューズ素子を切断し、切断個所からのリーク等により、
前記ヒューズ素子部分の電位に異常が発生しても、他の
領域に悪影響を及ぼさない。この結果、半導体集積回路
装置の信頼性を向上することができる。

【００２９】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【００３０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００３１】本発明の一実施例であるＤＲＡＭ（Ｄynam
ic Ｒandom Ａccess Ｍemory）の構成を図１（製造工程
途中のヒューズ素子部分の平面図）、図２（ヒューズ素
子部分の要部断面図）及び図３（図１のＡ−Ａ線で切っ
たメモリセル部分の要部断面図）に示す。

【００３２】図３に示すように、ＤＲＡＭは、単結晶珪
素からなるｐ-型半導体基板１主面に構成される。ｐ-型
半導体基板１のメモリセルＭ（メモリセルアレイ）形成
領域及び図示しない周辺回路の相補型ＭＩＳＦＥＴのｎ
チャネルＭＩＳＦＥＴの形成領域の主面部には、ｐ型ウ
エル領域２が構成される。ｐ-型半導体基板１の前記相
補型ＭＩＳＦＥＴのｐチャネルＭＩＳＦＥＴの形成領域
の主面部にはｎ型ウエル領域が構成される。

【００３３】前記ｐ型ウエル領域２とｎ型ウエル領域と
の非活性領域上には素子分離絶縁膜３が構成される。素
子分離絶縁膜３の下部においてｐ型ウエル領域２の主面
部にはｐ型チャネルストッパ領域４が構成される。

【００３４】ＤＲＡＭのメモリセルＭは、メモリセル選
択用ＭＩＳＦＥＴＱｓとスタックド構造の情報蓄積用容
量素子Ｃとの直列回路で構成される。

【００３５】メモリ選択用のＭＩＳＦＥＴＱｓは、素子
分離絶縁膜３及びｐ型チャネルストッパ領域４で周囲を
規定された領域内において、ｐ型ウエル領域２の主面部
に構成される。メモリセル選択用ＭＩＳＦＥＴＱｓは、
主にｐ型ウエル領域２、ゲート絶縁膜５、ゲート電極
６、ソース領域１７及びドレイン領域１７で構成され
る。

【００３６】前記ゲート絶縁膜５は、例えばｐ型ウエル
領域２の主面上を酸化した酸化珪素膜で形成される。

【００３７】前記ゲート電極６は、ゲート絶縁膜５の上
部に構成される。ゲート電極６は、例えば多結晶珪素
膜、高融点金属珪化膜、高融点金属膜の夫々を積層した
積層膜で形成される。多結晶珪素膜は、ＣＶＤ法で堆積
され抵抗値を低減するｎ型不純物（リン又はヒ素）を導
入される。高融点金属珪化膜は、スパッタ法又はＣＶＤ
法で堆積され形成される。高融点金属膜は、スパッタ法
で形成される。ゲート電極６は、そのゲート電極６のゲ
ート幅方向においてワード線（ＷＬ）６と一体に構成さ
れる。

【００３８】前記ソース領域１７とドレイン領域１７と
は、チャネル形成領域側が低い不純物濃度のｎ型半導体
領域で構成される。また、ソース領域１７とドレイン領
域１７とは、他の導体膜（１１又は１６）と接続される
領域が高い不純物濃度のｎ+型半導体領域で構成され
る。つまり、メモリセル選択用ＭＩＳＦＥＴＱｓはＬＤ
Ｄ（Ｌightly Ｄoped Ｄrain）構造で構成される。

【００３９】前記ゲート電極６、ワード線６の夫々の上
部には絶縁膜７が構成され、夫々の側壁には絶縁性のサ
イドウォールスペーサ８が構成される。

【００４０】前記メモリセルＭのスタック構造の情報蓄
積用容量素子Ｃは下層電極１１、誘電体膜１２、上層電
極であるプレート電極１３の夫々を順次積層した構造で
構成される。

【００４１】前記下層電極１１の中央部分は、前記メモ
リセル選択用ＭＩＳＦＥＴＱｓのソース領域１７又はド
レイン領域１７に接続される。この接続は、層間絶縁膜
９に形成された開口部１０及びサイドウォールスペーサ
８の夫々で規定された領域内において、その領域内を通
して行われる。下層電極１１の周辺部分は、サイドウォ
ールスペーサ８、絶縁膜７及び層間絶縁膜９の夫々を介
在し、ゲート電極６上及びワード線６上に引き出され
る。下層電極１１は、例えばＣＶＤ法で堆積された多結
晶珪素膜で形成される。この多結晶珪素膜には、抵抗値
を低減するｎ型不純物が導入される。

【００４２】誘電体膜１２は、下層電極１１の表面上に
構成される。誘電体膜１２は、例えば酸化珪素膜、窒化
珪素膜、又は両者を組合せた積層膜で形成される。

【００４３】プレート電極１３は、ＤＲＡＭのメモリセ
ルアレイのすべてのメモリセルＭの下層電極１１上に夫
々の共通電極として構成される。プレート電極１３に
は、固定電位が印加される。プレート電極１３は、例え
ばＣＶＤ法で堆積された多結晶珪素膜で形成され、この
多結晶珪素膜には、導電性を得るためにｎ型不純物が導
入される。

【００４４】このように構成されるＤＲＡＭのメモリセ
ルＭは、メモリセル選択用ＭＩＳＦＥＴＱｓのドレイン
領域１７又はソース領域１７に相補性データ線（ＤＬ）
１６が接続される。この接続は、層間絶縁膜１４に形成
された開口１５を通して行われる。層間絶縁膜１４は、
ＣＶＤ法により、リン及びボロンが添加された酸化珪素
膜、所謂ＢＰＳＧ（Ｂoro-Ｐhospho-Ｓilicate Ｇlas
s）膜で形成される。

【００４５】前記相補性データ線１６上には、酸化珪素
膜１８／ＳＯＧ（Ｓpin Ｏn Ｇlass）膜１９／酸化珪素
膜１８の３層構造からなる３層層間絶縁膜２０が形成さ
れる。酸化珪素膜１８は、ＣＶＤ法により形成される。
ＳＯＧ膜１９は、珪素化合物を有機溶剤に溶解した溶液
を、回転塗布、ディッピング、吹き付け等により塗布し
た後、加熱処理による焼成を施し形成される酸化珪素膜
である。

【００４６】３層層間絶縁膜２０上には、素子間配線２
１が構成される。素子間配線２１は、例えばスパッタ法
で堆積されたアルミニウム合金で形成される。

【００４７】素子間配線２１上には、３層層間絶縁膜２
０が構成され、その上には、最終保護膜２２が構成され
る。この最終保護膜２２は、酸化珪素膜と窒化珪素膜と
を順次積層した複合膜で形成される。

【００４８】前記ＤＲＡＭには、欠陥の発生したメモリ
セルＭ（不良ビット）に接続されたワード線６又は相補
正データ線１６を救済する冗長用のヒューズ素子Ｆが設
けられている。このヒューズ素子Ｆは、図１及び図２に
示すようにｐ-型半導体基板１（ｐ型ウエル領域２）の
主面上にｐ型チャネルストッパ領域４、素子分離絶縁膜
３を介在して構成される。

【００４９】前記ヒューズ素子Ｆは、不良ビット救済す
る際に、又は不良ビットが存在しない場合に、電気的切
断方式やレーザ切断方式により切断される。電気的切断
方式は、ヒューズ素子Ｆに電流を流し、その時に発生す
るジュール熱によりヒューズ素子Ｆを切断（溶断）する
ものである。レーザ切断方式は、レーザ光の照射による
温度上昇によりヒューズ素子Ｆを切断するものである。

【００５０】前記ヒューズ素子Ｆが形成される領域の素
子分離絶縁膜３の外周部には、ｎ型拡散層１７が構成さ
れる。このｎ型拡散層１７は、メモリセル選択用ＭＩＳ
ＦＥＴＱｓのソース領域１７及びドレイン領域１７と同
一拡散層（同一製造工程）で形成される。

【００５１】ヒューズ素子Ｆは、素子分離絶縁膜３上に
おいて、ガードリング層Ｇに包囲されている。ヒューズ
素子Ｆは、製造プロセスにおいて、ゲート材形成工程で
形成された多結晶珪素膜で構成され、例えば、前記メモ
リセル選択用のＭＩＳＦＥＴＱｓのゲート電極６と同一
導電層（同一製造工程）、又はメモリセルＭのスタック
構造の情報蓄積用容量素子Ｃのプレート電極１３と同一
導電層（同一製造工程）で構成される。

【００５２】ガードリング層Ｇは、素子分離絶縁膜３上
のヒューズ素子Ｆの周辺に構成される。ガードリング層
Ｇは、多結晶珪素膜、又は高融点珪化金属膜、又は高融
点金属膜で形成される。

【００５３】ガードリング層Ｇに多結晶珪素膜を採用す
る場合、該ガードリング層Ｇは、前記メモリセル選択用
のＭＩＳＦＥＴＱｓのゲート電極６と同一導電層（同一
製造工程）、又はメモリセルＭのスタック構造の情報蓄
積用容量素子Ｃのプレート電極１３と同一導電層（同一
製造工程）で形成する。

【００５４】ガードリング層Ｇに高融点珪化金属膜又は
高融点金属膜を採用する場合、該ガードリング層Ｇは、
前記メモリセル選択用のＭＩＳＦＥＴＱｓのゲート電極
６と同一導電層（同一製造工程）で形成する。

【００５５】ヒューズ素子Ｆとガードリング層Ｇの上に
は絶縁膜７、層間絶縁膜１４が設けられる。ヒューズ素
子Ｆの両端、ガードリング層Ｇ及びｎ型拡散層１７は、
夫々、絶縁膜７及び層間絶縁膜１４に設けられた接続孔
を通して配線１６が接続される。この配線１６は、前記
相補性データ線１６と同一導電層で形成される。

【００５６】ガードリング層Ｇは、配線１６により、Ｄ
ＲＡＭの基準電位又はｐ-型半導体基板１の基板電位と
同電位にされる。

【００５７】配線１６上には、酸化珪素膜１８／ＳＯＧ
（Ｓpin Ｏn Ｇlass）膜１９／酸化珪素膜１８の３層構
造からなる３層層間絶縁膜２０が構成される。３層層間
絶縁膜２０は、相補性データ線１６上に形成される３層
層間絶縁膜２０と同一工程で形成される。

【００５８】３層層間絶縁膜２０上には、素子間配線２
１が構成され、素子間配線２１上には、３層層間絶縁膜
２０が構成される。

【００５９】以上の説明からわかるように、本実施例に
よれば、本発明の半導体集積回路装置において、素子分
離絶縁膜３上に設けられたガードリング層Ｇは、ヒュー
ズ素子Ｆをリング状に包囲している。これにより、ヒュ
ーズ素子形成領域には、スルーホールガードリングを設
ける必要がない。このため、(ｐ-型)半導体基板１に水
や異物（ＮａイオンやＣａイオン等）は、スルーホール
ガードリングを通して侵入することがない。この結果、
半導体基板に侵入した異物を介して半導体基板がヒュー
ズ素子に接続される配線等と導通しないので、半導体基
板の電位を正常に保つことができる。

【００６０】また、ヒューズ素子Ｆは、ガードリング層
Ｇでリング状に包囲されている。これにより、回転塗布
法で形成されるＳＯＧ膜１９は、ガードリング層Ｇの上
層で途切れる。このため、ＳＯＧ膜１９に吸収された水
分は、前述ＳＯＧ膜１９の途切れた部分において、堰き
止められる。このため、前記水分が、(ｐ-型）半導体基
板１、配線（１６又は２１）及びコンタクトホールに侵
入しないので、配線を構成する配線材が腐食されない。
この結果、前記配線において、断線や接触不良が発生し
ない。

【００６１】また、ガードリング層Ｇは、素子分離絶縁
膜３上に設けられている。このため、ガードリング層Ｇ
は、途切れること無く、ヒューズ素子Ｆをリング状に完
全に包囲することができる。これにより、ヒューズ素子
Ｆの切断個所から侵入した水分や異物（ＮａイオンやＣ
ａイオン等）が、配線（１６又は２１）やコンタクトホ
ール部分に侵入しないので、配線（１６又は２１）を構
成する配線材が腐食されない。この結果、配線（１６又
は２１）において、断線や接触不良が発生しない。

【００６２】また、ガードリング層Ｇは、多結晶珪素
膜、又は高融点金属珪化膜、又は高融点金属膜等で構成
される。このため、従来の複数層の絶縁層をドライエッ
チングして形成するスルーホールガイドリングに比べ
て、加工寸法のバラツキが少ない。このため、ガードリ
ングの設計寸法を小さくできる。この結果、ヒューズ回
路の形成領域を小さくできる。

【００６３】また、ガードリング層Ｇに電気的に接続さ
れる配線１６を設け、該ガードリング層Ｇの電位を前記
半導体集積回路装置の基準電位又は半導体基板電位と同
電位にしている。これにより、ヒューズ素子Ｆは、他の
領域から電気的に隔離することができる。このため、ヒ
ューズ素子Ｆを切断し、切断個所からのリーク等によ
り、ヒューズ素子Ｆ部分の電位に異常が発生しても、他
の領域に悪影響を及ぼすことがない。この結果、半導体
集積回路装置の信頼性を向上することができる。

【００６４】以上、本発明者によってなされた発明を前
記実施例に基づき具体的に説明したが、本発明は、前記
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲において種々変更可能であることは勿論である。

【００６５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００６６】１．半導体集積回路装置において、半導体
基板の電位を正常に保つことができる。

【００６７】２．半導体集積回路装置において、配線の
断線や接触不良を低減することができる。

【００６８】３．半導体集積回路装置において、ヒュー
ズ素子の形成領域を小さくすることができる。

【００６９】４．半導体集積回路装置の信頼性を向上す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＤＲＡＭ（Ｄynamic
Ｒandom ＡccessＭemory）のヒューズ素子部分を示す
平面図、

【図２】図１のＡ−Ａ線で切ったヒューズの概略構成
を示す要部断面図、

【図３】本実施例のＤＲＡＭのメモリセル部分を示す
要部断面図。

【符号の説明】

１…ｐ-型半導体基板、２…ｐ型半導体領域、３…素子
分離絶縁膜、４…ｐ型チャネルストッパ領域、５…ゲー
ト絶縁膜、６…ゲート電極、ワード線、７…絶縁膜、８
…サイドウォールスペーサ、９…層間絶縁膜、１０、１
５…開口部、１１…下層電極、１２…誘電体膜、１３…
プレート電極、１４…層間絶縁膜、１６…相補性データ
線、配線、１７…ソース領域、ドレイン領域、ｎ型拡散
層、１８…酸化珪素膜、１９…ＳＯＧ膜、２０…３層層
間絶縁膜、２１…素子間配線、２２…最終保護膜、Ｍ…
メモリセル、Ｆ…ヒューズ素子、Ｇ…ガードリング層。

Claims

【特許請求の範囲】

【請求項１】半導体基板主面上に素子分離絶縁膜を設
け、該素子分離絶縁膜上に半導体素子救済用のヒューズ
素子を設け、該ヒューズ素子上に絶縁膜を設け、該絶縁
膜に設けた接続孔を介して前記ヒューズ素子に接続され
る配線層を設け、前記ヒューズ素子及び前記配線層を被
覆する酸化珪素膜及びＳＯＧ（ＳpinＯn Ｇlass）膜か
らなる層間絶縁膜が設けられた半導体集積回路装置にお
いて、前記素子分離絶縁膜上に、前記ヒューズ素子をリ
ング状に包囲するガードリング層を設けたことを特徴と
する半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記ガードリング層は、多結晶珪素膜、珪化金属
膜、金属膜のうち少なくと１つからなり、当該ガードリ
ング層の電位を前記半導体集積回路装置の基準電位又は
半導体基板の電位と同電位にする手段を設けたことを特
徴とする半導体集積回路装置。