JPH07225260A

JPH07225260A - 検査機能付半導体装置

Info

Publication number: JPH07225260A
Application number: JP6037802A
Authority: JP
Inventors: Takeshi Kawashima; 毅川島; Hiroaki Tanaka; 裕章田中
Original assignee: NipponDenso Co Ltd
Current assignee: Denso Corp
Priority date: 1994-02-09
Filing date: 1994-02-09
Publication date: 1995-08-22
Anticipated expiration: 2017-04-02
Also published as: JP3271419B2

Abstract

(57)【要約】【目的】効率のよい半導体装置の検査を実施できる検査
機能付半導体装置を提供すること。【構成】被検査回路の出力データを検査データ発生手段
の入力とし、非周期な関数変換を実施すると、検査デー
タは疑似ランダムなパターンになる。この疑似ランダム
データを被検査回路にフィードバックしてセルフテスト
を継続し、予め全検査終了することが分かっている回数
実施し、異常がないか調べる。非周期解を持つ関数は簡
単な様々な配線のつなぎ替え等で実現でき、検査用デー
タパターンを予め用意しておく必要がなく、従来方式と
比較して、検査時間が約２５％短縮され、テスト用付加
回路をトランジスタ数で約６０％減少させることができ
た。以上のように本発明の構成による半導体装置の自己
検査は、テストが難しい大規模理論回路などの半導体装
置に適している検査である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大規模集積回路などの
半導体装置自身を自己検査（セルフテスト）する機能を
有する検査機能付半導体装置に関し、特に、半導体装置
自身内部に検査機能を備えて自己検査を実行する、もし
くは半導体装置の周辺に検査回路本体を接続して検査す
る機能を備える検査機能付半導体装置に関する。

【０００２】

【従来の技術】最近、VLSIなど半導体装置は大規模化、
高密度化が進み、機能が充実して高機能なものが実現し
ているが、反面、回路が複雑化し、製造工程において、
製造した半導体装置を正常と判定する検査の量が膨大に
なり、かなりの時間と手間がかかるようになってきた。
例えば、二進32ビット出力の乗算器は16ビット×２入
力、32ビット出力の組み合わせ論理回路であり、AND ゲ
ート、ORゲート、インバータ(NOTゲート) 、バッファ、
スイッチ等、総ゲート数およそ6500の機能LSI である
が、このような乗算器の検査はサンプルデータを入力す
る機能検査では検査をしたことにならず、全データチェ
ックを実施しなければならない。この場合、データ総数
は２³²個にもなるため、50MHz で一つのデータを実行し
たとしても検査時間が約85.9秒かかり、またこれだけの
データを予め保持しておくことは不経済で現実的ではな
い。そのためこの種の問題を解決するために特開昭60-6
8824号公報等を始め様々な構成で、チップ内にテスト回
路を組み込みセルフテストする方法（Built In Self Te
st, BIST) と呼ばれる、いわゆる自己検査（セルフテス
ト）方式の半導体装置が提案され、80年代後半より各社
で実施されている。その基本的な考え方は機能検査では
なく回路検査、即ち回路パターンの異常を検出するため
の検査データを与えるものである。これらは検査すべき
半導体装置に対して、入力データの組合せを検査データ
パターンとして与えておき、検査して得られた結果を正
常な結果と比較して装置の合否を判定するものである
が、しかし、テスト用付加回路がチップ面積の５〜10％
を占め、さらにテスト時間増大という問題により、チッ
プコスト高の原因となっている。

【０００３】そこで、半導体装置の検査データパターン
が疑似ランダムパターンであれば、回路検査に有効であ
る（樹下行三：VLSIのテスト容易化設計技術の研究動
向；情報処理、No.12,Vol.30,PP.1451〜1460(1989)）こ
とが知られているため、検査データパターンとして疑似
ランダムパターンを発生させ、その疑似ランダムパター
ンを検査データとして用いることで検査を行うものも提
案されている。この場合、被検査回路からはテスト信号
（検査データ）に応じて一連の検査結果が各出力線を通
じて出力され、もし被検査回路中に故障が存在すれば、
検査結果も期待値とは異なった信号になるので判定回路
を用いて比較し正常・異常を判定する。大規模な論理組
み合わせ回路では、検査結果は数百ｋビットにもなり、
これらを逐次期待値と比較するため膨大なメモリが必要
となるので、検査結果は圧縮回路を用いて数ビットにま
で圧縮してから比較される。従来のセルフテストではチ
ップ内にテスト機構を組み込むため、テスト用付加回路
をいかにコンパクトに構成できるかが重要なポイントと
なっている。しかしそれでも検査データパターンを生成
するための疑似乱数発生回路および検査結果を圧縮・判
定する回路の双方を組み込む必要があり（例えば図２
５）、なおも検査用回路の占める面積が多大であり、検
査データ量が多く検査時間もかかるという点があり、こ
の問題を解決するにはなお不十分である。

【０００４】

【発明が解決しようとする課題】従って半導体装置にお
いて検査用回路の占める面積を極力小さくし、なおかつ
該半導体装置のセルフテストを効率良く実施して、半導
体装置の生産性を向上させることが課題である。そのた
め、発明者らは、より完全な被検査回路の検査を実施す
るための疑似ランダムな検査データを発生させる簡単な
検査データ発生手段を設けるだけでも半導体装置の上記
の欠点を補い得ると考え、この検査データを、被検査回
路の出力データを用いて該検査データ発生手段で生成さ
せることに着目した。これは、半導体装置内部に複雑な
検査回路を備えなくとも該半導体装置を自己検査できる
点で非常に有利である。

【０００５】従って本発明の目的は、疑似ランダムな検
査データを発生させる機構を明確化し、より効率のよい
半導体装置の検査を実施できる検査機能付半導体装置を
提供することである。

【０００６】

【課題を解決するための手段】本発明では、被検査回路
に対する検査データ（テスト信号）を発生するために被
検査回路の検査結果を帰還入力（フィードバック）して
用い、簡単な構成でデータ変換を実施して検査データを
生成することを提案する。すなわち、図１の被検査回路
の出力(c) を検査データ生成手段（検査回路）の入力
(d) とし、この信号(d) から次ステップの検査データ
(a) を生成する。このような構成にすることにより、従
来のセルフテストで必要となるテスト結果圧縮回路の役
割を、検査データ生成手段（検査回路）が兼用すること
になり、テスト用ハ−ドウェアの削減が可能となる。

【０００７】それで、上記の課題を解決するため本発明
の構成は、被検査回路に対して自己検査を行う検査回路
を備えてなる検査機能付半導体装置において、前記被検
査回路の出力データ全てを入力パターンとし、前記被検
査回路にとって検査データとなる出力パターンを前記入
力パターンから自動的に生成する検査データ生成手段を
前記検査回路に備え、前記検査回路の各々の入力パター
ンに対して、各々異なった出力パターンが一つずつ対応
しており、繰り返し生成した前記検査データの時系列に
よる相関係数が十分小さいことである。

【０００８】また第二発明の構成は、被検査回路に対し
て自己検査を行う検査回路を備えてなる検査機能付半導
体装置において、前記被検査回路の出力データｙを全て
用いて検査データｚを自動的に生成して、該被検査回路
に帰還入力する検査データ生成手段を前記検査回路に備
えたものであって、前記被検査回路の、初期または前回
入力データｘに対する前記出力データｙを写像変換と見
なした時の関数が、該ｘ，ｙの取りうる値の区間内で

【数１】ｙ＝ｆ(x) で表されて１対１対応関数または上への関数であり、前
記検査回路による検査データ生成の関数が、

【数２】ｚ＝ｇ(y) で表されて１対１対応関数または上への関数であり、合
成関数、

【数３】ｚ＝ｇ（ｆ(x))＝ｈ(x) が、不連続性を有し、該ｘの区間内のごく近い二点ｘ₁
とｘ₂において、

【数４】｜ｈ（ｘ₁）−ｈ（ｘ₂）｜＞｜ｘ₁−ｘ₂｜という性質を持ち、ｚの上への関数となっていることを
特徴とする。

【０００９】以上の発明に関連する発明の構成は、前記
検査回路が、該検査回路に入力パターンを入力する入力
信号線と出力パターンを出力する出力信号線の並びを組
み換えた配線であることを特徴とし、あるいは別の構成
として、前記配線と該検査回路の出力側の一部もしくは
全部にインバータを備えることを特徴とする。

【００１０】さらに別の関連発明の構成は、前記検査回
路の出力信号線数が入力信号線数に対して異なる場合
に、前記検査回路にデータ拡張手段もしくはデータ圧縮
手段を有することを特徴とし、さらに前記データ拡張手
段が、入力データ信号線の一部を二重に出力信号線のい
ずれかに接続する配線であることや、前記データ圧縮手
段が、入力データ信号線の一部または全部を複数入力の
AND 回路もしくは複数入力のOR回路もしくはEX-OR 回路
もしくはNOT 回路などで、出力信号線を減少する論理回
路であることを特徴とする。

【００１１】そのほか特徴ある構成としては、前記検査
データ生成手段と何れかの出力線を選択する第一セレク
タと、前記インバータの接続を選択する第二セレクタと
を検査回路に有すること、またそのほか、複数の被検査
回路と検査回路との間に、該被検査回路を選択する選択
手段を備え、該選択手段により被検査回路を切り換えて
検査すること、前記検査回路が、該半導体装置の一部と
してモノリシック構造で形成されていることがあげられ
る。

【００１２】そしてまた、前記検査データ生成手段が、
検査時に該半導体装置の外部装置として接続され、半導
体装置内部に検査データおよび検査結果データの授受の
タイミングを受け持つタイミング回路を有することを特
徴ある構成とした。他にも、出力する検査データが少な
くとも一つの特定の値に収束してしまう回路構成である
ことが明らかな場合に、該検査回路の何れかの二つの信
号線を交換または何れかの信号線にインバータを設けて
相関係数を小さくした構成としたことも特徴ある構成の
一つである。その他、前記配線のつなぎ替えが、前記出
力データを１ビットシフトし、かつ、最下位ビットを最
上位ビットに、もしくは最上位ビットを最下位ビットに
シフトする機能を有することとか、前記自己検査をｎ回
（ｎ＞０）実施後の出力データと所定の基準値とを比較
して該被検査回路の正否を判定する手段を備えているこ
とも特徴ある構成となっている。

【００１３】以上のように、本発明の課題を実現する手
段は、様々な特徴ある構成からなっている。

【００１４】

【作用】検査対象である被検査回路の出力データを、そ
のまま検査データ発生手段の入力とし、非周期な関数変
換を実施すると、出力される検査データは疑似ランダム
なパターンになる。この疑似ランダムになったデータを
被検査回路にフィードバックしてセルフテストを継続
し、予め全検査終了することが分かっている回数まで実
施し、異常がないか調べる。非周期解を持つ関数は簡単
な様々な配線のつなぎ替えやインバータ等で実現でき、
その非周期性はカオス理論からも裏付けされる。被検査
回路の出力を再び検査用入力にフィードバックして用い
るため、検査用データパターンを予め用意しておく必要
がない。

【００１５】またこのフィードバック系が全体として非
周期な変換を保てば疑似ランダムが保証されるので、被
検査回路の入出力関係が通常は非線形で疑似ランダムな
ことから、その場合には検査回路側の関数変換を簡単な
非線形変換、場合によっては線形変換であっても目的を
達成することが可能である。被検査回路の入出力関係は
予めわかることなので、検査回路側の関数変換は予め選
択しておくことができ、目的に合った関数変換を実現す
る配線のつなぎ替えおよびインバータ等、簡単な回路で
実施する。

【００１６】また対象とする被検査回路の入力と出力の
データ信号線数が検査回路と一致しない場合は、出力信
号線数が少なくなる場合は、論理回路を用いて信号線数
を一致させて、検査情報を失わないようにし、ビット数
が多く成る場合は、一つの入力信号線を複数の出力信号
線に対応させて信号線数を拡張し、検査データのランダ
ムさを保つ。もしくは一つの検査回路では対応できない
場合に、セレクタで出力に対する接続を切り換える構成
を付加して、異なる被検査回路に対応する。

【００１７】これらの検査回路が同一チップに形成され
ていることで、個々の半導体装置ごとの検査が滞りなく
実施される。また外部に検査回路を設ける場合は、さら
にチップ面積を減らし、チップコストを下げる。

【００１８】

【実施例】以下、本発明を具体的な実施例に基づいて説
明する。なお、本発明の自己検査を、以下フィードバッ
ク式自己組込検査(FB-BIST) と呼ぶ。（第一実施例）図１は、本発明の基本的な構成の概念を
示す構成図で、半導体装置の一つの被検査回路１に対し
て検査回路７が、内部バス（入出力データバス）２よ
り、被検査回路の出力データを用いてタイミング調節回
路３を介して検査データ生成回路４で検査データを発生
させて、再び内部バス２から該被検査回路に入力させる
構成が示してある。検査回路７は被検査回路の出力デー
タを取り込むタイミング調節回路３と、その出力を関数
変換する検査データ生成回路４とから構成される。タイ
ミング調節回路３は、検査時に入力される初期値入力(S
CAN-IN) ５によって初回のデータを発生させ、以後被検
査回路からの出力データによって自動作用的に検査デー
タを生成してクロック信号９に従って順次検査を繰り返
していく。一回の検査ごとに検査結果出力６が判定回路
８へ出力される。

【００１９】被検査回路１の具体的な例として、図２に
示す二進16ビット二入力32ビット出力の乗算器２００が
示してある。通常の演算の場合および検査の場合におい
ても、この乗算器２００に内部バス２（32ビットバスと
して入力側２０２、出力側２０１として示す）からラッ
チ機能を果たすイネーブル回路２１０、２１１、…、２
２５、２２６、２２７、…、２４１にデータが入力さ
れ、入力側制御線MUL の信号で乗算器２００に取り込ま
れる。乗算器２００の入力端子はAI₀₀〜AI₁₅およびBI₀₀
〜BI₁₅のそれぞれ16ビットのa,b という入力構成で、こ
の入力a,b の乗算(a×b)が実施され、その結果が二進32
ビット出力 OUT₀₀〜OUT₃₁として出力される。この出力
もまたイネーブル回路２５０、２５１、２５２、…、２
８１において出力側信号線MUL の指示によってラッチさ
れて32ビット内部バス２０１（２０２でもある）に出力
される。

【００２０】この乗算器２００から出力された演算結果
のデータを基に検査回路７が検査用データを生成する。
まず検査回路７のタイミング調節回路３が、必要ビット
数(32 ビット) だけの図３のようなシリーズに接続され
たセレクタ３００、３０１、…、３３１、およびフリッ
プフロップ（以下ＦＦと記す）３５０、３５１、…、３
８０、３８１、そして外部からのクロック信号(CLK),制
御信号(SEL) および初期値を導入する信号線(SCAN-IN)
とで構成されており、信号線Ｄ₀₀〜Ｄ₃₁が入出力データ
バス２０２に接続されて、ここから乗算器２００の出力
が取り入れられる。セレクタ３００〜３３１は信号線SE
L がLoの時にＤ₀₀〜Ｄ₃₁の値をＦＦに出力し、Hiのとき
にＦＦの値をそのまま出力する。また、ＦＦの出力端子
Ｑがそのまま検査データ生成回路４へのラインＥ₀₀〜Ｅ
₃₁が出力となっている。この信号線SEL は、初期値設定
の場合にSCAN-IN からデータを入力することに用いる。

【００２１】上記タイミング調節回路３から出力された
検査データ生成用の元データは、検査データ生成回路に
入力されて該元データを関数変換する。この場合、検査
回路の非周期かつ上への関数変換を実現するために、変
換に用いる関数を図４に示す、配線とインバータから成
る回路構成で実現する。図４は、EI₀₀〜EI₃₁がタイミン
グ調節回路３からの入力、A₀₀ 〜B₁₅が検査データが出
力されて乗算器２００につながる。出力ビットの内A₀₀
〜B₁₄にはインバータ４５０〜４８０が設けられてい
る。

【００２２】図４の回路の変換の意味は次のようにな
る。この回路に入力される元データが、初期値以外は先
の乗算器２００の出力値であることから、図２の乗算器
の構成から分かるように、入力ａ、入力ｂとが並列に入
力されるためその出力は複雑になる。それで、元データ
ビットの配列を振り分けてB₀₀,A₀₀,…,B₁₅,A₁₅のように
配列し直し、乗算器を写像（関数）とみなした時に得ら
れる検査結果出力が図５に示すような配列後の関数をｙ
＝ｘ( 出力＝入力）に似せるような関数に近づけるため
の置き換えを行い、その結果に対して非周期的な変換と
して−２倍(y=-2x−１〔-1<x<0〕、y=-2x ＋１〔0<x<1
〕、x,y は[-1,1]に正規化した表現で図６に示す）を
施し、B₁₅ビット以外を擾乱としてインバータで反転さ
せて変換している。

【００２３】以下、上記のような回路が非周期的な関数
を実現する回路であるために考えるべきことを説明す
る。まず、この帰還入力（フィードバック）系のアルゴ
リズムにより検査を行うためには、検査機構が次の３つ
の条件を満足することが必要である（図１参照）。条件検査出力(a) を用いて生成される次ステップの
検査データ(c) がランダムパタ−ンであること。条件検査出力(a) に異常があった場合、つまり正常
とは異なった結果が出力された場合には、(a) を用いて
生成される次ステップの検査信号(c) もまた、正常とは
異なった値になること。条件一度異なった検査出力(a) が出力されると、フ
ィ−ドバックを繰り返す過程で検査終了まで正しい信号
に戻らないこと。条件とは、途中で検出された異常がその後何度も検
査回路を通過する過程で見逃されないための条件、つま
り誤り見逃し確率が、検査に十分通用する程度に低いた
めの条件である。条件は、検査データ発生回路と被検
査回路を１つの合成したフィ−ドバック系として捉えた
条件である。

【００２４】つまり、この条件を満たすように検査デー
タ発生回路を構成すれば良い。そこでこの問題を解決す
るため数学のカオス理論を適用する。カオスとは、もと
もと混沌状態を表すものであり、非線形で決定論的な系
が生み出す複雑で予測困難な時間変動の総称である。そ
のカオス系の持つ特徴として、特徴(1) 僅かな初期値の変動に対して、解の軌道はまっ
たく異なったものとなる。（軌道不安定性）特徴(2) 長期的な予測は不可能である。（長期予測不可
能性）特徴(3) 明確な解の周期性はない。（解の非周期性）が挙げられる（高安秀樹：カオスとフラクタクル；日本
音響学会誌,No.49,Vol.1,pp.40-44(1993))。

【００２５】そこでこれらのカオスの特徴を利用して、
被検査回路と、検査データ発生回路とを合成して得られ
るフィ−ドバック系が、全体としてカオス系となるよう
な検査データ発生回路を構成し、初期値を適当に選べ
ば、被検査回路への入力はランダムパタ−ンとなり前節
の条件を満たす。また、出力の僅かな違いがステップ
の進行と共に拡大されるので、条件も満たす。さら
に、長期的な予測が不可能なことから、検査ステップの
進行と共に、検査データの自己相関が失われていくと考
えて良く、一度異なった検査データが出力されると再び
正常な信号に戻ってしまう確率は非常に低い。以上の理
由から、フィ−ドバック系の検査機構がカオス系を構成
することが回路検査にとって有効である。

【００２６】以下にカオス理論に基づき検査データを生
成する回路を形成する手段をロ−レンツ方程式を例にと
り説明する。ロ−レンツ方程式は、

【数５】ｄｘ/dt ＝ σ（ｙ−ｘ）ｄｙ/dt ＝ ρｘ−ｙ−ｘｚｄｚ/dt ＝ −βｚ＋ｘｙ（σ，ρ，βは正の定数）で表される（Thomas S. Park and Leon O. Chua : Prac
tical Numerical Algorithms for Chaotics Systems ;
Springer Verlag ) が、この方程式はカオスであること
が分かっている。ここで、パラメ−タがσ＝10、β＝3/
8 、ρ＝28の場合の数値解を図７に示す。時間の推移に
従って数値解の軌道が２つの不安定平衡点＋ｑ、−ｑの
周りを発散せずに周回する複雑な解を持つことがわかる
（特徴(3))。この軌道解は非常に不安定でほんの僅か擾
乱が加わっただけで解の軌道は全く異なったものになる
（特徴(1))。計算機の数値解では丸め誤差のため、変数
ｘ、ｙ、ｚを有限の精度でしか求めることができないの
で連続時間系では長時間後の軌道の予測は不可能である
（特徴(2))。

【００２７】図７において、２つの平衡点＋ｑ、−ｑを
結ぶ直線を含み平面ｚ＝０に平行な平面Ｓをｎ回目に横
切った軌道上の点ｘ_nが次にこの平面Ｓ（直線の近傍）
を横切る点をｘ_n+1とし、ｘ_n（ｎ＝１，２，・・・）
を＋ｑ，−ｑを結ぶ直線上に投影する。こうして得られ
るｘ_n→ｘ_n+1への写像が図８(a) に示すロ−レンツ写
像ｆである。ローレンツ写像は数学のカオス理論でい
う、ポアンカレ断面の一例である。図８(a) は全くの非
線形関数で、これを現実の回路で実現することは困難で
あることから図８(b) に示すように単純化したものを考
える。この関数は傾き２の線型関数を区切って非線形と
した写像となっている。

【００２８】図８(a) を単純化した写像である図８(b)
において、初期値ｘ₀がわずかに異なる場合に、ｎ＝
１，２，・・・と増加させたときのｘ_nを示したものが
図９である。ロ−レンツ写像が元々ロ−レンツ方程式の
解から求められたものであることを考えれば、この写像
は特徴(1),(2),(3) を保存する。従って初期値ｘ₀を僅
かに変化させたとき、写像ｆをｎ回繰り返した後のｆⁿ
(x) はｎの増加と共に全く異なったものになる。即ちｘ
₀として、ごく近い二点をｘ₁とｘ₂とすると、｜ｆ(x
₁)−f(x₂) ｜＞｜ｘ₁−ｘ₂｜という性質を持っ
ている。もちろん図８(b) の場合は近似的に特徴を保存
することになる。

【００２９】図９をフィ−ドバックという観点からみる
と、写像ｆの繰り返しは、図１０(a) に示す折れ曲がり
のある渦巻を形成する。そして、縦軸ｆ(x) −横軸ｎの
関係がランダムパタ−ン（図１０(b))になる訳である。
すなわち、図１１(a) に示すようにｆⁿ(x₀)を直線ｙ＝
ｘで再びｘにフィ−ドバックしていることになる。これ
を図１と比較すると、被検査回路の入出力間にｙ＝ｘの
関係があるとき、写像ｆを入出力特性とする検査回路を
構成し、フィ−ドバック系（即ちFB-BIST ）を構成する
ことにより近似的にカオス系を生成できることがわか
る。このような検査回路は図１２に示すように、検査回
路の入力に対して出力を１ビットシフト（即ち２倍）し
て、入力の上位ビットを出力の下位ビットに入れる接続
すればよいため、検査回路は容易に構成可能である。

【００３０】しかし、一般的な論理回路では常に、被検
査回路の入出力間に比例関係ｙ＝ｘを構成できるとは限
らない。むしろそのような比例関係だけという機能はあ
りえない。そのようなときには被検査回路の入出力は一
種のランダム性を備えているとみなすことができる。こ
の場合でも以下の条件が成り立てばフィ−ドバック系を
カオス系とすることができ検査が可能になる。（１）検査回路と被検査回路とからなるフィ−ドバック
系が少なくとも１つの非周期解をもつ。
（条件に対応する）（２）被検査回路の入出力の写像ｘ→ｙが１対１対応、
または検査に十分通用する程度に誤り見逃し確率が低い
範囲内で多対１対応である。（条件に対応する）（３）被検査回路の入出力の写像ｘ→ｙが、ｙの上への
写像である。（条件に対応する）（４）（３）が成り立たない場合であっても、検査に十
分通用する程度に、出力ｙの各々の信号線の値が変化す
る。（条件に対応する）

【００３１】この意味は、図１１(b) に示すように、被
検査回路と検査回路との一体化した構成を一つの統合変
換とみなし、この統合変換がカオス系であるということ
になる。つまり検査データが被検査回路に入力されて検
査結果が出力され、それが検査データ生成回路で変換さ
れて新しい検査データを生成したときに、その新しい検
査データが疑似ランダムパターンとなっていれば検査が
可能であるということである。

【００３２】このような検査回路が疑似ランダムパター
ンであることは、次のようにして確認する。即ち、ある
検査データとその次の検査データ（これは前の検査デー
タによる被検査回路の出力データである）との相関係数
Ｃを以下のようにして求め、比較する。

【数６】但し、

【数７】ｒ＝x₁x₂＋x₂x₃＋・・・＋x _n-1x _n＋x _nx₁

【数８】ｓ₁＝x₁＋x₂＋・・・＋x _n

【数９】ｓ₂＝x₁ ² ＋x₂ ² ＋・・・＋x _n ²

【００３３】ここで、ｎは検査段数、ｘ_iは乗算器２０
０の入力ａ、ｂを一つの論理値と見て16進表示して、He
x 0 〜 Hex FFFFFFFF を０〜１に正規化した値である。

【００３４】この相関係数Ｃが、ほぼ０であれば、これ
らのデータはランダムであると言える。図２に示した乗
算器２００に対して図４に示した検査データ生成回路を
用い、ｎ＝500 で相関係数を求めると、Ｃ＝0.08≒0.0
であることから、この乗算器２００の出力データを基に
生成する検査データは十分ランダムであり、必要な検査
データの繰り返し入力回数（検査段数）に対しても十分
対応できる。

【００３５】以上のように、FB-BIST の検査回路の構成
をカオス系にすることで疑似ランダムが実現する。つま
り、本発明のような構成はカオス理論の裏付けと相関係
数とにより検査データのランダム性が保証されることに
なる。

【００３６】上記の相関係数で用いるデータは以下のよ
うな手順で求めておく。即ち図１、図２、図４の構成で
初期データを適当に決定して与え、二進16ビット二入力
乗算器２００の、全てのスタック（縮退）故障およびオ
ープン故障が検出されるまで繰り返す。この乗算器２０
０における検査段数（検査データの適用回数）と未検出
故障数の関係は図１５に示すようになる。この図２の乗
算器２００と図２、図４による検査データ発生回路の構
成では、検査段数第26段で全ての故障が検出されること
が予め設計段階でわかっているので、実際のFB-BIST の
際に、第26段目のクロック信号が立ち上がった後に、検
査結果（回路が正常ならば、図１５の末尾のOut の Hex
118D9E1C ）をFFに取り込んで図１の検査結果出力(SCA
N-OUT)６から、図１の判定回路８で正常時の期待値と比
較して回路の正誤を判定する。

【００３７】さて、乗算器２００は、二進16ビット入力
ａ，ｂ，の乗算結果を二進32ビット出力Out から出力す
る機能を持つ32ビット入力32ビット出力の組み合わせ論
理回路であり、AND ゲ−ト、ORゲ−ト、インバ−タ等総
ゲ−ト数6500から構成されるが、当然入力データに対す
る出力データの関係は比例関係ではなく複雑な変換とみ
なせる。そこで、乗算器の入力を下位ビットからb₀,a₀,
b₁,a₁,・・・のように並べて入力 0,1, ・・・を入力し
た時の出力 Out₀，Out₁ ,・・・を求めると、図５に示
すような入出力関係を得る。こうすることにより、乗算
器２００の複雑な見通し難い入出力関係が明確になり、
検査データ発生回路の形成が対応しやすくなる。

【００３８】検査データ生成のための写像を簡単に図６
で与えるために、図１の検査データ生成回路４を図１３
のように構成する。これは傾き−２の変換であるので、
回路構成としては、１ビット上位シフトして NOTゲート
を通すだけの簡単な配線のつなぎ替えとインバータ回路
で実現できる。

【００３９】次に、図１の構成に基づいて被検査回路の
自己検査（実施例でいうFB-BIST ）を図２の乗算器２０
０、図３のタイミング調節回路３で実施する動作を説明
する。従来の自己検査で実施されているように被検査回
路の回路構成が設計段階で判っていることなので、上記
の説明のように、どのような初期検査データを被検査回
路に与えればどのような出力データが得られるかがシミ
ュレーションで求めることができ、また本発明の構成に
おいて何回FB-BIST を繰り返せば全ての検査が終了する
かも予め判る。この場合、どのような初期値を与えれば
相関の小さい結果が得られるかも判り、検査回路の特性
も判定される。従ってこのシミュレーションから得られ
た繰り返し回数、および最終出力データが、被検査回路
の正常時の検査結果となるので、そのデータを図１に示
す検査制御メモリ(ROM) １２に記憶させておく。乗算器
２００の場合、図１５に示す初期値FFFFFFFF、および検
査段数26、最終出力118d9e1cがメモリ１２に記憶される
ことになる。

【００４０】自己検査は以下の順に実施される。 [1] TEST信号（図１の１３）を外部からの指示（Lo→H
i）により、半導体装置の検査制御回路１１が検査制御
メモリ１２に記憶した検査プログラムを呼出し、検査を
開始する。 [2] 検査制御回路１１から、以下の信号線を制御して検
査回路７内に初期値を設定する。 (a) SEL……… Hiの状態でタイミング調節回路がシフ
トレジスタとなる。Loの状態で内部バス２と接続されＦ
Ｆがレジスタとなる。 (b) SCAN-IN… 初期値データをクロック信号(CLK) ９
に従ってタイミング調節回路３に送り込む。 (c) CLK …… データを送り込むために必要ビット分
のパルスクロックを発生する。まず SELをHiとして、 CLKを与え、 SCAN-INを通じて検
査制御メモリ１２内の初期値データをタイミング調節回
路３に送り込む。 [3] 検査回路７のタイミング回路３に初期値データが設
定された段階で、SEL の状態をLoとし、CLK が入力され
ると、検査データ生成回路４と内部バス２とが接続状態
となり、ＦＦから初期値データ（第一実施例の場合FFFF
FFFF) が図４の検査データ生成回路４に入力され、直ち
に内部バス２に第一回目の検査データとして被検査回路
である乗算器２００に入力され、演算が実施されて、内
部バス２に演算結果が出力されて来る。 [4] 再び検査回路７にCLK が入力されると、先程の演算
結果が次のデータとしてタイミング調節回路３に取り込
まれる。以後同様にして第二、第三回の検査データが生
成され、 CLK信号９に従って自動的に検査データが被検
査回路１に与えられていく。 [5] 被検査回路内の故障を検出するのに充分な、予め決
められた回数（検査段数ここでは26回) だけ CLK信号９
が入力された後、SEL をHiにして、タイミング調節回路
３の最終データを検査結果出力(SCAN-OUT)６から判定回
路８に送り出す（最終データをＦＦから送り出すことは
SCAN-INから何らかのデータを送り込むことで実行でき
る）。 [6] 検査制御回路からの判定実行指示により（図示しな
い）、予め記憶してあった基準値と比較して正常ならL
o、異常ならHiを判定回路８より出力する。

【００４１】以上の流れをまとめると、図２４に示すフ
ローチャートのようになる。この検査の流れで、検査デ
ータを発生させる部分は演算によるのではなく、配線と
インバータで直ちに得られる上、クロック信号で検査が
繰り返し実行されるため、急速に自己検査が実行でき、
製造工程において検査時間を短縮できる。モノリシック
に検査回路が構成されている場合は、高価なＬＳＩテス
タは不要であり、ＬＳＩテスタを用いる場合でも評価用
アダプター上に検査回路を構成することで迅速に検査が
実施される。

【００４２】図１３の検査データ生成回路で、実際に検
査がどのように実施されるかをシミュレートした結果を
示す。乗算器２００に対する実験条件は、（１）全てのゲ−トに電源ショ−ト故障、グランドショ
−ト故障、及び断線故障を仮定する。全故障数13888 の
うち潜在的な等価故障を除いた5650故障をシミュレ−
ト。（２）本発明のFB-BIST の初期値検査データ値ｘ₀ 実験１：Hex 00010001 実験２：Hex 00010002 （３）従来16ビット自己検査方式初期値実験３：Hex FFFF 実験４：Hex 0001 （４）従来32ビット自己検査方式初期値実験５：Hex FFFFFFFF 実験６：Hex 00000001 とした。

【００４３】上記実験の実験結果を図１４に示す。本発
明のFB-BIST （実験１、２）は、従来法に比べてかなり
速く故障検出率 100％を達成している。また、実験３〜
実験６は、テスト用付加回路において、検査データ発生
回路の他に、いずれも32ビットの圧縮回路が必要とな
り、ハ−ドウェアが大きくなる構成である。それに比べ
て、本発明のFB-BIST は、配線とインバータだけで検査
データを生成できるため、ハ−ドウェア構成は、レイア
ウト面積で従来方式の約40％に小型化できる。

【００４４】（第二実施例）次に、検査データ生成回路
は、図４に示した検査回路だけに限らない。例えば図６
で示した、

【数１０】ｊ＝−２ｉ±１という関数は、第一実施例に示された如く、非周期性を
保つことが可能なため、乗算器２００に対して検査回路
として適用できる。この場合、ｊ＝ｉのラインとの交点
にデータが来ると無限ループになってランダム性が失わ
れるため、初期値を適当に選択して、この値が発生する
までの間ランダム性が保たれ、その間にセルフテストが
終了してしまうような検査対象に適用される。それと同
様に、たとえｊ＝ｉのラインと交点を有していても、必
要な検査段数以内で相関係数が十分小さければ検査回路
として有効であることから、図１６に示す配線のつなぎ
替えとインバータ回路で検査データ生成回路４として用
いるケースもある。この図１６は、実は単純に全てのビ
ットにNOT ゲートを通すことに他ならない。これは、対
象とする被検査回路のランダム性が十分認められる場
合、使用する検査回路が線型関係（傾き-1）を持ってい
ても、図１１(b) で示した検査回路、被検査回路の関係
が入れ代わっているだけなので、得られる検査データの
相関も同様に十分小さいという結果が得られるためであ
る。この傾き-1というのはただ単に全ビットに対して N
OTゲートを設けるだけなので、最も簡単に構成できる。
たたし全ての検査対象に適用はできないので、必要によ
っては、擾乱として一部のビット操作を加えた構成とす
ることもできる。いずれにしても、相関を求めて十分小
さい関係であれば、その検査回路で対応できる。なお、
この図１６による検査回路構成で乗算器２００に対して
相関係数を調べて十分対応できることが分かっている。

【００４５】（第三実施例）Ｃ1355論理回路（Ｃ1355ベ
ンチマ−ク回路）は、IEEE ISCAS '85で提案されたベン
チマーク回路で、全ゲート数512 、入力数41ビット、出
力数32ビットの組み合わせ論理回路である（F.Brgez an
d H.Fujiwara : A NEUTRAL NETLIST OF 10 Proc.1985 I
EEE Int.Symp.Circuits and Systems. Kyoto, June 5-7
(1985)) 。この回路は、入出力ビットを適切な順に並べ
て Hex０〜Hex 1FFFFFFFFFFFFFFFFFFまで順位づけする
ことにより、図１７の入出力関係を得る。

【００４６】そこで、この特性を利用して検査データ生
成回路を図１８に示すように出力ｙ［31：１］、入力ｘ
［31：０］間がｙ＝２ｘとなるように構成する。出力側
ＬＳＢｙ［０］は擾乱としてｘ［29］とインバ−タを介
して接続した。出力ｙ［40：32］はランダムな変化を与
えるため入力の下位ビットｘ［７：０］と接続した。こ
の構成による検査をシミュレートした結果について示
す。実験条件を以下に示す。（１）全てのゲ−トに電源ショ−ト故障、グランドショ
−ト故障を仮定した。全故障数1174のうち潜在的な等価
故障を除いた846 故障についてシュミレ−ト。（２）本発明のFB-BIST の初期検査データ値ｘ₀ 実験１：Hex 1FFFFFFFFFFFFFFFFF1 実験２：Hex 0000000000000000001 （３）従来32ビット自己検査方式初期値実験３：Hex 1FFFFFFFFFFFFFFFFF1 実験４：Hex 0000000000000000001

【００４７】実験結果を図１９に示す。この結果から本
発明のFB-BIST で検査した場合では400 回のフィ−ドバ
ック数で95％の故障が検出されているが、従来方式は、
1400回の検査ステップ後でも95％の故障検出率に到達し
ない。実際には、約２万回まで実験を行ったが検出率95
％は得られなかった。

【００４８】（第四実施例）第三実施例は出力に対して
入力のビット数が少ない例であったが、逆に入力ビット
が多い場合も同様に本発明が適用できる。ただし、いず
れかの段階で検査の結果、回路に異常があって異なるデ
ータが発生した場合に、その結果が入力ビットに反映さ
れていなければならないため、単に入力ビットを間引い
て出力ビットの本数に合わせるだけの構成はできない。
そこで、図２０に示すように、入力ビットの一部もしく
は全部に対して、ちょうどデコーダのような適切な論理
回路１１０を設けて出力ビット数に合わせた出力を形成
させる。図２０では、論理回路１１０を通した後は単純
にLSB 同士を接続する配線が示してあるが、相関係数が
小さくなるような接続を選択してもよいことは言うまで
もない。

【００４９】（第五実施例）さらに図２１に示すよう
に、セレクタ６００、６１０を出力ビットに対して必要
ビット数設けて、出力ビットに柔軟性を持たせて汎用タ
イプとすれば、どのような半導体集積回路にも適応で
き、図２２に示すような半導体装置が構成できる。図２
１の構成そのままでは素子数が増大し、チップ面積の占
有を増やしてしまうため、全てのビットに対してセレク
タを設ける必要はなく、最低限、対象とする半導体装置
に含まれる機能ユニットの被検査回路すべてに対して相
関係数が小さい構成であればよい。そのため、検査回路
は僅かなセレクタ回路の追加でVLSIなどの超大規模集積
回路の検査回路が構成できる。また、場合によっては図
４もしくは図１３、１６、１８のような配線のつなぎ替
えおよびインバータによる回路構成だけで、対象とする
半導体装置すべてに相関係数が小さい回路を形成出来れ
ば、より効果がある。

【００５０】（第六実施例）また、このような検査回路
は、元々半導体装置内部に設けず、外部に設ける構成で
も同様な効果がある。即ち、従来より利用されているＬ
ＳＩテスタでは、検査対象の半導体装置に対して検出端
子のついたプローブ（評価用ボード）を装着して、外部
から検査データパターンを入力して、結果をやはりプロ
ーブで取り出して、外部の装置で検査を判定している
が、図２３で示すような、その評価用ボード８４上、ま
たはプローブ途中のアダプター形式（図示しない）等
で、本発明の検査回路を設けて回路検査を実施すれば、
外部から検査パターンを与える必要がなくスムーズに検
査が実施できる。また、この場合は半導体装置内部に検
査回路を設けなくて良く、外部とのタイミングをとる回
路だけで済み、十分目的が達成できる。

【００５１】ところで、この明細書で言うパターンとい
うのは、一連の検査データの並びをいい、ちょうど画像
データのパターンのようになるのでパターンの元の意味
を転用して用いているが、画像データのパターンを意味
しない。また、請求項でいう、上への関数とは数学の集
合論における用語で、入力ｘと出力ｙとの関係（関数）
に対して、いずれかのｘによって、必ずｙの値全てを表
すことができる関係をいい、その場合、一つのｙの値に
対してｘが複数対応していても構わない関係を言う。

【００５２】また、カオス系という場合、ここでは必ず
しも、数学理論でいうカオスまたはカオス状態であるこ
とを意味しない。即ち、完全にカオスである場合は完全
にランダムであることが保証されるが、完全なカオスを
反映する回路は実現が困難であり、実際の使用にあたっ
ては、簡単に実現できる近似した回路を用いるのが普通
である。半導体装置では情報がデジタル化され、かつデ
ータの使用範囲が限定されているため、全てのデータが
出尽くした際は、必ず元のデータが出てくることになる
ため、完全なカオス状態というのはあり得ないと見てよ
い。従って疑似ランダムという意味も同様な関係を意味
する。

【００５３】

【発明の効果】カオス理論を適用したＬＳＩ等の半導体
装置の検査機能として自己検査方式を実現する検査機能
付半導体装置を構成した。この方式は、被検査回路と検
査データ発生回路とにより構成したフィ−ドバック系を
カオス系とすることで検査データを生成し、検査を自動
的に実行する方式であり、従来実施している自己検査方
式とは全く異なった考え方に基づくテスト方式である。
この方式を用いて、１６ビット乗算器の故障検出実験を
行った結果、従来方式と比較して、検査時間が約２５％
短縮され、テスト用付加回路をトランジスタ数で約６０
％減少させることができた。以上のように本発明の構成
による半導体装置の自己検査は、テストが難しい大規模
理論回路などの半導体装置に適している検査である。

【図面の簡単な説明】

【図１】本発明の検査機能付半導体装置の構成説明図。

【図２】検査対象である被検査回路の例としての乗算器
の構成図。

【図３】図１のタイミング調節回路の構成図。

【図４】図２の乗算器に対する検査データ生成回路の一
例を示す構成図。

【図５】図２の乗算器の入出力関係を並び変えた場合の
特性説明図。

【図６】図４の検査データ生成回路を示すフィードバッ
ク写像の説明図。

【図７】ローレンツ方程式の数値解の一例を示す説明
図。

【図８】ローレンツ写像および単純化したローレンツ写
像の説明図。

【図９】図８に示す写像の非周期性の説明図。

【図１０】図９の考え方の説明図。

【図１１】本発明のＦＢ−ＢＩＳＴとローレンツ写像と
の対応を説明する説明図。

【図１２】単純化したローレンツ写像を実現する変換回
路の構成図。

【図１３】図２の乗算器に対する別の構成の検査データ
生成回路の構成図。

【図１４】乗算器の検査（故障検出率）のシミュレーシ
ョン結果図。

【図１５】図２を対象とした、図４の検査回路による検
査データ生成の一覧図。

【図１６】第二実施例の検査データ生成回路の構成図。

【図１７】Ｃ1355回路の入出力特性図。

【図１８】Ｃ1355回路に対する検査データ生成回路の構
成図。

【図１９】Ｃ1355回路に対する検査（故障検出率）のシ
ミュレーション結果図。

【図２０】第四実施例の検査データ生成回路の構成図。

【図２１】第五実施例の検査データ生成回路の構成図。

【図２２】図２１の検査データ生成回路を応用した半導
体装置の構成図。

【図２３】第六実施例の構成図。

【図２４】本発明の自己検査のフローチャート図。

【図２５】従来の自己検査方式の構成例の説明図。

【符号の説明】

１被検査回路２内部バス（入出力データバス）３タイミング調節回路（検査データ生成手段）４検査データ生成回路（検査データ生成手段）５初期値入力(SCAN-IN) ６検査結果出力(SCAN-OUT) ７検査回路（検査データ生成手段）８判定回路９ＣＬＫ（クロック信号）１０比較器（判定回路内）１１検査制御回路１２検査制御メモリ（ＲＯＭ）１３ TEST信号２１〜２３セレクタ（選択手段）８２ＬＳＩ（被検査対象を含む）８３ＬＳＩテスタ８４評価用ボード（プローブ）１１０論理回路２００乗算器２１０〜２８１イネーブル回路３００〜３３１セレクタ３５０〜３８１フリップフロップ回路（ＦＦ）４００〜４３１検査データ生成回路の出力信号線４５０〜４８０インバータ（ＮＯＴゲート）５１１〜５１３被検査回路（異なるユニット）６００セレクタ（第一セレクタ）６１０セレクタ（第二セレクタ）

Claims

【特許請求の範囲】

【請求項１】被検査回路に対して自己検査を行う検査回
路を備えてなる検査機能付半導体装置において、前記被検査回路の出力データ全てを入力パターンとし、
前記被検査回路にとって検査データとなる出力パターン
を前記入力パターンから自動的に生成する検査データ生
成手段を前記検査回路に備え、前記検査回路の各々の入力パターンに対して、各々異な
った出力パターンが一つずつ対応しており、繰り返し生成した前記検査データの時系列による相関係
数が十分小さいことを特徴とする検査機能付半導体装
置。
【請求項２】被検査回路に対して自己検査を行う検査回
路を備えてなる検査機能付半導体装置において、前記被検査回路の出力データｙを全て用いて検査データ
ｚを自動的に生成して、該被検査回路に帰還入力する検
査データ生成手段を前記検査回路に備えたものであっ
て、前記被検査回路の、初期または前回入力データｘに対す
る前記出力データｙを写像変換と見なした時の関数が、
該ｘ，ｙの取りうる値の区間内で【数１】ｙ＝ｆ(x) で表されて１対１対応関数または上への関数であり、前
記検査回路による検査データ生成の関数が、【数２】ｚ＝ｇ(y) で表されて１対１対応関数または上への関数であり、合成関数、【数３】ｚ＝ｇ（ｆ(x))＝ｈ(x) が、不連続性を有し、該ｘの区間内のごく近い二点ｘ₁
とｘ₂において、【数４】｜ｈ（ｘ₁）−ｈ（ｘ₂）｜＞｜ｘ₁−ｘ₂｜という性質を持ち、ｚの上への関数となっていることを
特徴とする検査機能付半導体装置。
【請求項３】前記検査回路が、該検査回路に入力パター
ンを入力する入力信号線と出力パターンを出力する出力
信号線の並びを組み換えた配線であることを特徴とする
請求項１乃至２に記載の検査機能付半導体装置。
【請求項４】前記配線と該検査回路の出力側の一部もし
くは全部にインバータを備えることを特徴とする請求項
３に記載の検査機能付半導体装置。
【請求項５】前記検査回路の出力信号線数ｍが入力信号
線数ｎに対して、ｍ＞ｎである場合に、前記検査回路に
データ拡張手段を有することを特徴とする請求項１また
は４に記載の検査機能付半導体装置方法。
【請求項６】前記検査回路の出力信号線数ｍが入力信号
線数ｎに対して、ｍ＜ｎである場合に、前記検査回路に
データ圧縮手段を有することを特徴とする請求項１また
は４に記載の検査機能付半導体装置方法。
【請求項７】前記データ拡張手段が、入力データビット
の一部を二重に出力ビットのいずれかに接続する配線で
あることを特徴とする請求項５に記載の検査機能付半導
体装置。
【請求項８】前記データ圧縮手段が、入力データビット
の一部または全部を複数入力の論理回路で、出力ビット
を減少する論理回路であることを特徴とする請求項６に
記載の検査機能付半導体装置方法。
【請求項９】前記検査データ生成手段と何れかの出力線
を選択する第一セレクタと、前記インバータの接続を選択する第二セレクタとを検査
回路に有することを特徴とする請求項３に記載の検査機
能付半導体装置。
【請求項１０】複数の被検査回路と検査回路との間に、
該被検査回路を選択する選択手段を備え、該選択手段に
より被検査回路を切り換えて検査することを特徴とする
請求項１乃至９に記載の検査機能付半導体装置方法。
【請求項１１】前記検査回路が、該半導体装置の一部と
してモノリシック構造で形成されていることを特徴とす
る請求項１乃至１０に記載の検査機能付半導体装置方
法。
【請求項１２】前記検査データ生成手段が、検査時に該
半導体装置の外部装置として接続され、半導体装置内部に検査データおよび検査結果データの授
受のタイミングを受け持つタイミング回路を有すること
を特徴とする請求項１乃至１１に記載の検査機能付半導
体装置方法。
【請求項１３】出力する検査データが少なくとも一つの
特定の値に収束してしまう回路構成であることが明らか
な場合に、該検査回路の何れかの二つの信号線を交換ま
たは何れかの信号線にインバータを設けて相関係数を小
さくした構成としたことを特徴とする請求項１乃至１１
に記載の検査機能付半導体装置方法。
【請求項１４】前記ワイヤードロジック回路が、前記出
力データを１ビットシフトし、かつ、最下位ビットを最
上位ビットに、もしくは最上位ビットを最下位ビットに
シフトする機能を有することを特徴とする請求項３乃至
８に記載の検査機能付半導体装置方法。
【請求項１５】前記自己検査をｎ回（ｎ＞０）実施後の
出力データと所定の基準値とを比較して該被検査回路の
正否を判定する手段を備えていることを特徴とする請求
項１乃至１４に記載の検査機能付半導体装置方法。