JPH0722526A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0722526A JPH0722526A JP5192066A JP19206693A JPH0722526A JP H0722526 A JPH0722526 A JP H0722526A JP 5192066 A JP5192066 A JP 5192066A JP 19206693 A JP19206693 A JP 19206693A JP H0722526 A JPH0722526 A JP H0722526A
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Abstract
(57)【要約】
【目的】 熱処理によるＭＯＳＦＥＴのチャネル下にお
ける不純物濃度分布を補正し、その動作速度の低下を抑
制して、フラッシュメモリを内蔵するシングルチップマ
イクロコンピュータ等の高速化を推進する。 【構成】 中央処理ユニットＣＰＵ等の通常の論理回路
を構成するＭＯＳＦＥＴＱ１のチャネル領域に、ステッ
プＳＴ１により半導体基板の表面近傍にピーク濃度を持
つべく第１の不純物つまりＢ+ イオンを注入した後、フ
ラッシュメモリＦＭＥＭの周辺回路等を構成するＭＯＳ
ＦＥＴＱ２の耐圧性を高めるためのアニール処理に先立
って、ステップＳＴ２により基板内部の所定の深さにそ
の絶対値が第１の不純物より小さなピーク濃度を持つべ
く第２の不純物つまりＡｓ+ イオンを注入する。これに
より、熱処理により平坦化した第１の不純物の濃度分布
を第２の不純物の濃度分布により相殺し、補正する。
ける不純物濃度分布を補正し、その動作速度の低下を抑
制して、フラッシュメモリを内蔵するシングルチップマ
イクロコンピュータ等の高速化を推進する。 【構成】 中央処理ユニットＣＰＵ等の通常の論理回路
を構成するＭＯＳＦＥＴＱ１のチャネル領域に、ステッ
プＳＴ１により半導体基板の表面近傍にピーク濃度を持
つべく第１の不純物つまりＢ+ イオンを注入した後、フ
ラッシュメモリＦＭＥＭの周辺回路等を構成するＭＯＳ
ＦＥＴＱ２の耐圧性を高めるためのアニール処理に先立
って、ステップＳＴ２により基板内部の所定の深さにそ
の絶対値が第１の不純物より小さなピーク濃度を持つべ
く第２の不純物つまりＡｓ+ イオンを注入する。これに
より、熱処理により平坦化した第１の不純物の濃度分布
を第２の不純物の濃度分布により相殺し、補正する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、例
えば、フラッシュメモリを内蔵するシングルチップマイ
クロコンピュータ等に利用して特に有効な技術に関す
る。
えば、フラッシュメモリを内蔵するシングルチップマイ
クロコンピュータ等に利用して特に有効な技術に関す
る。
【０００２】
【従来の技術】電気的にプログラム可能な不揮発性メモ
リセルを基本構成とし、所定のブロックを単位として一
括消去可能なフラッシュメモリがある。また、このフラ
ッシュメモリを内蔵するシングルチップマイクロコンピ
ュータがある。
リセルを基本構成とし、所定のブロックを単位として一
括消去可能なフラッシュメモリがある。また、このフラ
ッシュメモリを内蔵するシングルチップマイクロコンピ
ュータがある。
【０００３】フラッシュメモリについては、例えば、特
開平２−２８９９９７号公報等に記載されている。
開平２−２８９９９７号公報等に記載されている。
【０００４】
【発明が解決しようとする課題】本願発明者等は、上記
フラッシュメモリを内蔵するシングルチップマイクロコ
ンピュータの高速化を推進しようとして、次のような問
題点に直面した。すなわち、フラッシュメモリは、周知
のように、一括消去に際して＋１２Ｖ程度の比較的絶対
値の大きな消去電圧を使用する。このため、例えばフラ
ッシュメモリの周辺回路を構成するＭＯＳＦＥＴ（金属
酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）Ｑ２は、上記消去電圧が印加されて
も素子破壊を生じないような充分な耐圧性を持つことが
必須条件となる。したがって、フラッシュメモリを内蔵
する従来のシングルチップマイクロコンピュータでは、
図７に例示されるように、ステップＳＴ３つまりＭＯＳ
ＦＥＴＱ２のソース・ドレイン形成のためのＰ+ つまり
燐イオンの打ち込みが終了した段階で、１０００℃程度
の高温下でのアニール処理を行い、ＭＯＳＦＥＴＱ２の
耐圧性を高める方法が採られる。
フラッシュメモリを内蔵するシングルチップマイクロコ
ンピュータの高速化を推進しようとして、次のような問
題点に直面した。すなわち、フラッシュメモリは、周知
のように、一括消去に際して＋１２Ｖ程度の比較的絶対
値の大きな消去電圧を使用する。このため、例えばフラ
ッシュメモリの周辺回路を構成するＭＯＳＦＥＴ（金属
酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）Ｑ２は、上記消去電圧が印加されて
も素子破壊を生じないような充分な耐圧性を持つことが
必須条件となる。したがって、フラッシュメモリを内蔵
する従来のシングルチップマイクロコンピュータでは、
図７に例示されるように、ステップＳＴ３つまりＭＯＳ
ＦＥＴＱ２のソース・ドレイン形成のためのＰ+ つまり
燐イオンの打ち込みが終了した段階で、１０００℃程度
の高温下でのアニール処理を行い、ＭＯＳＦＥＴＱ２の
耐圧性を高める方法が採られる。
【０００５】ところが、このとき、マイクロコンピュー
タの中央処理ユニットＣＰＵ等の通常の論理回路を構成
するＭＯＳＦＥＴＱ１では、ステップＳＴ１によるチャ
ネル領域へのＢ+ つまりボロンイオンの打ち込みが終了
している。このＭＯＳＦＥＴＱ１のチャネル下における
深さ方向の不純物濃度分布は、図８に例示されるよう
に、イオン注入直後においては半導体基板の表面近傍に
そのピーク濃度を有するものとされるが、ステップＳＴ
３によるアニール処理が行われた後は平坦化し、比較的
深い位置でも比較的高い濃度を呈するものとなる。
タの中央処理ユニットＣＰＵ等の通常の論理回路を構成
するＭＯＳＦＥＴＱ１では、ステップＳＴ１によるチャ
ネル領域へのＢ+ つまりボロンイオンの打ち込みが終了
している。このＭＯＳＦＥＴＱ１のチャネル下における
深さ方向の不純物濃度分布は、図８に例示されるよう
に、イオン注入直後においては半導体基板の表面近傍に
そのピーク濃度を有するものとされるが、ステップＳＴ
３によるアニール処理が行われた後は平坦化し、比較的
深い位置でも比較的高い濃度を呈するものとなる。
【０００６】周知のように、通常の論理回路を構成する
ＭＯＳＦＥＴＱ１のチャネルを介して流されるドレイン
ソース電流Ｉｄｓは、そのゲート幅をＷ、ソースから距
離ｙの位置に誘起される表面電子密度をＱ、チャネル表
面における電子の実効的な移動度をμｅｆｆ、ｙ点にお
ける電界をεｙとするとき、 Ｉｄｓ＝Ｗ・Ｑ・μｅｆｆ・εｙ として得られる。また、上式の表面電子密度Ｑは、ＭＯ
ＳＦＥＴＱ１のゲート容量をＣｏ、ゲート電圧をＶｇ、
フラットバンド電圧をＶｆｂ、フェルミポテンシャルを
φｆ、ｙ点での電位をＶ(y) 、シリコンの比誘電率をε
ｓ、真空の誘電率をεｏ、電子の電荷量をｑ、不純物濃
度をＮａとするとき、 Ｑ＝−Ｃｏ×｛Ｖｇ−Ｖｆｂ−２φｆ−Ｖ(y) ｝ ＋［２εｓ・εｏ・ｑ・Ｎａ｛Ｖ(y) ＋２φｆ｝］1/2 となる。なお、［２εｓ・εｏ・ｑ・Ｎａ｛Ｖ(y) ＋２
φｆ｝］1/2 は、［２εｓ・εｏ・ｑ・Ｎａ｛Ｖ(y) ＋
２φｆ｝］の平方根を表す。第１項が反転層の、第２項
が空乏層内のアクセプタ電荷密度である。
ＭＯＳＦＥＴＱ１のチャネルを介して流されるドレイン
ソース電流Ｉｄｓは、そのゲート幅をＷ、ソースから距
離ｙの位置に誘起される表面電子密度をＱ、チャネル表
面における電子の実効的な移動度をμｅｆｆ、ｙ点にお
ける電界をεｙとするとき、 Ｉｄｓ＝Ｗ・Ｑ・μｅｆｆ・εｙ として得られる。また、上式の表面電子密度Ｑは、ＭＯ
ＳＦＥＴＱ１のゲート容量をＣｏ、ゲート電圧をＶｇ、
フラットバンド電圧をＶｆｂ、フェルミポテンシャルを
φｆ、ｙ点での電位をＶ(y) 、シリコンの比誘電率をε
ｓ、真空の誘電率をεｏ、電子の電荷量をｑ、不純物濃
度をＮａとするとき、 Ｑ＝−Ｃｏ×｛Ｖｇ−Ｖｆｂ−２φｆ−Ｖ(y) ｝ ＋［２εｓ・εｏ・ｑ・Ｎａ｛Ｖ(y) ＋２φｆ｝］1/2 となる。なお、［２εｓ・εｏ・ｑ・Ｎａ｛Ｖ(y) ＋２
φｆ｝］1/2 は、［２εｓ・εｏ・ｑ・Ｎａ｛Ｖ(y) ＋
２φｆ｝］の平方根を表す。第１項が反転層の、第２項
が空乏層内のアクセプタ電荷密度である。
【０００７】前記のように、ＭＯＳＦＥＴＱ１のチャネ
ル下における不純物濃度Ｎａは、ボロンイオン注入直後
は基板表面近傍にピーク濃度を持ち、空乏層内の不純物
濃度小さな値となるが、ＭＯＳＦＥＴＱ２の耐圧性を高
めるためのアニール処理が行われた後は平坦化し、空乏
層内の不純物濃度は大きくなる。したがって、表面電子
密度Ｑを求める上式の第２項が大きくなり表面電子密度
Ｑは小さくなるので、ＭＯＳＦＥＴＱ１のドレインソー
ス電流Ｉｄｓの値は小さくなる。このドレインソース電
流Ｉｄｓの減少は、結果的に通常の論理回路を構成する
ＭＯＳＦＥＴＱ１の動作速度を遅くする原因となり、こ
れによってシングルチップマイクロコンピュータの高速
化が制約を受けるものである。
ル下における不純物濃度Ｎａは、ボロンイオン注入直後
は基板表面近傍にピーク濃度を持ち、空乏層内の不純物
濃度小さな値となるが、ＭＯＳＦＥＴＱ２の耐圧性を高
めるためのアニール処理が行われた後は平坦化し、空乏
層内の不純物濃度は大きくなる。したがって、表面電子
密度Ｑを求める上式の第２項が大きくなり表面電子密度
Ｑは小さくなるので、ＭＯＳＦＥＴＱ１のドレインソー
ス電流Ｉｄｓの値は小さくなる。このドレインソース電
流Ｉｄｓの減少は、結果的に通常の論理回路を構成する
ＭＯＳＦＥＴＱ１の動作速度を遅くする原因となり、こ
れによってシングルチップマイクロコンピュータの高速
化が制約を受けるものである。
【０００８】この発明の目的は、熱処理によるＭＯＳＦ
ＥＴのチャネル下における不純物濃度分布の変化を補正
しうるシングルチップマイクロコンピュータ等の半導体
装置を実現することにある。この発明の他の目的は、熱
処理によるＭＯＳＦＥＴの動作速度の低下を抑制し、フ
ラッシュメモリを内蔵するシングルチップマイクロコン
ピュータ等の高速化を推進することにある。
ＥＴのチャネル下における不純物濃度分布の変化を補正
しうるシングルチップマイクロコンピュータ等の半導体
装置を実現することにある。この発明の他の目的は、熱
処理によるＭＯＳＦＥＴの動作速度の低下を抑制し、フ
ラッシュメモリを内蔵するシングルチップマイクロコン
ピュータ等の高速化を推進することにある。
【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、フラッシュメモリを内蔵する
シングルチップマイクロコンピュータ等において、中央
処理ユニット等の通常の論理回路を構成する第１のＭＯ
ＳＦＥＴのチャネル領域に、基板表面近傍にピーク濃度
を持つべく第１の不純物をイオン注入した後、例えばフ
ラッシュメモリの周辺回路を構成する第２のＭＯＳＦＥ
Ｔの耐圧性を高めるための熱処理に先立って、基板内部
の所定の深さにその絶対値が第１の不純物より小さなピ
ーク濃度を持つべく逆導電型の第２の不純物をイオン注
入する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、フラッシュメモリを内蔵する
シングルチップマイクロコンピュータ等において、中央
処理ユニット等の通常の論理回路を構成する第１のＭＯ
ＳＦＥＴのチャネル領域に、基板表面近傍にピーク濃度
を持つべく第１の不純物をイオン注入した後、例えばフ
ラッシュメモリの周辺回路を構成する第２のＭＯＳＦＥ
Ｔの耐圧性を高めるための熱処理に先立って、基板内部
の所定の深さにその絶対値が第１の不純物より小さなピ
ーク濃度を持つべく逆導電型の第２の不純物をイオン注
入する。
【００１１】
【作用】上記手段によれば、熱処理によって平坦化した
第１の不純物の濃度分布を第２の不純物の濃度分布によ
り相殺し、ほぼ熱処理前の状態つまりは基板表面近傍に
ピーク濃度を持ちかつ基板内部の比較的深い位置におい
て低濃度となるべく修正することができる。この結果、
中央処理ユニット等の通常の論理回路を構成する第１の
ＭＯＳＦＥＴの空乏層内の不純物濃度の平均値を小さく
し、そのドレインソース電流を大きくして、熱処理によ
る第１のＭＯＳＦＥＴの動作速度の低下を抑制できるた
め、フラッシュメモリを内蔵するシングルチップマイク
ロコンピュータ等の高速化を推進することができる。
第１の不純物の濃度分布を第２の不純物の濃度分布によ
り相殺し、ほぼ熱処理前の状態つまりは基板表面近傍に
ピーク濃度を持ちかつ基板内部の比較的深い位置におい
て低濃度となるべく修正することができる。この結果、
中央処理ユニット等の通常の論理回路を構成する第１の
ＭＯＳＦＥＴの空乏層内の不純物濃度の平均値を小さく
し、そのドレインソース電流を大きくして、熱処理によ
る第１のＭＯＳＦＥＴの動作速度の低下を抑制できるた
め、フラッシュメモリを内蔵するシングルチップマイク
ロコンピュータ等の高速化を推進することができる。
【００１２】
【実施例】図１には、この発明が適用されたシングルチ
ップマイクロコンピュータの一実施例の基板配置図が示
されている。同図をもとに、まずこの実施例のシングル
チップマイクロコンピュータの構成及び基板配置の概要
について説明する。なお、以下の説明では、図１の位置
関係をもって半導体基板面の上下左右を表す。
ップマイクロコンピュータの一実施例の基板配置図が示
されている。同図をもとに、まずこの実施例のシングル
チップマイクロコンピュータの構成及び基板配置の概要
について説明する。なお、以下の説明では、図１の位置
関係をもって半導体基板面の上下左右を表す。
【００１３】図１において、この実施例のシングルチッ
プマイクロコンピュータは、特に制限されないが、Ｐ型
半導体基板ＰＳＵＢの中央上部に配置される中央処理ユ
ニットＣＰＵをその基本構成要素とする。中央処理ユニ
ットＣＰＵの下部には、中央処理ユニットＣＰＵの動作
に必要な制御プログラムや固定データ等を格納するため
のフラッシュメモリＦＭＥＭが配置され、その右側に
は、クロック発生回路ＣＰＧ，タイマー回路ＴＩＭ及び
制御回路ＣＴＬが配置される。また、フラッシュメモリ
ＦＭＥＭの右側には、ランダムアクセスメモリＲＡＭ及
びアナログ／ディジタル変換回路Ａ／Ｄが配置され、こ
れらの回路の周辺には、半導体基板ＰＳＵＢの四辺に沿
って１２個の入出力ポートＰ１〜ＰＣが配置される。
プマイクロコンピュータは、特に制限されないが、Ｐ型
半導体基板ＰＳＵＢの中央上部に配置される中央処理ユ
ニットＣＰＵをその基本構成要素とする。中央処理ユニ
ットＣＰＵの下部には、中央処理ユニットＣＰＵの動作
に必要な制御プログラムや固定データ等を格納するため
のフラッシュメモリＦＭＥＭが配置され、その右側に
は、クロック発生回路ＣＰＧ，タイマー回路ＴＩＭ及び
制御回路ＣＴＬが配置される。また、フラッシュメモリ
ＦＭＥＭの右側には、ランダムアクセスメモリＲＡＭ及
びアナログ／ディジタル変換回路Ａ／Ｄが配置され、こ
れらの回路の周辺には、半導体基板ＰＳＵＢの四辺に沿
って１２個の入出力ポートＰ１〜ＰＣが配置される。
【００１４】ここで、中央処理ユニットＣＰＵは、予め
フラッシュメモリＦＭＥＭに格納される制御プログラム
に従ってステップ動作し、所定の論理演算処理を実行す
るとともに、マイクロコンピュータの各部を制御・統轄
する。また、フラッシュメモリＦＭＥＭは、前述のよう
に、中央処理ユニットＣＰＵの動作に必要な制御プログ
ラムや固定データ等を格納し、ランダムアクセスメモリ
ＲＡＭは、中央処理ユニットＣＰＵの演算結果や入出力
ポートＰ１〜ＰＣを介して入出力されるデータ等を一時
的に格納する。さらに、クロック発生回路ＣＰＧは、中
央処理ユニットＣＰＵのステップ動作に必要なクロック
信号を形成し、タイマー回路ＴＩＭは、クロック発生回
路ＣＰＧから供給されるクロック信号に従って所定の時
間計時やカレンダー機能を実現する。また、制御回路Ｃ
ＴＬは、フラッシュメモリＦＭＥＭやランダムアクセス
メモリＲＡＭ等の各種入出力装置に対するアクセスを管
理するとともに、中央処理ユニットＣＰＵに対する割り
込み要求等を管理し、アナログ／ディジタル変換回路Ａ
／Ｄは、外部のセンサから入力されるアナログ信号を所
定ビットのディジタル信号に変換する。
フラッシュメモリＦＭＥＭに格納される制御プログラム
に従ってステップ動作し、所定の論理演算処理を実行す
るとともに、マイクロコンピュータの各部を制御・統轄
する。また、フラッシュメモリＦＭＥＭは、前述のよう
に、中央処理ユニットＣＰＵの動作に必要な制御プログ
ラムや固定データ等を格納し、ランダムアクセスメモリ
ＲＡＭは、中央処理ユニットＣＰＵの演算結果や入出力
ポートＰ１〜ＰＣを介して入出力されるデータ等を一時
的に格納する。さらに、クロック発生回路ＣＰＧは、中
央処理ユニットＣＰＵのステップ動作に必要なクロック
信号を形成し、タイマー回路ＴＩＭは、クロック発生回
路ＣＰＧから供給されるクロック信号に従って所定の時
間計時やカレンダー機能を実現する。また、制御回路Ｃ
ＴＬは、フラッシュメモリＦＭＥＭやランダムアクセス
メモリＲＡＭ等の各種入出力装置に対するアクセスを管
理するとともに、中央処理ユニットＣＰＵに対する割り
込み要求等を管理し、アナログ／ディジタル変換回路Ａ
／Ｄは、外部のセンサから入力されるアナログ信号を所
定ビットのディジタル信号に変換する。
【００１５】この実施例において、中央処理ユニットＣ
ＰＵを含む通常の論理回路は、例えば＋３Ｖのような比
較的小さな絶対値の電源電圧ＶＣＣをその動作電源と
し、フラッシュメモリＦＭＥＭは、例えば＋１２Ｖのよ
うな比較的大きな絶対値の内部電圧ＶＰをその消去電圧
とする。したがって、特にフラッシュメモリＦＭＥＭの
周辺回路等を構成するＭＯＳＦＥＴＱ２は、消去電圧Ｖ
Ｐが印加されても素子破壊を生じないような充分な耐圧
性を持つことが必須条件とされ、このような高い耐圧性
を実現するための比較的高温下での熱処理を必要とす
る。
ＰＵを含む通常の論理回路は、例えば＋３Ｖのような比
較的小さな絶対値の電源電圧ＶＣＣをその動作電源と
し、フラッシュメモリＦＭＥＭは、例えば＋１２Ｖのよ
うな比較的大きな絶対値の内部電圧ＶＰをその消去電圧
とする。したがって、特にフラッシュメモリＦＭＥＭの
周辺回路等を構成するＭＯＳＦＥＴＱ２は、消去電圧Ｖ
Ｐが印加されても素子破壊を生じないような充分な耐圧
性を持つことが必須条件とされ、このような高い耐圧性
を実現するための比較的高温下での熱処理を必要とす
る。
【００１６】図２には、図１のシングルチップマイクロ
コンピュータに含まれるＭＯＳＦＥＴの形成過程を説明
するための一実施例の部分的なプロセスフロー図が示さ
れている。また、図３には、図１のシングルチップマイ
クロコンピュータの中央処理ユニットＣＰＵ等の通常の
論理回路に含まれるＭＯＳＦＥＴＱ１のボロンイオン注
入直後及び高温アニール後における不純物濃度分布が示
されている。さらに、図４には、ＭＯＳＦＥＴＱ１の砒
素イオン注入直後及び高温アニール後における不純物濃
度分布が示され、図５には、その高温アニール後におけ
るボロンの不純物濃度分布を砒素の不純物濃度分布によ
り相殺した場合の不純物濃度分布が示されている。これ
らの図をもとに、この実施例のシングルチップマイクロ
コンピュータのＭＯＳＦＥＴ形成工程の概要と熱処理に
よるＭＯＳＦＥＴＱ１の濃度分布の変化ならびにその特
徴について説明する。
コンピュータに含まれるＭＯＳＦＥＴの形成過程を説明
するための一実施例の部分的なプロセスフロー図が示さ
れている。また、図３には、図１のシングルチップマイ
クロコンピュータの中央処理ユニットＣＰＵ等の通常の
論理回路に含まれるＭＯＳＦＥＴＱ１のボロンイオン注
入直後及び高温アニール後における不純物濃度分布が示
されている。さらに、図４には、ＭＯＳＦＥＴＱ１の砒
素イオン注入直後及び高温アニール後における不純物濃
度分布が示され、図５には、その高温アニール後におけ
るボロンの不純物濃度分布を砒素の不純物濃度分布によ
り相殺した場合の不純物濃度分布が示されている。これ
らの図をもとに、この実施例のシングルチップマイクロ
コンピュータのＭＯＳＦＥＴ形成工程の概要と熱処理に
よるＭＯＳＦＥＴＱ１の濃度分布の変化ならびにその特
徴について説明する。
【００１７】なお、図２には、ＭＯＳＦＥＴの形成過程
にあわせて、中央処理ユニットＣＰＵ等の通常の論理回
路を構成するＭＯＳＦＥＴＱ１（第１のＭＯＳＦＥＴ）
とフラッシュメモリＦＭＥＭの周辺回路を構成するＭＯ
ＳＦＥＴＱ２（第２のＭＯＳＦＥＴ）の部分的な断面構
造が示されている。また、チャネル下におけるボロン及
び砒素の不純物濃度は、実際には相互に影響しあって変
化するが、図３及び図４では、それぞれが単独にイオン
注入される状態で示されている。
にあわせて、中央処理ユニットＣＰＵ等の通常の論理回
路を構成するＭＯＳＦＥＴＱ１（第１のＭＯＳＦＥＴ）
とフラッシュメモリＦＭＥＭの周辺回路を構成するＭＯ
ＳＦＥＴＱ２（第２のＭＯＳＦＥＴ）の部分的な断面構
造が示されている。また、チャネル下におけるボロン及
び砒素の不純物濃度は、実際には相互に影響しあって変
化するが、図３及び図４では、それぞれが単独にイオン
注入される状態で示されている。
【００１８】図２において、この実施例のシングルチッ
プマイクロコンピュータにおけるＭＯＳＦＥＴの形成工
程は、ステップＳＴ１によるフィールド酸化膜の形成
と、イオン打ち込みに先立つ酸化シリコン膜ＳｉＯ2 の
形成とにより開始される。Ｐ型半導体基板ＰＳＵＢに所
定の深さをもって形成されたＰ型ウェル領域ＰＷＥＬＬ
には、上記酸化シリコン膜ＳｉＯ2 を介してＢ+ つまり
ボロンイオンの注入が行われる。この結果、ＭＯＳＦＥ
ＴＱ１のチャネル領域となるＰ型ウェル領域ＰＷＥＬＬ
には、図３に実線で示されるように、半導体基板の表面
近傍にピーク濃度を持つべくＰ型（第１導電型）の不純
物（第１の不純物）が注入される。これにより、ＭＯＳ
ＦＥＴＱ１は、所定のしきい値電圧を持つべくその特性
が制御されるとともに、そのパンチスルー耐圧が高めら
れるものとなる。なお、ボロンイオン注入によるＰ型不
純物の濃度分布は、図３に点線で示されるように、ＭＯ
ＳＦＥＴＱ２の耐圧性を高めるためのアニール処理つま
り熱処理が行われることで平坦化し、空乏層内の不純物
濃度は大きくなる。
プマイクロコンピュータにおけるＭＯＳＦＥＴの形成工
程は、ステップＳＴ１によるフィールド酸化膜の形成
と、イオン打ち込みに先立つ酸化シリコン膜ＳｉＯ2 の
形成とにより開始される。Ｐ型半導体基板ＰＳＵＢに所
定の深さをもって形成されたＰ型ウェル領域ＰＷＥＬＬ
には、上記酸化シリコン膜ＳｉＯ2 を介してＢ+ つまり
ボロンイオンの注入が行われる。この結果、ＭＯＳＦＥ
ＴＱ１のチャネル領域となるＰ型ウェル領域ＰＷＥＬＬ
には、図３に実線で示されるように、半導体基板の表面
近傍にピーク濃度を持つべくＰ型（第１導電型）の不純
物（第１の不純物）が注入される。これにより、ＭＯＳ
ＦＥＴＱ１は、所定のしきい値電圧を持つべくその特性
が制御されるとともに、そのパンチスルー耐圧が高めら
れるものとなる。なお、ボロンイオン注入によるＰ型不
純物の濃度分布は、図３に点線で示されるように、ＭＯ
ＳＦＥＴＱ２の耐圧性を高めるためのアニール処理つま
り熱処理が行われることで平坦化し、空乏層内の不純物
濃度は大きくなる。
【００１９】この実施例では、次に、ステップＳＴ２に
よるＡｓ+ つまり砒素イオンの注入が行われる。ＭＯＳ
ＦＥＴＱ１のチャネル領域となるＰ型ウェル領域ＰＷＥ
ＬＬには、図４に実線で示されるように、基板内部にピ
ーク濃度を持つべく逆導電型つまりＮ型（第２導電型）
の不純物（第２の不純物）が注入される。なお、このＮ
型不純物は、打ち込みエネルギーが所定値に設定される
ことで、基板内部の所定の深さにピーク濃度を持つもの
とされ、その絶対値も上記Ｐ型不純物のピーク濃度の絶
対値より小さくされる。また、Ｎ型不純物の濃度分布
は、図４に点線で示されるように、ＭＯＳＦＥＴＱ２の
耐圧性を高めるためのアニール処理が行われることでや
や平坦化するが、大きな変化は呈しない。
よるＡｓ+ つまり砒素イオンの注入が行われる。ＭＯＳ
ＦＥＴＱ１のチャネル領域となるＰ型ウェル領域ＰＷＥ
ＬＬには、図４に実線で示されるように、基板内部にピ
ーク濃度を持つべく逆導電型つまりＮ型（第２導電型）
の不純物（第２の不純物）が注入される。なお、このＮ
型不純物は、打ち込みエネルギーが所定値に設定される
ことで、基板内部の所定の深さにピーク濃度を持つもの
とされ、その絶対値も上記Ｐ型不純物のピーク濃度の絶
対値より小さくされる。また、Ｎ型不純物の濃度分布
は、図４に点線で示されるように、ＭＯＳＦＥＴＱ２の
耐圧性を高めるためのアニール処理が行われることでや
や平坦化するが、大きな変化は呈しない。
【００２０】イオン打ち込みを終えた半導体基板には、
ステップＳＴ３において、ＭＯＳＦＥＴＱ１及びＱ２の
ゲート電極となるポリシリコンＰｏｌｙＳｉ及びタング
ステンシリコンＷＳＩ2 の形成が行われる。また、ステ
ップＳＴ４において、ＭＯＳＦＥＴＱ２のソース及びド
レインとなる一対のＮ型高濃度半導体領域Ｎ+ を形成す
るためのＰ+ つまり燐イオンの打ち込みが行われた後、
１０００℃程度の高温下でのアニール処理が行われる。
この結果、フラッシュメモリの周辺回路を構成するＭＯ
ＳＦＥＴＱ２の耐圧性を高め、消去電圧ＶＰが印加され
ることによるＭＯＳＦＥＴＱ２の素子破壊を防止でき
る。最後に、ステップＳＴ５において、ＭＯＳＦＥＴＱ
１の一対のＮ型低濃度半導体領域Ｎ- を形成するための
Ｐ+ つまり燐イオンの打ち込みが行われ、ゲート電極の
サイドウォールが形成された後、ＭＯＳＦＥＴＱ１のソ
ース及びドレインとなる一対のＮ型高濃度半導体領域Ｎ
+ を形成するためのＡｓつまり砒素イオンの打ち込みが
行われる。
ステップＳＴ３において、ＭＯＳＦＥＴＱ１及びＱ２の
ゲート電極となるポリシリコンＰｏｌｙＳｉ及びタング
ステンシリコンＷＳＩ2 の形成が行われる。また、ステ
ップＳＴ４において、ＭＯＳＦＥＴＱ２のソース及びド
レインとなる一対のＮ型高濃度半導体領域Ｎ+ を形成す
るためのＰ+ つまり燐イオンの打ち込みが行われた後、
１０００℃程度の高温下でのアニール処理が行われる。
この結果、フラッシュメモリの周辺回路を構成するＭＯ
ＳＦＥＴＱ２の耐圧性を高め、消去電圧ＶＰが印加され
ることによるＭＯＳＦＥＴＱ２の素子破壊を防止でき
る。最後に、ステップＳＴ５において、ＭＯＳＦＥＴＱ
１の一対のＮ型低濃度半導体領域Ｎ- を形成するための
Ｐ+ つまり燐イオンの打ち込みが行われ、ゲート電極の
サイドウォールが形成された後、ＭＯＳＦＥＴＱ１のソ
ース及びドレインとなる一対のＮ型高濃度半導体領域Ｎ
+ を形成するためのＡｓつまり砒素イオンの打ち込みが
行われる。
【００２１】ところで、ＭＯＳＦＥＴＱ１のチャネル下
におけるＰ型不純物の濃度分布は、図３に点線で示した
ように、ステップＳＴ４による熱処理が行われることで
平坦化され、空乏層内の不純物濃度は大きくなる。とこ
ろが、この実施例のシングルチップマイクロコンピュー
タでは、前述のように、ステップＳＴ２において砒素イ
オンの打ち込みが行われ、その濃度分布は、アニール処
理が行われた後も基板内部にピーク濃度を持つ。したが
って、平坦化されたＰ型不純物の濃度分布は、図５に示
されるように、基板内部にピーク濃度を持つＮ型不純物
の濃度分布によって相殺され、ほぼ熱処理前の状態つま
りは基板表面近傍にピーク濃度を持ちかつ基板内部の比
較的深い位置で低濃度となるべく修正される。
におけるＰ型不純物の濃度分布は、図３に点線で示した
ように、ステップＳＴ４による熱処理が行われることで
平坦化され、空乏層内の不純物濃度は大きくなる。とこ
ろが、この実施例のシングルチップマイクロコンピュー
タでは、前述のように、ステップＳＴ２において砒素イ
オンの打ち込みが行われ、その濃度分布は、アニール処
理が行われた後も基板内部にピーク濃度を持つ。したが
って、平坦化されたＰ型不純物の濃度分布は、図５に示
されるように、基板内部にピーク濃度を持つＮ型不純物
の濃度分布によって相殺され、ほぼ熱処理前の状態つま
りは基板表面近傍にピーク濃度を持ちかつ基板内部の比
較的深い位置で低濃度となるべく修正される。
【００２２】周知のように、通常の論理回路を構成する
ＭＯＳＦＥＴＱ１のチャネルを介して流されるドレイン
ソース電流Ｉｄｓは、そのゲート幅をＷ、図６における
ソースＳから距離ｙの位置に誘起される表面電子密度を
Ｑ、チャネル表面における電子の実効的な移動度をμｅ
ｆｆ、ｙ点における電界をεｙとするとき、 Ｉｄｓ＝Ｗ・Ｑ・μｅｆｆ・εｙ として得られる。また、上式の表面電子密度Ｑは、ＭＯ
ＳＦＥＴＱ１のゲート容量をＣｏ、ゲート電圧をＶｇ、
フラットバンド電圧をＶｆｂ、フェルミポテンシャルを
φｆ、ｙ点での電位をＶ(y) 、シリコンの比誘電率をε
ｓ、真空の誘電率をεｏ、電子の電荷量をｑ、不純物濃
度をＮａとするとき、 Ｑ＝−Ｃｏ×｛Ｖｇ−Ｖｆｂ−２φｆ−Ｖ(y) ｝ ＋［２εｓ・εｏ・ｑ・Ｎａ｛Ｖ(y) ＋２φｆ｝］1/2 となる。したがって、熱処理によるＰ型不純物の濃度分
布の平坦化は、空乏層内の不純物濃度Ｎａを大きくし表
面電子密度Ｑを小さくして、ＭＯＳＦＥＴＱ１のドレイ
ンソース電流Ｉｄｓを小さくする原因となる。
ＭＯＳＦＥＴＱ１のチャネルを介して流されるドレイン
ソース電流Ｉｄｓは、そのゲート幅をＷ、図６における
ソースＳから距離ｙの位置に誘起される表面電子密度を
Ｑ、チャネル表面における電子の実効的な移動度をμｅ
ｆｆ、ｙ点における電界をεｙとするとき、 Ｉｄｓ＝Ｗ・Ｑ・μｅｆｆ・εｙ として得られる。また、上式の表面電子密度Ｑは、ＭＯ
ＳＦＥＴＱ１のゲート容量をＣｏ、ゲート電圧をＶｇ、
フラットバンド電圧をＶｆｂ、フェルミポテンシャルを
φｆ、ｙ点での電位をＶ(y) 、シリコンの比誘電率をε
ｓ、真空の誘電率をεｏ、電子の電荷量をｑ、不純物濃
度をＮａとするとき、 Ｑ＝−Ｃｏ×｛Ｖｇ−Ｖｆｂ−２φｆ−Ｖ(y) ｝ ＋［２εｓ・εｏ・ｑ・Ｎａ｛Ｖ(y) ＋２φｆ｝］1/2 となる。したがって、熱処理によるＰ型不純物の濃度分
布の平坦化は、空乏層内の不純物濃度Ｎａを大きくし表
面電子密度Ｑを小さくして、ＭＯＳＦＥＴＱ１のドレイ
ンソース電流Ｉｄｓを小さくする原因となる。
【００２３】しかしながら、この実施例では、ステップ
ＳＴ２における砒素イオンの打ち込みによって、このＰ
型不純物の濃度分布がほぼ熱処理前の状態つまりは基板
表面近傍にピーク濃度を持ちかつ基板内部の比較的深い
位置で低濃度となるべく修正され、その空乏層内の不純
物濃度は小さくされる。このため、表面電子密度Ｑが回
復して大きくなり、相応してＭＯＳＦＥＴＱ１のドレイ
ンソース電流Ｉｄｓが大きくなる。この結果、熱処理に
よるＭＯＳＦＥＴＱ１つまりは通常の論理回路の動作速
度の低下を抑制でき、これによってフラッシュメモリを
内蔵するシングルチップマイクロコンピュータの高速化
を推進することができるものである。
ＳＴ２における砒素イオンの打ち込みによって、このＰ
型不純物の濃度分布がほぼ熱処理前の状態つまりは基板
表面近傍にピーク濃度を持ちかつ基板内部の比較的深い
位置で低濃度となるべく修正され、その空乏層内の不純
物濃度は小さくされる。このため、表面電子密度Ｑが回
復して大きくなり、相応してＭＯＳＦＥＴＱ１のドレイ
ンソース電流Ｉｄｓが大きくなる。この結果、熱処理に
よるＭＯＳＦＥＴＱ１つまりは通常の論理回路の動作速
度の低下を抑制でき、これによってフラッシュメモリを
内蔵するシングルチップマイクロコンピュータの高速化
を推進することができるものである。
【００２４】以上の本実施例に示されるように、この発
明をフラッシュメモリを内蔵するシングルチップマイク
ロコンピュータ等の半導体装置に適用することで、次の
ような作用効果が得られる。すなわち、 （１）フラッシュメモリを内蔵するシングルチップマイ
クロコンピュータ等において、通常の論理回路を構成す
る第１のＭＯＳＦＥＴのチャネル領域に、基板表面近傍
にピーク濃度を持つべく第１の不純物をイオン注入した
後、フラッシュメモリの周辺回路を構成する第２のＭＯ
ＳＦＥＴの耐圧性を高めるための熱処理に先立って、基
板内部の所定の深さにその絶対値が第１の不純物より小
さなピーク濃度を持つべく逆導電型の第２の不純物をイ
オン注入することで、熱処理により平坦化した第１の不
純物の濃度分布を第２の不純物の濃度分布により相殺
し、ほぼ熱処理前の状態つまりは基板表面近傍にピーク
濃度を持ちかつ基板内部の比較的深い位置で低濃度とな
るべく修正できるという効果が得られる。
明をフラッシュメモリを内蔵するシングルチップマイク
ロコンピュータ等の半導体装置に適用することで、次の
ような作用効果が得られる。すなわち、 （１）フラッシュメモリを内蔵するシングルチップマイ
クロコンピュータ等において、通常の論理回路を構成す
る第１のＭＯＳＦＥＴのチャネル領域に、基板表面近傍
にピーク濃度を持つべく第１の不純物をイオン注入した
後、フラッシュメモリの周辺回路を構成する第２のＭＯ
ＳＦＥＴの耐圧性を高めるための熱処理に先立って、基
板内部の所定の深さにその絶対値が第１の不純物より小
さなピーク濃度を持つべく逆導電型の第２の不純物をイ
オン注入することで、熱処理により平坦化した第１の不
純物の濃度分布を第２の不純物の濃度分布により相殺
し、ほぼ熱処理前の状態つまりは基板表面近傍にピーク
濃度を持ちかつ基板内部の比較的深い位置で低濃度とな
るべく修正できるという効果が得られる。
【００２５】（２）上記（１）項により、通常の論理回
路を構成する第１のＭＯＳＦＥＴの空乏層内の不純物濃
度を小さくし、そのドレインソース電流を大きくするこ
とができるという効果が得られる。 （３）上記（１）項及び（２）項により、熱処理による
第１のＭＯＳＦＥＴの動作速度の低下を抑制し、フラッ
シュメモリを内蔵するシングルチップマイクロコンピュ
ータ等の高速化を推進できるという効果が得られる。
路を構成する第１のＭＯＳＦＥＴの空乏層内の不純物濃
度を小さくし、そのドレインソース電流を大きくするこ
とができるという効果が得られる。 （３）上記（１）項及び（２）項により、熱処理による
第１のＭＯＳＦＥＴの動作速度の低下を抑制し、フラッ
シュメモリを内蔵するシングルチップマイクロコンピュ
ータ等の高速化を推進できるという効果が得られる。
【００２６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シングルチップマイクロコンピュー
タのブロック構成は、この実施例による制約を受けない
し、その基板配置も種々の実施形態を採りうる。図２に
おいて、イオン注入に供されるボロン及び砒素ならびに
燐は、他の同等の材料に置き換えることができるし、Ｍ
ＯＳＦＥＴの形成過程もこの実施例に限定されない。図
３ないし図５において、ＭＯＳＦＥＴＱ１のチャネル下
における不純物の具体的な濃度分布は、種々の実施形態
を採ることができる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シングルチップマイクロコンピュー
タのブロック構成は、この実施例による制約を受けない
し、その基板配置も種々の実施形態を採りうる。図２に
おいて、イオン注入に供されるボロン及び砒素ならびに
燐は、他の同等の材料に置き換えることができるし、Ｍ
ＯＳＦＥＴの形成過程もこの実施例に限定されない。図
３ないし図５において、ＭＯＳＦＥＴＱ１のチャネル下
における不純物の具体的な濃度分布は、種々の実施形態
を採ることができる。
【００２７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、絶対値の大きな内部電圧を必要とする他の各種のメ
モリ集積回路装置やこのようなメモリ集積回路を内蔵す
る各種のディジタル集積回路装置及びゲートアレイ集積
回路装置等にも適用できる。この発明は、少なくとも通
常の論理回路を構成するＭＯＳＦＥＴと熱処理を必要と
するＭＯＳＦＥＴとを含む半導体装置に広く適用でき
る。
てなされた発明をその背景となった利用分野であるシン
グルチップマイクロコンピュータに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、絶対値の大きな内部電圧を必要とする他の各種のメ
モリ集積回路装置やこのようなメモリ集積回路を内蔵す
る各種のディジタル集積回路装置及びゲートアレイ集積
回路装置等にも適用できる。この発明は、少なくとも通
常の論理回路を構成するＭＯＳＦＥＴと熱処理を必要と
するＭＯＳＦＥＴとを含む半導体装置に広く適用でき
る。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、フラッシュメモリを内蔵す
るシングルチップマイクロコンピュータ等において、通
常の論理回路を構成する第１のＭＯＳＦＥＴのチャネル
領域に、半導体基板の表面近傍にピーク濃度を持つべく
第１の不純物をイオン注入した後、フラッシュメモリの
周辺回路等を構成する第２のＭＯＳＦＥＴの耐圧性を高
めるための熱処理に先立って、基板内部の所定の深さに
その絶対値が第１の不純物より小さなピーク濃度を持つ
べく逆導電型の第２の不純物をイオン注入することで、
熱処理によって平坦化した第１の不純物の濃度分布を第
２の不純物の濃度分布により相殺し、ほぼ熱処理前の状
態つまりは基板表面近傍にピーク濃度を持ちかつ基板内
部の比較的深い位置において低濃度となるべく修正する
ことができる。この結果、通常の論理回路を構成する第
１のＭＯＳＦＥＴの空乏層内における不純物濃度を小さ
くし、そのドレインソース電流を大きくして、熱処理に
よる第１のＭＯＳＦＥＴの動作速度の低下を抑制できる
ため、フラッシュメモリを内蔵するシングルチップマイ
クロコンピュータ等の高速化を推進することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、フラッシュメモリを内蔵す
るシングルチップマイクロコンピュータ等において、通
常の論理回路を構成する第１のＭＯＳＦＥＴのチャネル
領域に、半導体基板の表面近傍にピーク濃度を持つべく
第１の不純物をイオン注入した後、フラッシュメモリの
周辺回路等を構成する第２のＭＯＳＦＥＴの耐圧性を高
めるための熱処理に先立って、基板内部の所定の深さに
その絶対値が第１の不純物より小さなピーク濃度を持つ
べく逆導電型の第２の不純物をイオン注入することで、
熱処理によって平坦化した第１の不純物の濃度分布を第
２の不純物の濃度分布により相殺し、ほぼ熱処理前の状
態つまりは基板表面近傍にピーク濃度を持ちかつ基板内
部の比較的深い位置において低濃度となるべく修正する
ことができる。この結果、通常の論理回路を構成する第
１のＭＯＳＦＥＴの空乏層内における不純物濃度を小さ
くし、そのドレインソース電流を大きくして、熱処理に
よる第１のＭＯＳＦＥＴの動作速度の低下を抑制できる
ため、フラッシュメモリを内蔵するシングルチップマイ
クロコンピュータ等の高速化を推進することができる。
【図１】この発明が適用されたシングルチップマイクロ
コンピュータの一実施例を示す基板配置図である。
コンピュータの一実施例を示す基板配置図である。
【図２】図１のシングルチップマイクロコンピュータに
含まれるＭＯＳＦＥＴの形成過程を説明するための一実
施例を示す部分的なプロセスフロー図である。
含まれるＭＯＳＦＥＴの形成過程を説明するための一実
施例を示す部分的なプロセスフロー図である。
【図３】図１のシングルチップマイクロコンピュータの
通常の論理回路に含まれるＭＯＳＦＥＴのボロンイオン
注入直後及び高温アニール後における不純物濃度分布図
である。
通常の論理回路に含まれるＭＯＳＦＥＴのボロンイオン
注入直後及び高温アニール後における不純物濃度分布図
である。
【図４】図１のシングルチップマイクロコンピュータの
通常の論理回路に含まれるＭＯＳＦＥＴの砒素イオン注
入直後及び高温アニール後における不純物濃度分布図で
ある。
通常の論理回路に含まれるＭＯＳＦＥＴの砒素イオン注
入直後及び高温アニール後における不純物濃度分布図で
ある。
【図５】図１のシングルチップマイクロコンピュータの
通常の論理回路に含まれるＭＯＳＦＥＴの高温アニール
後におけるボロンの不純物濃度を砒素の不純物濃度によ
り相殺した場合の不純物濃度分布図である。
通常の論理回路に含まれるＭＯＳＦＥＴの高温アニール
後におけるボロンの不純物濃度を砒素の不純物濃度によ
り相殺した場合の不純物濃度分布図である。
【図６】図１のシングルチップマイクロコンピュータの
通常の論理回路に含まれるＭＯＳＦＥＴの一実施例を示
す断面構造図である。
通常の論理回路に含まれるＭＯＳＦＥＴの一実施例を示
す断面構造図である。
【図７】従来のシングルチップマイクロコンピュータに
含まれるＭＯＳＦＥＴの形成過程を説明するための一例
を示す部分的なプロセスフロー図である。
含まれるＭＯＳＦＥＴの形成過程を説明するための一例
を示す部分的なプロセスフロー図である。
【図８】図７のシングルチップマイクロコンピュータの
通常の論理回路に含まれるＭＯＳＦＥＴのボロンイオン
注入直後及び高温アニール後における不純物濃度分布で
ある。
通常の論理回路に含まれるＭＯＳＦＥＴのボロンイオン
注入直後及び高温アニール後における不純物濃度分布で
ある。
ＰＳＵＢ・・・Ｐ型半導体基板、ＣＰＵ・・・中央処理
ユニット、ＦＭＥＭ・・・フラッシュメモリ、ＣＰＧ・
・・クロック発生回路、ＴＩＭ・・・タイマー回路、Ｃ
ＴＬ・・・制御回路、ＲＡＭ・・・ランダムアクセスメ
モリ、Ａ／Ｄ・・・アナログ／ディジタル変換回路、Ｐ
１〜ＰＣ・・・入出力ポート。Ｑ１・・・通常の論理回
路を構成するＮチャンネルＭＯＳＦＥＴ、Ｑ２・・・フ
ラッシュメモリの周辺回路を構成するＮチャンネルＭＯ
ＳＦＥＴ、ＰＷＥＬＬ・・・Ｐ型ウェル領域、ＳｉＯ2
・・・酸化シリコン膜、ＰｏｌｙＳｉ・・・ポリシリコ
ン、ＷＳＩ2 ・・・タングステンシリサイド、Ｎ+ ・・
・Ｎ型高濃度半導体領域、Ｎ- ・・・Ｎ型低濃度半導体
領域。Ｂ・・・ボロン、Ａｓ・・・砒素、Ｐ・・・燐。
Ｓ・・・ソース、Ｄ・・・ドレイン、Ｇ・・・ゲート、
ＩＳ・・・ゲート酸化膜、ＣＨ・・・チャネル、ＤＬ・
・・空乏層。
ユニット、ＦＭＥＭ・・・フラッシュメモリ、ＣＰＧ・
・・クロック発生回路、ＴＩＭ・・・タイマー回路、Ｃ
ＴＬ・・・制御回路、ＲＡＭ・・・ランダムアクセスメ
モリ、Ａ／Ｄ・・・アナログ／ディジタル変換回路、Ｐ
１〜ＰＣ・・・入出力ポート。Ｑ１・・・通常の論理回
路を構成するＮチャンネルＭＯＳＦＥＴ、Ｑ２・・・フ
ラッシュメモリの周辺回路を構成するＮチャンネルＭＯ
ＳＦＥＴ、ＰＷＥＬＬ・・・Ｐ型ウェル領域、ＳｉＯ2
・・・酸化シリコン膜、ＰｏｌｙＳｉ・・・ポリシリコ
ン、ＷＳＩ2 ・・・タングステンシリサイド、Ｎ+ ・・
・Ｎ型高濃度半導体領域、Ｎ- ・・・Ｎ型低濃度半導体
領域。Ｂ・・・ボロン、Ａｓ・・・砒素、Ｐ・・・燐。
Ｓ・・・ソース、Ｄ・・・ドレイン、Ｇ・・・ゲート、
ＩＳ・・・ゲート酸化膜、ＣＨ・・・チャネル、ＤＬ・
・・空乏層。
Claims (4)
- 【請求項１】 第１のＭＯＳＦＥＴのチャネル領域に第
１導電型の第１の不純物をイオン注入する工程と、上記
第１の不純物の熱処理後における深さ方向の濃度分布を
補正するために第２導電型の第２の不純物をイオン注入
する工程とを経て形成されることを特徴とする半導体装
置。 - 【請求項２】 上記第１の不純物は、半導体基板の表面
近傍にピーク濃度を有するものであり、上記第２の不純
物は、半導体基板内部の所定の深さにピーク濃度を有す
るものであって、上記第２の不純物のピーク濃度の絶対
値は、上記第１の不純物のピーク濃度の絶対値に比較し
て小さくされるものであることを特徴とする請求項１の
半導体装置。 - 【請求項３】 上記第１のＭＯＳＦＥＴは、通常の論理
回路に含まれるものであって、上記半導体装置は、他の
所定の内部回路に含まれかつその耐圧性を高めるために
比較的高温下での熱処理を必要とする第２のＭＯＳＦＥ
Ｔを含むものであることを特徴とする請求項１又は請求
項２の半導体装置。 - 【請求項４】 上記半導体装置は、フラッシュメモリを
内蔵するシングルチップマイクロコンピュータであっ
て、上記内部回路は、上記フラッシュメモリに含まれる
ものであることを特徴とする請求項３の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5192066A JPH0722526A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5192066A JPH0722526A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722526A true JPH0722526A (ja) | 1995-01-24 |
Family
ID=16285064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5192066A Pending JPH0722526A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722526A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344828B1 (ko) * | 1999-11-25 | 2002-07-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN102376435A (zh) * | 2010-07-02 | 2012-03-14 | 三星电机株式会社 | 变压器及具备该变压器的平板显示器装置 |
| US8648685B2 (en) | 2010-07-02 | 2014-02-11 | Samsung Electro-Mechanics Co., Ltd. | Transformer and flat panel display device including the same |
| US8698588B2 (en) | 2010-07-02 | 2014-04-15 | Samsung Electro-Mechanics Co., Ltd. | Transformer |
| US8698587B2 (en) | 2010-07-02 | 2014-04-15 | Samsung Electro-Mechanics Co., Ltd. | Transformer |
| US8698586B2 (en) | 2010-07-02 | 2014-04-15 | Samsung Electro-Mechanics Co., Ltd. | Transformer and flat panel display device including the same |
-
1993
- 1993-07-06 JP JP5192066A patent/JPH0722526A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100344828B1 (ko) * | 1999-11-25 | 2002-07-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| CN102376435A (zh) * | 2010-07-02 | 2012-03-14 | 三星电机株式会社 | 变压器及具备该变压器的平板显示器装置 |
| US8648685B2 (en) | 2010-07-02 | 2014-02-11 | Samsung Electro-Mechanics Co., Ltd. | Transformer and flat panel display device including the same |
| US8698588B2 (en) | 2010-07-02 | 2014-04-15 | Samsung Electro-Mechanics Co., Ltd. | Transformer |
| US8698587B2 (en) | 2010-07-02 | 2014-04-15 | Samsung Electro-Mechanics Co., Ltd. | Transformer |
| US8698586B2 (en) | 2010-07-02 | 2014-04-15 | Samsung Electro-Mechanics Co., Ltd. | Transformer and flat panel display device including the same |
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