JPH07226096A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】低消費電力化を図ることができる不揮発性半導
体記憶装置を提供する。 【構成】メモリセルアレイ５のビット線ＢＬ１〜ＢＬｎ
に共通の出力線ＬＣは、ＮＭＯＳトランジスタ３６を介
して電源生成回路１３に接続されている。電源生成回路
１３は電源ＶCCに基づいて選択されたビット線をプリチ
ャージするためのプリチャージ電源ＶPRを生成する。プ
リチャージ制御回路１８はリード信号ＲＤ又はアドレス
信号ＡＤに基づいて所定期間だけＨレベルとなるプリチ
ャージパルス信号φ１を生成する。パルス信号φ１の入
力に基づいてトランジスタ３６がオンし、選択されたビ
ット線は電源ＶPRによってプリチャージされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータを繰り返し書き込
むことができる不揮発性半導体記憶装置に関する。

【０００２】このような記憶装置としてＥＰＲＯＭ（er
asable programmable read only memory）、ＥＥＰＲＯ
Ｍ（electrically erasable programmable read only m
emory ）がある。

【０００３】

【従来の技術】ＥＰＲＯＭはワンチップマイクロコンピ
ュータのようなＡＳＩＣ(applicationspecific integra
ted circuit) に搭載されることが多い。従来のＥＰＲ
ＯＭへのデータの書き込み、ＥＰＲＯＭからのデータの
読み出しは、通常、非同期で行われる。ＥＰＲＯＭへの
データの書き込みは汎用のＥＰＲＯＭライタによって行
われる。ＥＰＲＯＭからのデータの読み出し時には、読
み出しに先立ってビット線がプリチャージされる。ＥＰ
ＲＯＭは非同期で動作するため、プリチャージのタイミ
ングが設定できない。そのため、ビット線は読み出し期
間中、プリチャージされる。選択されたメモリセルのオ
ン又はオフに基づくビット線の電位の微小変動がセンス
アンプによって増幅され、データが出力される。また、
近年の半導体装置の低電圧動作化に伴い、ＥＰＲＯＭに
おいても低電圧化が要求されている。そのため、センス
アンプには、例えば、複数段のカレントミラー型アンプ
からなる高感度のものが使用されている。

【０００４】また、ＥＰＲＯＭがＡＳＩＣに搭載される
場合、ＥＰＲＯＭは同期信号（クロック信号）に同期し
て動作するシステムの一部として組み込まれる。そのた
め、ＡＳＩＣにはアドレス信号、リード信号及び出力デ
ータをラッチするための複数のラッチ回路がＥＰＲＯＭ
に対応して設けられる。これらのラッチ回路は内部のク
ロック信号に同期して動作し、ＥＰＲＯＭがクロック信
号に同期して動作するものと見なせる。

【０００５】

【発明が解決しようとする課題】ところが、従来のＥＰ
ＲＯＭのビット線は、読み出し期間中、プリチャージさ
れているため、消費電力が多くなり、低消費電力化の妨
げとなっている。

【０００６】また、従来のＥＰＲＯＭがＡＳＩＣに搭載
される場合、ＥＰＲＯＭに対応して複数のラッチ回路が
必要となるため、ＡＳＩＣの集積度が低下してしまう。
さらに、高感度のセンスアンプは多くの素子によって構
成されるため、これによっても集積度が低下していた。

【０００７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、低消費電力化を図るこ
とができる不揮発性半導体記憶装置を提供することにあ
る。本発明の別の目的は、集積度の低下を抑制しつつ、
非同期動作と同期動作との両方に対応できる不揮発性半
導体記憶装置を提供することにある。

【０００８】さらに、本発明の別の目的は、センスアン
プを簡単な構成の感度の低いものとすることができ、集
積度を向上できる不揮発性半導体記憶装置を提供するこ
とにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明では、複数の不揮発性メモリセルト
ランジスタと、不揮発性メモリセルトランジスタが接続
された複数のビット線とを備えたメモリセルアレイと、
ビット線を所定の電位までプリチャージするためのプリ
チャージ電源と、メモリセルアレイから読み出されたデ
ータを増幅するためのセンスアンプと、アドレス信号に
基づいて複数のビット線を選択的に前記センスアンプに
接続するためのビット線選択回路と、センスアンプに接
続されるビット線にプリチャージ電源を供給するための
供給回路と、リード信号又はアドレス信号に基づき、セ
ンスアンプに接続されるビット線が所定期間プリチャー
ジされるように供給回路を制御するプリチャージ制御回
路とを設けた。

【００１０】請求項２の発明では、プリチャージ制御回
路を、アドレス信号又はリード信号に基づいてパルス信
号を生成するパルス生成回路と、パルス信号と所定の制
御信号とを入力し、両信号に基づいて供給回路を所定期
間制御してビット線をプリチャージさせるためのプリチ
ャージパルス信号を出力する出力回路とを設けた。

【００１１】請求項３の発明では、ビット線選択回路と
センスアンプとを接続するとともに、供給回路が接続さ
れ、かつ、複数のビット線に共通の出力線を設けた。請
求項４の発明では、直列に接続され、かつ、ゲートにデ
ータが入力される増幅用のＰＭＯＳトランジスタ及び増
幅用のＮＭＯＳトランジスタと、プリチャージパルス信
号が入力されていないときにのみオンされ、増幅用のＰ
ＭＯＳ及びＮＭＯＳトランジスタを高電位電源及び低電
位電源に接続するための活性化トランジスタとによりセ
ンスアンプを構成し、増幅用のＰＭＯＳ及びＮＭＯＳト
ランジスタ間から増幅したデータを出力するようにし
た。

【００１２】請求項５の発明では、高電位電源に基づい
てプリチャージ電源を生成する電源生成回路を設けた。
請求項６の発明では、電源生成回路を、高電位電源に直
列に接続された複数のＮＭＯＳトランジスタで構成し、
最終段のＮＭＯＳトランジスタから高電位電源を降圧さ
せたプリチャージ電源を出力するようにした。

【００１３】

【作用】請求項１によれば、センスアンプに接続される
ビット線には、供給回路によって所定期間だけプリチャ
ージ電源が供給される。そのため、消費電力が低減され
る。

【００１４】請求項２によれば、アドレス信号又はリー
ド信号に基づいてパルス信号が生成され、そのパルス信
号と所定の制御信号とに基づいて供給回路を所定期間制
御ためのプリチャージパルス信号が出力される。従っ
て、制御信号を同期信号に同期した信号又は同期信号と
非同期の信号とすることにより、記憶装置が同期又は非
同期で動作する。

【００１５】請求項３によれば、共通の出力線を介して
選択されたビット線がプリチャージされる。請求項４に
よれば、センスアンプはプリチャージパルス信号が入力
されていないときのみオンされるため、消費電力が低減
される。また、センスアンプが簡単な構成となり、集積
度が向上される。

【００１６】請求項５によれば、プリチャージ電源は高
電位電源を降圧させて生成されるため、不揮発性メモリ
セルトランジスタへの誤書き込みが防止される。請求項
６によれば、電源生成回路は供給回路が動作していない
と、それ自体の消費電力はなく、消費電力が低減され
る。

【００１７】

【実施例】以下、本発明をＥＰＲＯＭに具体化した一実
施例を図１〜図４に従って説明する。なお、本実施例に
おけるＭＯＳトランジスタは、特にことわりがないかぎ
り、エンハンスメント型とする。

【００１８】図１には本実施例のＥＰＲＯＭ１が示され
ている。このＥＰＲＯＭ１はＡＳＩＣに搭載されてい
る。ＥＰＲＯＭ１は入力バッファ２、ローデコーダ３、
コラムデコーダ４、メモリセルアレイ５、ビット線選択
回路６、センスアンプ７、電源生成回路１３、プリチャ
ージ制御回路１８、及び供給回路としてのＮＭＯＳトラ
ンジスタ３６を備えている。さらに、ＥＰＲＯＭ１はデ
ータ書き込み用のコラムゲート回路１５、プログラム用
デコーダ１６及びプログラム回路１７を備えている。Ｅ
ＰＲＯＭ１には高電位電源としての電源ＶCCと低電位電
源としての接地ＧＮＤが供給されており、ＥＰＲＯＭ１
は両電源に基づいて動作する。

【００１９】セルアレイ５は複数のワード線ＷＬ１〜Ｗ
Ｌｍ（ｍは２以上の自然数）、複数のビット線ＢＬ１〜
ＢＬｎ（ｎは２以上の自然数）、及び多数の不揮発性メ
モリセルトランジスタＣ１１〜Ｃｍｎからなる。なお、
図１ではワード線ＷＬ１，ＷＬｍ、ビット線ＢＬ１，Ｂ
Ｌ２，ＢＬｎ及びセルトランジスタＣ１１，Ｃ１２，Ｃ
１ｎ，Ｃｍ１，Ｃｍ２，Ｃｍｎのみが図示されている。
各セルトランジスタＣ１１〜Ｃｍｎはフローティングゲ
ートとコントロールゲートの２重構造を備えたＮＭＯＳ
トランジスタからなる。各セルトランジスタＣ１１〜Ｃ
ｍｎのコントロールゲートはワード線ＷＬ１〜ＷＬｍの
いずれか１つに接続されている。各セルトランジスタＣ
１１〜Ｃｍｎのドレインはビット線ＢＬ１〜ＢＬｎのい
ずれか１つに接続され、ソースは接地ＧＮＤに接続され
ている。

【００２０】セルアレイ５にはローデコーダ３及びビッ
ト線選択回路６が接続されている。デコーダ３にはバッ
ファ２が接続されている。バッファ２は複数ビットより
なるアドレス信号ＡＤを入力し、ローデコーダ３及びコ
ラムデコーダ４に出力する。

【００２１】ローデコーダ３はバッファ２を介してアド
レス信号ＡＤを入力する。デコーダ３はアドレス信号Ａ
Ｄをデコードし、セルアレイ５のワード線ＷＬ１〜ＷＬ
ｍのうち、いずれか１つを選択する、すなわち、Ｈレベ
ルにする。

【００２２】ビット線選択回路６にはコラムデコーダ４
が接続されている。デコーダ４はバッファ２を介してア
ドレス信号ＡＤを入力する。デコーダ４はアドレス信号
ＡＤを選択信号にデコードし、ビット線選択回路６に供
給する。

【００２３】ビット線選択回路６は前記ビット線ＢＬ１
〜ＢＬｎに対応したＮＭＯＳトランジスタよりなるゲー
トトランジスタ６ａ１〜６ａｎからなる。トランジスタ
６ａ１〜６ａｎのドレインは前記ビット線ＢＬ１〜ＢＬ
ｎにそれぞれ接続され、ソースは共通の出力線ＬＣに接
続されている。トランジスタ６ａ１〜６ａｎのゲートは
前記デコーダ４に接続されている。トランジスタ６ａ１
〜６ａｎのいずれか１つのみが前記デコーダ４の選択信
号によってオンされ、オンされたトランジスタは対応す
るビット線を前記出力線ＬＣに選択的に接続する。

【００２４】電源生成回路１３は電源ＶCCに直列に接続
された複数のＮＭＯＳトランジスタ１４からなる。各ト
ランジスタ１４のゲートはそのドレインに接続されてい
る。電源生成回路１３は前記ビット線ＢＬ１〜ＢＬｎの
いずれか１つをプリチャージするためのプリチャージ電
源ＶPRを生成し、最終段（電源ＶCCから最も離れた）ト
ランジスタ１４から出力する。本実施例においてトラン
ジスタ１４のしきい値電圧はＶthである。従って、プリ
チャージ電源ＶPRは電源ＶCCよりも（Ｖth×トランジス
タ１４の個数）だけ降圧された電圧となる。

【００２５】電源生成回路１３はトランジスタ３６を介
して出力線ＬＣに接続されている。トランジスタ３６の
ゲートにはプリチャージ制御回路１８からＨレベルのプ
リチャージパルス信号φ１が入力される。トランジスタ
３６はパルス信号φ１が入力されるとオンし、前記プリ
チャージ電源ＶPRを出力線ＬＣに供給する。トランジス
タ３６はパルス信号φ１が入力されないとオフし、電源
生成回路１３と出力線ＬＣとの接続を断つ。従って、ビ
ット線ＢＬ１〜ＢＬｎのいずれか１つが出力線ＬＣに接
続されているとき、プリチャージ電源ＶPRが出力線ＬＣ
に供給されると、そのビット線がプリチャージ電源ＶPR
によってプリチャージされる。

【００２６】センスアンプ７はＰＭＯＳトランジスタ
８、活性化トランジスタとしてのＰＭＯＳ及びＮＭＯＳ
トランジスタ９，１０、ＮＭＯＳトランジスタ１１及び
ＣＭＯＳインバータ１２からなる。トランジスタ８〜１
１は電源ＶCC及び接地ＧＮＤとの間に直列に接続されて
いる。トランジスタ８，１１のゲートは前記出力線ＬＣ
に接続されている。トランジスタ９のゲートには前記パ
ルス信号φ１が入力される。トランジスタ１０のゲート
にはインバータ１２を介して前記パルス信号φ１を反転
した信号が入力される。従って、パルス信号φ１が入力
されないと、トランジスタ９，１０がオンしてセンスア
ンプ７が活性化される。このとき、出力線ＬＣのレベル
に応じてトランジスタ８，１１のいずれか一方のみがオ
ンし、出力線ＬＣのレベルが電源ＶCC又は接地ＧＮＤの
レベルのデータ信号Ｄｏに反転増幅される。データ信号
Ｄｏはトランジスタスタ９，１０間の出力端子から出力
される。

【００２７】図２に示すように、プリチャージ制御回路
１８にはアドレス信号ＡＤ及びリード信号ＲＤが入力さ
れている。また、制御回路１８にはＡＳＩＣ内部の制御
信号としてのプリチャージ許可信号φＡが入力されてい
る。制御回路１８はパルス生成回路１９と、出力回路と
してのＡＮＤ回路３５とからなる。

【００２８】パルス生成回路１９はＡＮＤ回路２３及び
複数のＥｘＮＯＲ（否定排他的論理和）回路２０ａ０〜
２０ａｘ（ｘは自然数）を備えている。ＡＮＤ回路２３
の一方の入力端子にはリード信号ＲＤが入力されてい
る。ＡＮＤ回路２３の他方の入力端子にはインバータ２
４を介してリード信号ＲＤを反転した信号が入力されて
いる。インバータ２４の出力端子と接地ＧＮＤとの間に
は信号伝播の遅延時間（ディレイ）を調節するためのコ
ンデンサ２５が接続されている。ＡＮＤ回路２３は２つ
の入力信号に基づく出力信号Ｓ２３を出力する。

【００２９】従って、リード信号ＲＤがＬレベルに保持
されている状態では、コンデンサ２５はインバータ２４
のＨレベルの出力によって充電されている。ＡＮＤ回路
２３の２つの入力がＬ，Ｈであるため、ＡＮＤ回路２３
の出力はＬレベルに保持されている。リード信号ＲＤが
ＬレベルからＨレベルに変化すると、コンデンサ２５の
充電電荷はインバータ２４によって放電され始める。コ
ンデンサ２５の電圧がＨレベル（ＡＮＤ回路２３のしき
い値電圧以上）である間、ＡＮＤ回路２３の２つの入力
は共にＨレベルであるため、ＡＮＤ回路２３の出力信号
Ｓ２３はＨレベルとなる。コンデンサ２５の電圧がＬレ
ベル（ＡＮＤ回路２３のしきい値電圧未満）になると、
ＡＮＤ回路２３の２つの入力はＨ，Ｌとなるため、ＡＮ
Ｄ回路２３の出力信号Ｓ２３はＬレベルとなる。従っ
て、リード信号ＲＤがＬレベルからＨレベルに変化して
からコンデンサ２５の電圧がＨからＬに変化するまでの
期間、図３に示すようにトリガパルスＴ１が出力され
る。

【００３０】なお、リード信号ＲＤがＨレベルからＬレ
ベルに変化すると、コンデンサ２５はインバータ２４に
よって充電される。リード信号ＲＤがＬレベルであるた
め、ＡＮＤ回路２３の出力信号Ｓ２３はＬレベルに保持
され、トリガパルスは出力されない。

【００３１】ＥｘＮＯＲ回路２０ａ０〜２０ａｘの一方
の入力端子にはアドレス信号ＡＤのビットＡ０〜Ａｘが
それぞれ入力されている。ＥｘＮＯＲ回路２０ａ０〜２
０ａｘの他方の入力端子にはそれぞれインバータ２１を
介してビットＡ０〜Ａｘを反転した信号が入力されてい
る。インバータ２１の出力端子と接地ＧＮＤとの間には
信号伝播の遅延時間（ディレイ）を調節するためのコン
デンサ２２が接続されている。ＥｘＮＯＲ回路２０ａ０
〜２０ａｘは２つの入力信号に基づく出力信号ＳＧ０〜
ＳＧｘをそれぞれ出力する。

【００３２】従って、例えば、ビットＡ０がＬレベル
（論理値０）に保持されている状態では、コンデンサ２
２はインバータ２１のＨレベルの出力によって充電され
ている。ＥｘＮＯＲ回路２０ａ０の２つの入力がＬ，Ｈ
であるため、ＥｘＮＯＲ回路２０ａ０の出力信号ＳＧ０
はＬレベルに保持されている。ビットＡ０がＬレベルか
らＨレベル（論理値１）に変化すると、コンデンサ２２
の充電電荷はインバータ２２によって放電され始める。
コンデンサ２２の電圧がＨレベル（ＥｘＮＯＲ回路２０
ａ０のしきい値電圧以上）である間、ＥｘＮＯＲ回路２
０ａ０の２つの入力は共にＨレベルであるため、ＥｘＮ
ＯＲ回路２０ａ０の出力信号ＳＧ０はＨレベルとなる。
コンデンサ２２の電圧がＬレベル（ＥｘＮＯＲ回路２０
ａ０のしきい値電圧未満）になると、ＥｘＮＯＲ回路２
０ａ０の２つの入力はＨ，Ｌとなるため、ＥｘＮＯＲ回
路２０ａ０の出力信号ＳＧ０はＬレベルとなる。従っ
て、ビットＡ０がＬレベルからＨレベルに変化した後、
コンデンサ２２の電圧がＨレベルからＬレベルに変化す
るまでの期間、図３に示すようにトリガパルスＴ２が出
力される。なお、本実施例においてパルスＴ１，Ｔ２の
パルス幅は等しくなるようにコンデンサ２２，２５の容
量が設定されている。

【００３３】逆に、ビットＡ０がＨレベルに保持されて
いる状態では、コンデンサ２２はインバータ２１のＬレ
ベルの出力によって放電されている。ＥｘＮＯＲ回路２
０ａ０の２つの入力がＨ，Ｌであるため、ＥｘＮＯＲ回
路２０ａ０の出力信号ＳＧ０はＬレベルに保持されてい
る。ビットＡ０がＨレベルからＬレベルに変化すると、
コンデンサ２２はインバータ２２のＨレベルの出力によ
って充電され始める。コンデンサ２２の電圧がＬレベル
である間、ＥｘＮＯＲ回路２０ａ０の２つの入力は共に
Ｌレベルであるため、ＥｘＮＯＲ回路２０ａ０の出力信
号ＳＧ０はＨレベルとなる。コンデンサ２２の電圧がＨ
レベルになると、ＥｘＮＯＲ回路２０ａ０の２つの入力
はＬ，Ｈとなるため、ＥｘＮＯＲ回路２０ａ０の出力信
号ＳＧ０はＬレベルとなる。従って、ビットＡ０がＨレ
ベルからＬレベルに変化した後、コンデンサ２２の電圧
がＬレベルからＨレベルに変化するまでの期間、トリガ
パルスＴ２が出力される。

【００３４】ビットＡ１〜Ａｘのいずれかのビットのレ
ベルが変化した場合には、そのビットに対応するＥｘＮ
ＯＲ回路２０ａ１〜２０ａｘの出力信号ＳＧ１〜ＳＧｘ
にトリガパルスＴ２が出力される。

【００３５】ＯＲ回路２６は前記出力信号ＳＧ０〜ＳＧ
ｘを入力し、それらの信号ＳＧ０〜ＳＧｘに基づく出力
信号Ｓ２６を出力する。信号ＳＧ０〜ＳＧｘの少なくと
も１つに前記トリガパルスＴ２が含まれていると、出力
信号Ｓ２６にはそのトリガパルスＴ２が出力される。

【００３６】ＡＮＤ回路２７は出力信号Ｓ２６及び前記
リード信号ＲＤを入力し、両信号に基づく出力信号Ｓ２
７を出力する。リード信号ＲＤがＨレベルであると、Ａ
ＮＤ回路２７は出力信号Ｓ２６を出力信号Ｓ２７として
出力する。出力信号Ｓ２６に前記トリガパルスＴ２が含
まれていると、出力信号Ｓ２７にはそのトリガパルスＴ
２が出力される。

【００３７】ＮＯＲ回路２８は出力信号Ｓ２７及び前記
出力信号Ｓ２３を入力している。ＮＯＲ回路２８は両信
号に基づく出力信号Ｓ２８をインバータ２９に出力す
る。出力信号Ｓ２７又は出力信号Ｓ２３の少なくとも１
つがＨレベルであると、出力信号Ｓ２８はＬレベルとな
り、インバータ２９の出力信号Ｓ２９はＨレベルとな
る。出力信号Ｓ２７，Ｓ２３が共にＬレベルであると、
出力信号Ｓ２８はＨレベルとなり、出力信号Ｓ２９はＬ
レベルとなる。

【００３８】ＯＲ回路３０の一方の入力端子には出力信
号Ｓ２９が入力されている。ＯＲ回路３０の他方の入力
端子にはインバータ３１，３３を介して出力信号Ｓ２９
が入力されている。インバータ３１，３３の出力端子と
接地ＧＮＤとの間には信号伝播の遅延時間を調節するた
めのコンデンサ３２，３４がそれぞれ接続されている。
インバータ３１は出力信号Ｓ２９のレベルに基づいてコ
ンデンサ３２を充放電する。インバータ３１はコンデン
サ３２の電圧のレベルに基づいてコンデンサ３４を充放
電する。そして、ＯＲ回路３０は２つの入力信号に基づ
くパルス信号φＰＲを出力する。

【００３９】本実施例では、前記トリガパルスＴ１（又
はＴ２）の立ち下がりエッジにおいてコンデンサ３４の
充電が完了するように、コンデンサ３２，３４の容量が
設定されている。それによって、パルス信号φＰＲのパ
ルス幅はトリガパルスＴ１（又はＴ２）のほぼ２倍に設
定されている。

【００４０】従って、出力信号Ｓ２９がＬレベルに保持
されている状態では、コンデンサ３２はインバータ３１
のＨレベルの出力によって充電されており、コンデンサ
３４はインバータ３３のＬレベルの出力によって放電さ
れている。ＯＲ回路３０の２つの入力が共にＬであるた
め、パルス信号φＰＲは出力されない。

【００４１】出力信号Ｓ２９がＬレベルからＨレベルに
変化すると、ＯＲ回路３０の出力はＨレベルとなる。こ
のとき、コンデンサ３２の充電電荷はインバータ３１に
よって放電され始める。コンデンサ３２の電圧がＬレベ
ル（インバータ３３のしきい値電圧未満）になると、コ
ンデンサ３４はインバータ３３のＨレベルの出力によっ
て充電される。

【００４２】出力信号Ｓ２９がＨレベルからＬレベルに
変化したとき、コンデンサ３４の電圧がＨレベルになっ
ていると、ＯＲ回路３０の出力はＨレベルに保持され
る。このとき、コンデンサ３２はインバータ３１のＨレ
ベルの出力によって充電され始める。コンデンサ３２の
電圧がＨレベル（インバータ３３のしきい値電圧以上）
になると、コンデンサ３４はインバータ３３によって放
電され始める。コンデンサ３４の電圧がＬレベルになる
と、ＯＲ回路３０の２つの入力は共にＬレベルとなるた
め、ＯＲ回路３０の出力はＬレベルとなる。

【００４３】従って、出力信号Ｓ２９がＨレベルの期間
及びＨレベルからＬレベルに変化した後、コンデンサ３
４の電圧がＨレベルからＬレベルに変化するまでの期
間、図３に示すようにパルス信号φＰＲが出力される。

【００４４】ＡＮＤ回路３５は前記パルス信号φＰＲと
プリチャージ許可信号φＡとを入力している。許可信号
φＡとパルス信号φＰＲとが共にＨレベルの期間、ＡＮ
Ｄ回路３５はＨレベルとなるプリチャージパルス信号φ
１を前記センスアンプ７及びトランジスタ３６に出力す
る。

【００４５】また、前記ビット線ＢＬ１〜ＢＬｎにはコ
ラムゲート回路１５を介してプログラム回路１７が接続
されている。また、コラムゲート回路１５にはプログラ
ム用のデコーダ１６が接続されている。

【００４６】ＥＰＲＯＭ１へのデータの書き込み時にお
いて、プログラム回路１７には電源ＶCCよりも高い電圧
である書き込み用電源ＶPPが供給されるとともに、図示
しないＥＰＲＯＭライタから書き込みデータＤＷが入力
される。書き込みデータＤＷの論理値が「０」である
と、プログラム回路１７はＨレベル（電源ＶPPのレベ
ル）の書き込み信号を出力する。書き込みデータＤＷの
論理値が「１」であると、プログラム回路１７はＬレベ
ル（接地ＧＮＤのレベル）の書き込み信号を出力する。

【００４７】デコーダ１６は図示しないアドレス入力バ
ッファを介してアドレス信号ＡＤを入力する。デコーダ
１６はアドレス信号ＡＤを選択信号にデコードし、コラ
ムゲート回路１５に供給する。

【００４８】コラムゲート回路１５は前記ビット線ＢＬ
１〜ＢＬｎに対応したＮＭＯＳトランジスタよりなるゲ
ートトランジスタ１５ａ１〜１５ａｎからなる。トラン
ジスタ１５ａ１〜１５ａｎのドレインは前記ビット線Ｂ
Ｌ１〜ＢＬｎにそれぞれ接続され、ソースはプログラム
回路１７に接続されている。トランジスタ１５ａ１〜１
５ａｎのゲートは前記デコーダ１６に接続されている。
トランジスタ１５ａ１〜１５ａｎのいずれか１つのみが
前記デコーダ１６の選択信号によってオンされ、オンさ
れたトランジスタは対応するビット線をプログラム回路
１７に選択的に接続する。

【００４９】次に、上記のように構成されたＥＰＲＯＭ
１の作用について説明する。まず、ＥＰＲＯＭ１へのデ
ータの書き込みについて説明する。ＥＰＲＯＭ１へのデ
ータの書き込みは図示しないＥＰＲＯＭライタによって
行われる。プログラム回路１７には書き込み用電源ＶPP
が供給される。

【００５０】ＥＰＲＯＭライタからアドレス信号ＡＤが
入力される。アドレス信号ＡＤはデコーダ３によってデ
コードされ、ワード線ＷＬ１〜ＷＬｍのうち、例えば、
ワード線ＷＬ１が選択されてそれがＨレベルにされる。

【００５１】同時に、アドレス信号ＡＤはデコーダ１６
によって選択信号にデコードされる。その選択信号に基
づいて、トランジスタ１５ａ１〜１５ａｎのうち、例え
ば、トランジスタ１５ａ１がオンされ、それに対応する
ビット線ＢＬ１がプログラム回路１７に接続される。そ
れにより、ワード線ＷＬ１及びビット線ＢＬ１に接続さ
れているセルトランジスタＣ１１が選択される。

【００５２】次に、ＥＰＲＯＭライタからプログラム回
路１７に書き込みデータＤＷが入力される。そのデータ
ＤＷの論理値に基づくレベルの書き込み信号がトランジ
スタ１５ａ１を介してビット線ＢＬ１に供給され、セル
トランジスタＣ１１にデータが書き込まれる。書き込み
データＤＷの論理値が「０」であると、電源ＶPPのレベ
ルの書き込み信号が供給され、セルトランジスタＣ１１
のフローティングに電子が蓄積されて論理値「０」が書
き込まれる。書き込みデータＤＷの論理値が「１」であ
ると、接地ＧＮＤのレベルの書き込み信号が供給され、
セルトランジスタＣ１１のフローティングに電子は蓄積
されず、論理値「１」が書き込まれる。

【００５３】以後、アドレス信号ＡＤが順次インクリメ
ントされると、前記と同様にしてワード線ＷＬ１〜ＷＬ
ｍのいずれか１つが選択されるとともに、ビット線ＢＬ
１〜ＢＬｎのいずれか１つが選択され、セルトランジス
タＣ１２〜Ｃｍｎが順次選択される。アドレス信号ＡＤ
に続いて新たな書き込み信号ＤＷが入力されると、その
選択されたセルトランジスタにデータが書き込まれる。

【００５４】次に、ＥＰＲＯＭ１からのデータの読み出
しについて説明する。データの読み出しには通常の読み
出しと、データ書き込み後のベリファイとがある。通常
の読み出しはＡＳＩＣ内部の基準クロックＣＬＫに同期
して行われ、ベリファイは基準クロックＣＬＫとは無関
係に非同期で行われる。

【００５５】まず、ベリファイについて説明する。ベリ
ファイにおいては、Ｈレベルのプリチャージ許可信号φ
Ａが入力される。アドレス信号ＡＤが入力されると、ア
ドレス信号ＡＤは入力バッファ２を介してロー及びコラ
ムデコーダ３，４に供給される。アドレス信号ＡＤはデ
コーダ３によってデコードされ、例えば、ワード線ＷＬ
１が選択されてそれがＨレベルにされる。

【００５６】また、アドレス信号ＡＤはデコーダ４によ
って選択信号にデコードされる。その選択信号に基づい
て、例えば、トランジスタ６ａ１がオンされ、ビット線
ＢＬ１が出力線ＬＣに接続される。それにより、セルト
ランジスタＣ１１が選択される。トランジスタＣ１１の
データが論理値「０」であると、トランジスタＣ１１は
オフしたままとなる。トランジスタＣ１１のデータが論
理値「１」であると、トランジスタＣ１１はオンする。

【００５７】その直後に図３に示すようにＨレベルのリ
ード信号ＲＤが入力されると、トリガパルスＴ１が出力
され、トリガパルスＴ１に基づいて同パルスＴ１の立ち
上がりエッジからパルス信号φＰＲが出力される。プリ
チャージ許可信号φＡがＨレベルであるため、パルス信
号φＰＲがプリチャージパルス信号φ１として出力され
る。

【００５８】パルス信号φ１によってトランジスタ９，
１０はオフし、センスアンプ７は不活性となる。パルス
信号φ１に基づいてトランジスタ３６がオンし、プリチ
ャージ電源ＶPRが出力線ＬＣを介してビット線ＢＬ１に
供給される。それにより、ビット線ＢＬ１はパルス信号
φ１の出力されている期間だけ、プリチャージ電源ＶPR
によってプリチャージされる。セルトランジスタＣ１１
がオンしていると、ビット線ＢＬ１からトランジスタＣ
１１を通して接地ＧＮＤに電流が流れ、ビット線ＢＬ１
のレベルは接地ＧＮＤのレベルとなる。セルトランジス
タＣ１１がオフしていると、ビット線ＢＬ１のレベルは
電源ＶPRのレベルとなる。

【００５９】パルス信号φ１が入力されなくなると、ト
ランジスタ３６がオフし、出力線ＬＣ及びビット線ＢＬ
１への電源ＶPRの供給が断たれる。一方、パルス信号φ
１が入力されなくなると、トランジスタ９，１０はオン
し、センスアンプ７が活性化される。このとき、出力線
ＬＣのレベルがＶPRレベルであると、トランジスタ１１
のみがオンし、出力線ＬＣのレベルが接地ＧＮＤのレベ
ルのデータ信号Ｄｏに反転増幅される。出力線ＬＣのレ
ベルが接地ＧＮＤのレベルであると、トランジスタ８の
みがオンし、出力線ＬＣのレベルが電源ＶCCのレベルの
データ信号Ｄｏに反転増幅される。データ信号Ｄｏはト
ランジスタスタ９，１０間の出力端子から出力される。

【００６０】アドレス信号ＡＤがインクリメントされる
と、トランジスタ６ａ２がオンされ、ビット線ＢＬ２が
出力線ＬＣに接続される。それにより、ワード線ＷＬ１
及びビット線ＢＬ２に接続されているセルトランジスタ
Ｃ１２が選択される。トランジスタＣ１２のデータが論
理値「０」であると、トランジスタＣ１２はオフしたま
まとなる。トランジスタＣ１２のデータが論理値「１」
であると、トランジスタＣ１２はオンする。

【００６１】アドレス信号ＡＤの変化によるビットＡ０
又はＡｉ（ｉは１〜ｘの任意の数）のレベルの変化に基
づいて、図３に示すようにトリガパルスＴ２が出力され
る。リード信号ＲＤがＨレベルであるため、トリガパル
スＴ２はＯＲ回路２６及びＡＮＤ回路２７を経由してＮ
ＯＲ回路２８に転送される。そのため、トリガパルスＴ
２に基づいて同パルスＴ２の立ち上がりエッジからパル
ス信号φＰＲが出力される。許可信号φＡがＨレベルで
あるため、パルス信号φＰＲがプリチャージパルス信号
φ１として出力される。なお、図３に示すように、ビッ
トＡ０又はＡｉのレベルが異なる時間に変化すると、各
ビットの変化時期を基準とする複数のトリガパルスＴ２
が出力され、それらに対してパルス信号φ１が出力され
る。そのため、１つ目のパルスＴ２に基づくパルス信号
φ１が出力されている期間において、２つ目のパルスＴ
２が出力されると、パルス信号φ１のパルス幅が延び、
パルスＴ２の２倍以上となる。

【００６２】パルス信号φ１が出力されている期間、ト
ランジスタ３６がオンし、前記と同様にしてビット線Ｂ
Ｌ２がプリチャージ電源ＶPRによってプリチャージされ
る。セルトランジスタＣ１２がオン又はオフしているか
によって、ビット線ＢＬ２のレベルは接地ＧＮＤ又は電
源ＶPRのレベルとなる。

【００６３】パルス信号φ１が入力されなくなると、出
力線ＬＣ及びビット線ＢＬ２への電源ＶPRの供給が断た
れ、センスアンプ７が活性化される。出力線ＬＣのレベ
ルによってトランジスタ８，１１のいずれか一方のみが
オンし、出力線ＬＣのレベルがデータ信号Ｄｏに反転増
幅される。

【００６４】以後、アドレス信号ＡＤが順次インクリメ
ントされると、セルトランジスタＣ１３〜Ｃｍｎが順次
選択される。そして、アドレス信号ＡＤの変化に基づい
て、前記と同様にしてパルス信号φ１が出力され、選択
されたビット線がプリチャージ電源ＶPRによってプリチ
ャージされる。プリチャージが終了すると、センスアン
プ７が活性化され、出力線ＬＣのレベルがデータ信号Ｄ
ｏに反転増幅される。

【００６５】次に、通常の読み出しについて説明する。
通常の読み出しにおいては、図４に示すように、基準ク
ロックＣＬＫに同期したプリチャージ許可信号φＡが入
力される。アドレス信号ＡＤはクロックＣＬＫに同期し
てインクリメントされる。

【００６６】アドレス信号ＡＤに基づいて前記と同様に
して、ワード線ＷＬ１〜ＷＬｍのいずれか１つが選択さ
れてＨレベルにされるとともに、ビット線ＢＬ１〜ＢＬ
ｎのいずれか１つが出力線ＬＣに接続される。その選択
されたワード線及びビット線に接続されているセルトラ
ンジスタが選択される。

【００６７】図４に示すようにクロックＣＬＫに同期し
てＨレベルのリード信号ＲＤが入力されると、トリガパ
ルスＴ１が出力され、トリガパルスＴ１に基づいて同パ
ルスＴ１の立ち上がりエッジからパルス信号φＰＲが出
力される。プリチャージパルス信号φ１は許可信号φＡ
及びパルス信号φＰＲが共にＨレベルとなる期間出力さ
れる。図４においては、許可信号φＡのパルス幅がパル
ス信号φＰＲのパルス幅よりも短いため、パルス信号φ
ＰＲの後半の一部がカットされる。

【００６８】このパルス信号φ１によってトランジスタ
３６がオンし、出力線ＬＣに接続されたビット線が前記
と同様にしてプリチャージ電源ＶPRによってプリチャー
ジされる。すなわち、選択されたビット線はクロックＣ
ＬＫに同期してプリチャージされる。

【００６９】パルス信号φ１が入力されなくなると、プ
リチャージが終了され、センスアンプ７が活性化されて
出力線ＬＣのレベルがデータ信号Ｄｏに反転増幅され
る。以後、アドレス信号ＡＤが順次インクリメントされ
ると、異なるセルトランジスタが順次選択される。そし
て、アドレス信号ＡＤの変化によるビットＡｊ（ｊは０
〜ｘ）の変化に基づいて、トリガパルスＴ２が出力さ
れ、そのパルスＴ２に基づいて同パルスＴ２の立ち上が
りエッジからパルス信号φＰＲが出力される。プリチャ
ージパルス信号φ１は許可信号φＡ及びパルス信号φＰ
Ｒが共にＨレベルとなる期間出力される。図４において
は、許可信号φＡのパルス幅がパルス信号φＰＲのパル
ス幅よりも短いため、パルス信号φＰＲの後半の一部が
カットされる。

【００７０】そして、選択されたビット線がこのパルス
信号φ１に基づいてプリチャージ電源ＶPRによってプリ
チャージされる。プリチャージが終了すると、センスア
ンプ７が活性化され、出力線ＬＣのレベルがデータ信号
Ｄｏに反転増幅される。

【００７１】このように、本実施例のＥＰＲＯＭ１では
リード信号ＲＤ又はアドレス信号ＡＤに基づくプリチャ
ージパルス信号φ１が出力されている期間のみ、選択さ
れたビット線がプリチャージされる。そのため、ＥＰＲ
ＯＭ１を搭載したＡＳＩＣの低消費電力化を図ることが
できる。また、ＥＰＲＯＭ１が単体で使用される場合に
はそれ自体の低消費電力化を図ることができる。

【００７２】また、本実施例では選択されたビット線の
プリチャージが終了したとき、センスアンプ７が活性化
される。そのため、センスアンプ７の消費電力を低減す
ることができる。また、センスアンプ７がデータを増幅
するときには選択されたビット線のプリチャージが終了
しており、そのビット線はプリチャージ電源ＶPR又は接
地ＧＮＤのレベルとなっている。そのため、センスアン
プ７は感度の低い簡単な構成のものであってもデータを
十分に増幅することができ、集積度の向上を図ることが
できる。

【００７３】また、本実施例では、ＡＳＩＣ内部のプリ
チャージ許可信号φＡを、クロックＣＬＫに同期した信
号又はクロックＣＬＫに非同期の信号とすることによ
り、ビット線のプリチャージをクロックＣＬＫと同期し
て又は非同期で行わせることができる。また、アドレス
信号、リード信号及び出力データをラッチするために従
来のＥＰＲＯＭに必要であった複数のラッチ回路を省略
することができ、ＡＳＩＣの集積度の低下を抑制するこ
とができる。

【００７４】また、本実施例ではビット線ＢＬ１〜ＢＬ
ｎのデータをセンスアンプ７に出力するための共通の出
力線ＬＣを設けている。そのため、集積度をより向上す
ることができる。

【００７５】さらに、本実施例の電源生成回路１３はト
ランジスタ３６のオンに基づいてビット線にプリチャー
ジのための電流を流し、トランジスタ３６がオフしてい
ると、電源生成回路１３自体の消費電流がない。よっ
て、ＥＰＲＯＭ１の低消費電力化を図ることができる。

【００７６】また、電源生成回路１３は電源ＶCCを降圧
させることによりプリチャージ電源ＶPRを生成するた
め、プリチャージ電源ＶPRによるセルトランジスタへの
誤書き込みを防止することができる。

【００７７】なお、本発明は以下のように実施してもよ
い。 （１）図５（ａ）に示す電源生成回路４０を用いるこ
と。この回路４０は電源ＶCC及び接地ＧＮＤ間にＮＭＯ
Ｓトランジスタ４１，４２を直列に接続して構成され、
トランジスタ４１，４２間からプリチャージ電源ＶPRを
出力するように構成される。トランジスタ４１のゲート
はそのドレインに接続され、トランジスタ４２のゲート
は接地ＧＮＤに接続される。トランジスタ４１，４２と
してデプレッション型のものを使用してもよい。 （２）図５（ｂ）に示す電源生成回路４３を用いるこ
と。この回路４３は電源ＶCC及び接地ＧＮＤ間にＰＭＯ
Ｓ及びＮＭＯＳトランジスタ４４，４５を直列に接続し
て構成され、トランジスタ４４，４５間からプリチャー
ジ電源ＶPRを出力するように構成される。トランジスタ
４４のゲートはそのドレインに接続され、トランジスタ
４５のゲートは接地ＧＮＤに接続される。 （３）図６に示す電源生成回路４６を用いること。この
回路４６は電源ＶCC及び接地ＧＮＤ間にＰＭＯＳトラン
ジスタ４７及びダイオード４８，４９を直列に接続し、
トランジスタ４７のドレインにオペアンプよりなるバッ
ファ５０を接続している。トランジスタ４７のゲートは
接地ＧＮＤに接続されている。トランジスタ４７に代え
て抵抗値の高い抵抗を用いてもよい。ダイオード４８の
アノード電圧がバッファ５０を介してプリチャージ電源
ＶPRとして出力される。この回路４６はバッファ５０を
用いることにより、安定したプリチャージ電源ＶPRを供
給することができる。 （４）図７に示す電源生成回路５１を用いること。この
回路５１はバンドギャップリファレンス回路５２にオペ
アンプよりなるバッファ５９を接続している。リファレ
ンス回路５２は抵抗５３〜５５、ダイオード５６，５７
及びオペアンプ５８からなる。オペアンプ５８の出力端
子と接地ＧＮＤとの間には、抵抗５３，５４及びダイオ
ード５６の直列回路と、抵抗５５及びダイオード５７の
直列回路とが並列に設けられている。オペアンプ５８の
非反転入力端子はダイオード５７のアノードに接続さ
れ、反転入力端子は抵抗５３，５４間に接続されてい
る。リファレンス回路５２の出力電圧がバッファ５９を
介してプリチャージ電源ＶPRとして出力される。この回
路５１はより安定したプリチャージ電源ＶPRを供給する
ことができる。 （５）図８に示すように、前記インバータ３１の出力端
子と接地ＧＮＤとの間に容量回路６１を設けること。容
量回路６１は複数のコンデンサＣａ１〜Ｃａｙ（ｙは自
然数）と、コンデンサＣａ１〜Ｃａｙに対応するスイッ
チＳ１〜Ｓｙとからなる。コンデンサＣａ１〜Ｃａｙの
容量は等しい値に設定されてもよいし、異なる値に設定
されてもよい。スイッチＳ１〜Ｓｙのいずれか１つ又は
複数が閉成されることにより、インバータ３１に対する
容量が適宜変更される。容量回路６１はパルス信号φＰ
Ｒのパルス幅を任意に設定することができる。また、こ
の容量回路６１は前記インバータ２１，２４又は３３に
対しても用いることができる。

【００７８】

【発明の効果】以上詳述したように、請求項１の発明で
は、一定期間のみビット線がプリチャージされるので、
電力消費を低減でき、低消費電力化を図ることができ
る。

【００７９】請求項２の発明では、制御信号を同期信号
に同期した信号又は同期信号と非同期の信号とすること
により、同期又は非同期の動作が可能となる。請求項３
の発明では、複数のビット線に対して共通の出力線ＬＣ
を設けているため、集積度をより向上することができ
る。

【００８０】請求項４の発明では、ビット線がプリチャ
ージされるときにはセンスアンプは不活性となるため消
費電力を低減することができる。また、センスアンプが
簡単な構成となり、集積度をより向上できる。

【００８１】請求項５の発明では、プリチャージ電源は
高電位電源を降圧させたものであるため、不揮発性メモ
リセルトランジスタへの誤書き込みを防止できる。請求
項６の発明では、供給回路が動作していないと、電源生
成回路自体の消費電力はないため、消費電力を低減する
ことができる。

【図面の簡単な説明】

【図１】本発明を具体化した一実施例のＥＰＲＯＭの要
部を示す回路図である。

【図２】図１におけるプリチャージ制御回路を示す回路
図である。

【図３】図１のＥＰＲＯＭのクロック信号に非同期の読
み出しを示す各波形図である。

【図４】図１のＥＰＲＯＭのクロック信号に同期した読
み出しを示す各波形図である。

【図５】（ａ），（ｂ）はそれぞれ別の実施例の電源生
成回路を示す回路図である。

【図６】別の実施例の電源生成回路を示す回路図であ
る。

【図７】別の実施例の電源生成回路を示す回路図であ
る。

【図８】別の実施例の遅延時間設定回路を示す回路図で
ある。

【符号の説明】

５ メモリセルアレイ ６ ビット線選択回路 ７ センスアンプ ８ ＰＭＯＳトランジスタ ９ 活性化トランジスタとしてのＰＭＯＳトランジスタ １０ 活性化トランジスタとしてのＮＭＯＳトランジス
タ １１ ＮＭＯＳトランジスタ １３ 電源生成回路 １４ ＮＭＯＳトランジスタ １８ プリチャージ制御回路 １９ パルス生成回路 ３５ 出力回路としてのＡＮＤ回路 ３６ 供給回路としてのＮＭＯＳトランジスタ ＡＤ アドレス信号 ＢＬ１〜ＢＬｎ ビット線 Ｃ１１〜Ｃｍｎ 不揮発性メモリセルトランジスタ ＧＮＤ 低電位電源としての接地 ＬＣ 出力線 ＲＤ リード信号 ＶCC 高電位電源としての電源 ＶPR プリチャージ電源 ＷＬ１〜ＷＬｍ ワード線 φ１ プリチャージパルス信号 φＡ 制御信号としてのプリチャージ許可信号 φＰＲ パルス信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の不揮発性メモリセルトランジスタ
   （Ｃ１１〜Ｃｍｎ）と、前記不揮発性メモリセルトラン
   ジスタ（Ｃ１１〜Ｃｍｎ）に接続された複数のビット線
   （ＢＬ１〜ＢＬｎ）とを備えたメモリセルアレイ（５）
   と、 前記ビット線（ＢＬ１〜ＢＬｎ）を所定の電位までプリ
   チャージするためのプリチャージ電源（ＶPR）と、 前記メモリセルアレイ（５）から読み出されたデータを
   増幅するためのセンスアンプ（７）と、 アドレス信号（ＡＤ）に基づいて前記複数のビット線
   （ＢＬ１〜ＢＬｎ）を選択的に前記センスアンプ（７）
   に接続するためのビット線選択回路（６）と、 前記センスアンプ（７）に接続されるビット線に前記プ
   リチャージ電源（ＶPR）を供給するための供給回路（３
   ６）と、 リード信号（ＲＤ）又はアドレス信号（ＡＤ）に基づ
   き、前記センスアンプ（７）に接続されるビット線が所
   定期間プリチャージされるように前記供給回路（３６）
   を制御するプリチャージ制御回路（１８）とを備えるこ
   とを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 前記プリチャージ制御回路（１８）は、
   アドレス信号（ＡＤ）又はリード信号（ＲＤ）に基づい
   てパルス信号（φＰＲ）を生成するパルス生成回路（１
   ９）と、 前記パルス信号（φＰＲ）と所定の制御信号（φＡ）と
   を入力し、両信号に基づいて前記供給回路（３６）を所
   定期間制御して前記ビット線をプリチャージさせるため
   のプリチャージパルス信号（φ１）を出力する出力回路
   （３５）とを備えることを特徴とする請求項１に記載の
   不揮発性半導体記憶装置。
3. 【請求項３】 前記ビット線選択回路（６）と前記セン
   スアンプ（７）とを接続するとともに、前記供給回路
   （３６）が接続され、かつ、前記複数のビット線（ＢＬ
   １〜ＢＬｎ）に共通の出力線（ＬＣ）を備えることを特
   徴とする請求項１又は２に記載の不揮発性半導体記憶装
   置。
4. 【請求項４】 前記センスアンプ（７）は、直列に接続
   され、かつ、ゲートに前記データが入力される増幅用の
   ＰＭＯＳトランジスタ（８）及び増幅用のＮＭＯＳトラ
   ンジスタ（１１）と、増幅用のＰＭＯＳ及びＮＭＯＳト
   ランジスタ（８，１１）間から増幅したデータを出力す
   ることと、 前記プリチャージパルス信号（φ１）が入力されていな
   いときにのみオンされ、前記増幅用のＰＭＯＳ及びＮＭ
   ＯＳトランジスタ（８，１１）を高電位電源（ＶCC）及
   び低電位電源（ＧＮＤ）に接続するための活性化トラン
   ジスタ（９，１０）とを備えることを特徴とする請求項
   １〜３のいずれか一項に記載の不揮発性半導体記憶装
   置。
5. 【請求項５】 前記高電位電源（ＶCC）を降圧させるこ
   とにより前記プリチャージ電源（ＶPR）を生成する電源
   生成回路（１３）を備えることを特徴とする請求項４に
   記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記電源生成回路（１３）は、前記高電
   位電源（ＶCC）に直列に接続された複数のＮＭＯＳトラ
   ンジスタ（１４）からなり、最終段のＮＭＯＳトランジ
   スタから前記高電位電源（ＶCC）を降圧させたプリチャ
   ージ電源（ＶPR）を出力するものであることを特徴とす
   る請求項５に記載の不揮発性半導体記憶装置。