JPH07226100A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH07226100A
JPH07226100A JP6039281A JP3928194A JPH07226100A JP H07226100 A JPH07226100 A JP H07226100A JP 6039281 A JP6039281 A JP 6039281A JP 3928194 A JP3928194 A JP 3928194A JP H07226100 A JPH07226100 A JP H07226100A
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JP
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memory cell
redundant
signal
redundant memory
test
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JP6039281A
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Hironori Koike
洋紀 小池
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NEC Corp
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Publication date
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  • Dram (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】冗長メモリセルを内蔵した半導体メモリ装置に
おいて、冗長メモリセルのテスト機能を実現する回路の
面積オーバーヘッドを大幅に低減した半導体メモリ装置
の提供。 【構成】半導体メモリ装置の外部テストピンへの信号電
圧入力もしくは入力信号ピンへのクロック組合せにより
テストモードが設定され、冗長メモリセルデコード手段
が、外部アドレス信号により個々の冗長メモリセルへの
アクセスが行なえるようにした手段を備え、不良なメモ
リセルから冗長メモリセルへの置換操作前に、冗長メモ
リセルのテストを可能とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に不良なメモリセルを置換する冗長メモリセルを
備えた半導体メモリ装置に関する。
【０００２】
【従来の技術】従来、半導体メモリ装置の製品歩留まり
を向上させるために、正規のメモリセルの他に、予備の
メモリセルを予め用意しておき、半導体メモリ製品出荷
前のテストにより、不良と診断されたメモリセルを予備
のメモリセル（これを「冗長メモリセル」という）に置
換して良品とする方法がとられている。図４に、この種
の半導体メモリの構成の一例を示す。
【０００３】図４において、マトリクス状に配置された
メモリセルからなるメモリセルアレイ１１とそのデコー
ダ１２が、正規のメモリセルとその選択手段である。デ
コーダ１２は通常ロウデコーダとカラムデコーダによっ
て１つのメモリセルを選択するが、図４では、これらを
１つのブロックに簡略化して表している。そして、不良
と判定されたメモリセルを置換するために設けられた冗
長メモリセルをマトリクス状に配置した冗長メモリセル
アレイ１４と冗長デコーダ１５が予備のメモリセルに相
当する。
【０００４】冗長デコーダ１５は、プログラム手段１６
を備えている。このプログラム手段１６は、正規メモリ
セルアレイ１１中の不良メモリセルを冗長メモリセルと
置換するための手段を提供するものであり、通常、フュ
ーズ等を用いて、不良メモリセルのアドレスが外部より
入力されたときに、当該不良メモリセルへのアクセスを
禁止する信号１０６を発生することにより、デコーダ１
２の出力１０４を非活性化し、同時に冗長デコーダ１５
の出力１０５を活性化して冗長メモリセルへのアクセス
を行う。
【０００５】図５に、冗長デコーダ１５の回路構成の一
例を示す。図５において、符号２０１は冗長デコーダ１
５の回路の内部節点を、符号１０１ａ〜１０１ｃ及び￣
１０１ａ〜￣１０１ｃはアドレス信号線を、符号１０３
ａ，１０３ｂは制御信号を、符号１０５ａ，１０５ｂは
冗長デコーダ１５の出力信号をそれぞれ表わしている。
【０００６】図５では簡単のため、冗長メモリセルアレ
イは２ロウ（またはカラム）から成るものとする。図中
の符号２０ａ〜２０ｃ，￣２０ａ〜￣２０ｃはフューズ
を表わす。図示の如く、ソース電極が接地され、ゲート
電極がアドレス信号線に接続された各々のＭＯＳトラン
ジスタのドレイン電極が対応するフューズにそれぞれ接
続されている。なお、回路ブロック２１ｂは回路ブロッ
ク２１ａと同じ構成であるため、その回路構成は図示し
ない。
【０００７】図５の回路の動作について説明する。アド
レス信号線１０１ａ〜１０１ｃ，￣１０１ａ〜￣１０１
ｃは、半導体メモリ装置の外部から入力されるアドレス
信号に応じて、それぞれ高レベル（「Ｈレベル」とい
う）又は低レベル（「Ｌレベル」という）が決定し、こ
れに対応してある１つのメモリセルが選択される。な
お、記号“￣”は論理の反転を表わしており、１０１ａ
と￣１０１ａとは、一方がＨレベルならば他方はＬレベ
ルになるという、いわゆる相補信号の関係にある（１０
１ｂと￣１０１ｂ、１０１ｃと￣１０１ｃも同様）。
【０００８】まず、制御信号１０３ａによって、節点２
０１をＨレベルにプリチャージしておく。次にアドレス
信号線１０１ａ〜１０１ｃ，￣１０１ａ〜￣１０１ｃの
電位レベルが外部アドレス信号によって決定すると、選
択されたＭＯＳトランジスタが導通し、フューズ２０ａ
〜２０ｃ，￣２０ａ〜￣２０ｃが溶断されていなけれ
ば、節点２０１の電位はＬレベルとなる。
【０００９】この状態で、回路の動作タイミングを制御
する信号１０３ｂをＨレベルに活性化すると、２入力Ａ
ＮＤゲート２０６の出力はＬレベルにマスクされ、冗長
デコーダ１５の出力信号１０５ａ、不良メモリセルへの
アクセス禁止信号１０６はいずれもＬレベルとなって非
活性となり、正規メモリセルアレイ１１がアクセスされ
る。
【００１０】ここで、仮に、１０１ａ〜１０１ｃが共に
Ｈレベル、￣１０１ａ〜￣１０１ｃが共にＬレベルで指
定されるアドレスのメモリセルが不良であった場合、フ
ューズ２０ａ〜２０ｃを溶断する。
【００１１】この場合、上記の動作を行うと、１０１ａ
〜１０１ｃがＨレベル、￣１０１ａ〜￣１０１ｃがＬレ
ベルとなったときには、Ｈレベルにプリチャージされた
節点２０１をＬレベルにプルダウンする信号経路がなく
なり、結果として節点２０１はＨレベルのままとなるた
め、出力信号１０５ａ，１０６がＨレベルとなり、不良
メモリセルへのアクセスが禁止され、出力信号１０５ａ
で活性化する冗長メモリセルアレイ１４がアクセスされ
る。
【００１２】図６に、以上説明した半導体メモリ装置の
テストから冗長メモリセル置換までの処理工程のフロー
をまとめる。図６に示すように、まず正規メモリセルア
レイ１１のテストが行なわれ（ステップ６０１）、正規
メモリセル中に不良を検出した場合、前述したように、
フューズのトリミングが行なわれ、不良メモリセルの冗
長メモリセルへの置換が行なわれ（ステップ６０２）、
冗長メモリセル置換後において更にテストが行なわれ
（ステップ６０３）、不良の有無によって不良品／良品
に選別される。
【００１３】ところで、加工精度の微細化が進むと、冗
長メモリセルの中に不良のメモリセルが存在する確率が
高まることが予想される。このため、冗長メモリセルへ
の置換先が不良メモリセルであるという事が生じ、この
場合、冗長メモリセルは他にも余っているにもかかわら
ず、製品として不良になるという問題を引き起こす。
【００１４】このような問題を解決するため、正規のメ
モリセルのテストと同時に冗長メモリセルのテストも行
うという方法が、例えば、特開平１−２７３２９８号公
報、特開平２−１４４０００号公報等に提案されてい
る。まず、特開平１−２７３２９８号公報で述べられて
いる方法について、図７を参照して説明する。
【００１５】図７に示すように、この半導体メモリ装置
は、不良ビット救済用の冗長メモリセルアレイ１４と所
定の選択処理を経て冗長メモリセルを選択する冗長デコ
ーダ１５とを備えたものにおいて、外部テストピンへの
クロック入力等の組合せによるテストモード設定によっ
て冗長メモリセルを選択する手段を有し、更に選択され
た冗長メモリセルに対して書き込みまたは読み出しを実
行するコントロール回路１３を有している。
【００１６】図７の構成の特徴は、冗長メモリセルアレ
イ１４のテスト用のポインタ１８にある。ポインタ１８
は、ポインタ信号１０９を発生し、冗長メモリセルを順
次アクセスするもので、シフトレジスタ、あるいはカウ
ンタ等の回路を用いて構成される。テスト１信号１０７
とテスト２信号１０８を入力とする２入力ＡＮＤゲート
１９の出力はポインタカウントアップ用の信号である。
【００１７】冗長メモリセル１４のテストは、まずテス
ト２信号１０８をＨレベルとし、２入力ＯＲゲート１７
を介して、信号１０６をＨレベルとし、正規メモリセル
アレイ１１を選択するデコーダ１２を非活性化し、テス
ト２信号１０８をＬレベルとしてポインタ１８を初期化
する。次に、ポインタ１８で順次選択動作を実行すべ
く、テスト１信号１０７としてパルス信号を入れ、外部
から書込信号を入力することにより冗長メモリセル１４
にデータを書き込み、次に、読み出し制御することによ
り冗長メモリセルに書き込まれたデータを読み出してテ
ストが行なわれる。
【００１８】このような機能を備えた半導体メモリ装置
では、冗長メモリセル置換までの処理工程のフローは図
８のようになり、フューズトリミング（ステップ８０
３）を行なう前に冗長メモリセルのテスト（ステップ８
０２）が可能とされ、冗長セル部に含まれる不良セルを
発見し、このセルを選択しないように冗長フューズの溶
断を行なうことが出来るため、冗長メモリセル置換後に
良品となる率が、図６に示す従来例に比べ向上する。
【００１９】なお、不良の正規メモリセルから冗長セル
への置き換えを行なった後、再度メモリ全体のテストが
行なわれる（ステップ８０４）が、これは、例えばフュ
ーズトリミング時の不良（例えば完全に溶断できていな
い）等を検出するため、メモリセル全体の良否をテスト
するものである。
【００２０】一方、特開平２−１４４０００号公報に
は、不良セルのアドレスをフューズＲＯＭに登録するに
先立ち、置換されるべき予備セルの不良の有無を試験
し、その段階で予備セルの不良が判明されたならば、置
換されるべき予備セルを他の正常な予備セルに変更し、
修復率を向上するメモリデバイス試験装置が提案されて
いる。
【００２１】
【発明が解決しようとする課題】しかし、特開平１−２
７３２９８号公報等に開示された手段は、冗長メモリセ
ルテスト用のポインタ等の付加ブロックを備え、半導体
メモリ装置の高密度化に伴う歩留まり低下を抑止するた
めに、冗長メモリセル数を増大させた場合、この付加ブ
ロックの面積も大きくなるという欠点がある。また、特
開平２−１４４０００号公報に提案される装置は、アル
ゴリズミックパターン発生器、アドレスフェイルメモリ
等を備えた試験装置に関するものであり、半導体メモリ
装置については、単に、予備セルを直接アクセスできる
外部端子が必要とされると記載されるだけで、これを実
現する具体的な手段は開示されていない。
【００２２】したがって、本発明の目的は、前記問題点
を解消し、冗長メモリセルのテスト機能は保持したま
ま、テスト機能を実現する回路の面積の増加を回避する
半導体メモリ装置を提供することにある。
【００２３】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、マトリクス状に配置されたメモリセルか
らなる正規メモリセルアレイと、該正規メモリセルアレ
イから外部アドレス信号に対応した１又は複数のメモリ
セルを選択するためのデコード手段と、前記正規メモリ
セルのうち不良と判定されたメモリセルを置換するため
に設けられた冗長メモリセルをマトリクス状に配置した
冗長メモリセルアレイと、該冗長メモリセルアレイから
１又は複数の前記冗長メモリセルを選択するための冗長
メモリセルデコード手段と、前記不良メモリセルを前記
冗長メモリセルアレイのうちのいずれかのメモリセルに
置換するためのプログラム手段と、を具備する半導体メ
モリ装置において、前記半導体メモリ装置の外部テスト
ピンへの信号電圧入力もしくは入力信号ピンへのクロッ
ク組合せによってテストモードに設定され、前記冗長メ
モリセルデコード手段が、該テストモード時において、
前記アドレス信号により前記冗長メモリセルの各々をア
クセスする手段を備えたことを特徴とする半導体メモリ
装置を提供する。
【００２４】また、本発明の半導体メモリ装置において
は、冗長メモリセルデコード手段が、テストモード時
に、アドレス信号に替わって、１つ以上の外部信号ピン
に印加する電圧の組合せにより冗長メモリセルの各々を
アクセスするように構成してもよい。
【００２５】さらに、本発明の半導体メモリ装置は、テ
ストモード時において、正規メモリセルのテストと、冗
長メモリセルのテストとを、アドレス信号又は外部信号
の電圧の組合せによって切り換え可能な構成としたこと
を特徴とするものである。
【００２６】そして、本発明の半導体メモリ装置は、テ
ストモードの設定が、不良なメモリセルから冗長メモリ
セルへの置換操作前に行なわれ、冗長メモリセルのアク
セスにおいてプログラム手段が用いられないことを特徴
とするものである。
【００２７】
【作用】本発明によれば、外部アドレス信号と冗長メモ
リセルのアドレスとを予め１対１対応させておき、冗長
メモリセルデコーダの出力を、テストモード設定時にお
いて、外部からアドレス入力ピンなどへの信号電圧入力
により活性化することにより、冗長メモリセルへのアク
セスを可能とし、該冗長メモリセルのテストを可能とす
る。
【００２８】また、本発明によれば、テストモード時に
おいて、アドレス信号の替わりに、１つ以上の外部信号
端子に印加される信号電圧の組合せにより冗長メモリセ
ルをアクセスすることが可能とされる。
【００２９】さらに、本発明によれば、外部から冗長メ
モリセルデコーダに入力されるアドレス信号の電圧レベ
ルの組合せを制御することにより、冗長メモリセルのテ
ストと正規メモリセルのテストの切り換えが可能とさ
れ、冗長メモリを備えた半導体メモリ装置のテスト工程
を大幅に簡略化している。
【００３０】そして、本発明においては、冗長メモリセ
ルのテストは、好ましくは不良なメモリセルから冗長メ
モリセルへの置換操作前に行なわれ、冗長メモリセルの
テスト時においてプログラム手段は用いられないため、
不良の冗長メモリセルへの置換を回避できる。
【００３１】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
【００３２】
【実施例１】図１に、本発明の一実施例である半導体メ
モリ装置の構成を示す。半導体メモリ装置の外部テスト
ピンへの信号電圧入力、もしくは入力信号ピンへのクロ
ック組合せによって活性化するテストモード信号１１０
を冗長デコーダ１５に入力する。
【００３３】冗長デコーダ１５では、テストモード信号
１１０をもとに、正規メモリセルアレイ１１用のデコー
ダ１２の出力を非活性化する信号１０６を発生する。
【００３４】一方、外部アドレス信号と冗長メモリセル
のアドレスとを予め１対１対応させておき、当該テスト
モード時にはその外部アドレス信号を指定することによ
り、冗長デコーダ１５の出力を活性化する。このように
して、冗長メモリセルへのアクセスを行い、良否をテス
トすることができる。
【００３５】図２に、冗長デコーダ１５の回路構成の一
例を示す。冗長メモリセルへのアクセスは、図４、図５
を参照して説明した従来例と同じ方式を想定している。
図２の回路は、テストモード時に活性化するテストモー
ド信号１１０、及び冗長メモリセルのテストモード時の
アドレス信号１０１ｄにより、信号１０５ａと１０６を
強制的に活性化し、冗長メモリセルへのアクセスを実現
する。
【００３６】図２を参照して、本実施例の冗長メモリセ
ルアレイ１４のテスト動作を説明する。冗長メモリセル
アレイ１４のテストは図８のステップ８０２に対応して
おり、テスト時には、図２のフューズ２０ａ〜２０ｃ，
￣２０ａ〜￣２０ｃの溶断は行なわれていない。したが
って、図中の節点２０１の電位は、制御信号１０３ａに
よってＨレベルにプリチャージされ、アドレス信号線１
０１ａ〜１０１ｃ，￣１０１ａ〜￣１０１ｃで選択され
たＭＯＳトランジスタが導通するため、節点２０１の電
位はＬレベルとなり、２入力ＮＡＮＤゲート２０４の出
力はＨレベルとなる。
【００３７】アドレス信号１０１ｄをＨレベルとするこ
とにより、３入力ＮＡＮＤゲート２０２の出力はＬレベ
ルとなり、２入力ＮＡＮＤゲート２０５を介して、信号
１０５ａはＨレベルとなり、且つ信号１０６がＨレベル
となるため、正規メモリセルアレイ１１のデコーダ１２
が非活性化され、冗長メモリセルのテストが行なわれ
る。なお、制御信号１０３ｂはＨレベルにあるものとす
る。
【００３８】一方、アドレス信号１０１ｄをＬレベルと
することにより、正規メモリセルアレイ１１のテストも
この冗長メモリセルのテスト時に行なうことができる。
【００３９】すなわち、アドレス信号１０１ｄをＬレベ
ルとした場合、３入力ＮＡＮＤゲート２０２の出力は常
にＨレベルであり、且つフューズも未だ溶断されていな
いことから節点２０１はＬレベルとされ、２入力ＮＡＮ
Ｄゲート２０４の出力がＨレベルとなるため、２入力Ｎ
ＡＮＤゲート２０５の出力はＬレベルとなり、したがっ
て、信号１０５ａはＬレベルとなる。回路ブロック２１
ｂの出力１０５ｂも同様にしてＬレベルとされるため、
信号１０６がＬレベルとなり、正規メモリセルアレイ１
１のデコーダ１２が活性化され、正規メモリセルアレイ
１１がアクセスされる。
【００４０】このように、本実施例では、アドレス信号
１０１ｄの論理値を制御することにより、図８のステッ
プ８０１と８０２を同時に行なうことが出来るため、テ
ストの処理工程が簡略化する。
【００４１】上記テストモード時の回路動作と各信号の
論理値との対応を表１にまとめて掲載する。表１の第２
列から第６列は図２の各信号を表わし、記号Ｈ、ＬはＨ
レベル、Ｌレベルをそれぞれ表わしている。なお、表１
に示す動作において、図２の信号１０３ｂはＨレベルで
あるものとする。
【００４２】次に、図２を参照して、不良メモリセルか
ら冗長メモリセルへの置換、すなわちフューズ溶断後の
通常動作について説明する。
【００４３】通常動作時においてテストモード信号１１
０はＬレベルとされ、３入力ＮＡＮＤゲート２０２の出
力は常にＨレベルであり、フューズ２０ａ〜２０ｃ，￣
２０ａ〜￣２０ｃが溶断されたアドレスがアクセスされ
た場合、前述の通り、節点２０１はＨレベルとなり、制
御信号１０３ｂがＨレベルであるため、２入力ＮＡＮＤ
ゲート２０４の出力はＬレベルとされ、信号１０５ａ，
１０６はＨレベルとなり、正規メモリセルアレイ１１の
デコーダ１２は非活性化され、信号１０５ａで指定され
る冗長メモリセルアレイ１４がアクセスされる。
【００４４】また、通常動作時において、フューズ２０
ａ〜２０ｃ，￣２０ａ〜￣２０ｃが溶断されていないと
きには、節点２０１はＬレベルとされ、３入力ＮＡＮＤ
ゲート２０２及び２入力ＮＡＮＤゲート２０４の出力は
共にＨレベルとなり、２入力ＮＡＮＤゲート２０５を介
して信号１０５ａはＬレベルとなり、回路ブロック２１
ｂの出力信号１０５ｂがＬレベルの場合、信号１０６は
Ｌレベルとなり、冗長メモリセルのデコーダ１５は非活
性化され、正規メモリセルのデコーダ１２が活性化さ
れ、正規メモリセルアレイ１１がアクセスされる。
【００４５】フューズ溶断後における上記通常動作と各
信号の論理値との対応を表２にまとめて掲載する。表２
の第２列から第６列は図２の各信号を表わし、記号Ｈ、
ＬはＨレベル、Ｌレベルをそれぞれ表わしている。通常
動作時にはアドレス信号１０１ｄの電位は冗長デコーダ
１５の回路動作に影響しない。なお、表２に示す動作に
おいて、図２の信号１０３ｂはＨレベルであるものとす
る。
【００４６】図２に示す冗長デコーダ１５の回路では、
図５の従来の回路に付加される回路素子は論理ゲートが
高々数個程度であるため、図７に示した従来例（特開平
１−２７３２９８号公報）に比べ、面積の増分は少な
い。さらに、図８に示した、従来例と同様の冗長メモリ
セルのテストが行なえる他、冗長メモリセルのテストと
正規メモリセルのテストと同時に行なえるため、テスト
工程が簡略化される。
【００４７】なお、アドレス信号１０１ｄは、例えば、
テストモード信号１１０の制御のもと、アドレス信号１
０１ａ〜１０１ｃ，￣１０１ａ〜￣１０１ｃのいずれか
と共有することも可能である。
【００４８】
【実施例２】図３に、本発明の第２の実施例を示す。本
実施例では、冗長メモリセルのテストモード時のアドレ
スを、外部アドレス信号線１０１と対応させるのでな
く、別の外部信号線１１１が接続される信号ピンの信号
電圧の組合せと対応させている。前記第１の実施例で
は、アドレス信号線１０１に若干の負荷容量の増加があ
るため、信号入力ピン用のパッドを設けるスペースがあ
る場合には、本実施例が有効である。
【００４９】図３において、冗長デコーダ１５の構成
は、前記第１の実施例で説明した図２と同様な回路構成
とされるが、図２のアドレス信号１０１ｄ，１０１ｅと
して、アドレス信号線１０１の替わりに、冗長デコーダ
１５に入力される外部信号線１１１が用いられる。
【００５０】本発明は、半導体メモリ装置出荷までの工
程において、主に、パッケージング前のウェハ段階で用
いられるため、本実施例における外部信号入力ピン用の
パッドは、パッケージのピン数を増やすものではなく、
あくまでウェハ段階でのプロービングができるパッドで
あればよい。
【００５１】なお、上記各実施例では、簡単のため２ロ
ウ又は２カラムから成る冗長メモリセルアレイをもとに
本発明を説明したが、本発明は３ロウ以上又は３カラム
以上から成る冗長メモリセルアレイにも同様にして適用
できる。また、図２に示した冗長デコーダは回路構成の
一例を示したものであり、本発明はこれらの実施態様に
のみ限定されるものではなく、本発明の原理に準ずる各
種実施態様を含むものである。
【００５２】
【表１】
【００５３】
【表２】
【００５４】
【発明の効果】以上説明したように、本発明によれば、
不良メモリセルから冗長メモリセルへの置換工程（フュ
ーズトリミング）の前に、冗長メモリセルのテストを行
うことを可能とし、不良の冗長メモリセルへの置換を回
避できるとともに、テストモード時において、アドレス
信号線により冗長メモリセルをアクセスする構成とした
ことにより、冗長メモリセルのテストを実現する回路の
面積オーバーヘッドを大幅に縮減できるという効果を奏
するものであり、今後の半導体メモリの高密度化に有効
な方式である。
【００５５】また、所定の外部信号線の組合せにより冗
長メモリセルをアクセスする構成により、アドレス信号
線における負荷容量の増加を回避し、且つ、パッドは好
ましくはウェハ段階でのみ用いられるものであり、パッ
ケージのピン数の増大を招くことはない。
【００５６】さらに、本発明によれば、正規メモリセル
と冗長メモリセルのテストを同時に行なうことが可能と
され、テスト工程の効率化を達成するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体メモリ装置の構
成を示すブロック図である。
【図２】本発明に用いる冗長メモリセルデコーダの回路
構成の一例を示す図である。
【図３】本発明の第２の実施例の半導体メモリ装置の構
成を示すブロック図である。
【図４】従来の冗長メモリセル付き半導体メモリ装置の
構成を示すブロック図である。
【図５】従来の冗長メモリセルデコーダの回路構成の一
例を示す図である。
【図６】半導体メモリ装置のテストから冗長メモリセル
置換工程のフローチャートを示す図である。
【図７】冗長メモリセルのテスト機能を付加した、従来
の半導体メモリ装置の構成を示すブロック図である。
【図８】冗長メモリセルのテスト機能付き半導体メモリ
装置についてのテストから冗長メモリセル置換工程のフ
ローチャートを示す図である。
【符号の説明】
１１ 正規メモリセルアレイ １２ 正規メモリセルのデコーダ １３ 制御信号を発生するコントロール回路 １４ 冗長メモリセルアレイ １５ 冗長デコーダ １６ プログラム手段 １７ ２入力ＯＲゲート １８ ポインタ １９ ２入力ＡＮＤゲート ２０ａ〜２０ｃ，￣２０ａ〜￣２０ｃ フューズ ２１ａ，２１ｂ 冗長メモリセルデコーダの１ロウ又は
１カラム分の回路 １０１ アドレス信号線のまとまり １０１ａ〜１０１ｃ，￣１０１〜￣１０１ｃ，１０１
ｄ，１０１ｅ アドレス信号線 １０２ データ信号線のまとまり １０３ 制御信号線のまとまり １０３ａ，１０３ｂ 冗長メモリセルデコーダの制御信
号線 １０４ 正規メモリセルのデコード信号 １０５ 冗長メモリセルのデコード信号 １０６ 正規メモリセルのデコード禁止信号 １０７ テスト１信号 １０８ テスト２信号 １０９ 冗長メモリセルへのポイント信号 １１０ テストモード信号 １１１ 外部信号線 ２０２ ３入力ＮＡＮＤゲート ２０３ ２入力ＯＲゲート ２０４，２０５ ２入力ＮＡＮＤゲート ２０３ ２入力ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１ 7210−4Ｍ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】マトリクス状に配置されたメモリセルから
    なる正規メモリセルアレイと、該正規メモリセルアレイ
    から外部アドレス信号に対応した１又は複数のメモリセ
    ルを選択するためのデコード手段と、前記正規メモリセ
    ルのうち不良と判定されたメモリセルを置換するために
    設けられた冗長メモリセルをマトリクス状に配置した冗
    長メモリセルアレイと、該冗長メモリセルアレイから１
    又は複数の前記冗長メモリセルを選択するための冗長メ
    モリセルデコード手段と、前記不良メモリセルを前記冗
    長メモリセルアレイのうちのいずれかのメモリセルに置
    換するためのプログラム手段と、を具備する半導体メモ
    リ装置において、 前記半導体メモリ装置の外部テストピンへの信号電圧入
    力もしくは入力信号ピンへのクロック組合せによってテ
    ストモードに設定され、前記冗長メモリセルデコード手
    段が、該テストモード時において、前記アドレス信号に
    より前記冗長メモリセルの各々をアクセスする手段を備
    えたことを特徴とする半導体メモリ装置。
  2. 【請求項２】前記冗長メモリセルデコード手段が、前記
    テストモード時に、前記アドレス信号に替わって、１つ
    以上の外部信号ピンに印加する電圧の組合せにより前記
    冗長メモリセルの各々をアクセスするように構成された
    ことを特徴とする請求項１記載の半導体メモリ装置。
  3. 【請求項３】前記テストモード時において、前記正規メ
    モリセルのテストと、前記冗長メモリセルのテストと
    を、前記アドレス信号又は外部信号の電圧の組合せによ
    って切り換え可能な構成としたことを特徴とする請求項
    １又は２記載の半導体メモリ装置。
  4. 【請求項４】前記テストモードの設定が、不良なメモリ
    セルから冗長メモリセルへの置換操作前に行なわれ、前
    記冗長メモリセルのアクセスにおいて前記プログラム手
    段が用いられないことを特徴とする請求項１ないし３の
    いずれか一に記載の半導体メモリ装置。
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