JPH07226356A - 多層レジストを利用したパターン形成方法 - Google Patents
多層レジストを利用したパターン形成方法Info
- Publication number
- JPH07226356A JPH07226356A JP5314066A JP31406693A JPH07226356A JP H07226356 A JPH07226356 A JP H07226356A JP 5314066 A JP5314066 A JP 5314066A JP 31406693 A JP31406693 A JP 31406693A JP H07226356 A JPH07226356 A JP H07226356A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- layer
- pattern
- forming
- layer resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/06—Planarisation of inorganic insulating materials
- H10P95/062—Planarisation of inorganic insulating materials involving a dielectric removal step
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 高い段差であってもパターンを形成すること
ができる多層レジストを利用したパターン形成方法を提
供すること。 【構成】 段差を有する下部構造物の段差の低い領域上
に、第１下層レジスト層を形成して下部構造物の表面を
平坦化させる段階と、前記表面が平坦化された下部構造
物上に第２下層レジストを塗布する段階と、前記第２下
層レジスト上に中間層を形成する段階と、前記中間層上
に上層レジストを塗布する段階と、前記上層レジストを
所定パターンでパターニングする段階と、前記上層レジ
スト層パターンを前記中間層に転写させる段階と、及び
前記中間層に転写されたパターンを前記下層レジストに
転写させる段階と、を含む。
ができる多層レジストを利用したパターン形成方法を提
供すること。 【構成】 段差を有する下部構造物の段差の低い領域上
に、第１下層レジスト層を形成して下部構造物の表面を
平坦化させる段階と、前記表面が平坦化された下部構造
物上に第２下層レジストを塗布する段階と、前記第２下
層レジスト上に中間層を形成する段階と、前記中間層上
に上層レジストを塗布する段階と、前記上層レジストを
所定パターンでパターニングする段階と、前記上層レジ
スト層パターンを前記中間層に転写させる段階と、及び
前記中間層に転写されたパターンを前記下層レジストに
転写させる段階と、を含む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路素子の
製造に関し、特に多層レジストを利用したパターン形成
方法に関する。
製造に関し、特に多層レジストを利用したパターン形成
方法に関する。
【０００２】
【従来の技術】半導体集積回路を形成する素子設計時の
デザイン規則（Ｄｉｓｉｇｎ ｒｕｌｅ）が徐々に厳し
くなり、半導体素子の表面段差がパターン形成に制約と
して働く。これにより、従来の単層レジストを利用した
パターン形成方法が、多層レジストを利用するリソグラ
フィ技法に変化している。
デザイン規則（Ｄｉｓｉｇｎ ｒｕｌｅ）が徐々に厳し
くなり、半導体素子の表面段差がパターン形成に制約と
して働く。これにより、従来の単層レジストを利用した
パターン形成方法が、多層レジストを利用するリソグラ
フィ技法に変化している。
【０００３】このような問題を解決するために、２層レ
ジスト工程および３層レジスト工程などが開発された。
これらは下層レジストを肉厚に塗布して段差を緩和させ
た後、その上に上層レジストを形成することにより、段
差の影響を低減し、かつレチクルによる露光の時、光散
乱によるパターンの欠陥を最小化することができるよう
にした精巧な技術である。
ジスト工程および３層レジスト工程などが開発された。
これらは下層レジストを肉厚に塗布して段差を緩和させ
た後、その上に上層レジストを形成することにより、段
差の影響を低減し、かつレチクルによる露光の時、光散
乱によるパターンの欠陥を最小化することができるよう
にした精巧な技術である。
【０００４】従来の３層レジスト工程を利用したパター
ン形成方法を、キャパシタの形成後セル部および周辺回
路部の段差が約１．５μｍ以上差異のある半導体メモリ
構造を例にとって説明すれば次の通りである。図１，図
２に前述した従来の３層レジスト工程を利用したパター
ン形成方法を示す。まず、図１（ａ）に示すように、素
子２を形成することによって段差の形成された基板１上
に下層レジスト３を塗布して段差を緩和させる。ここ
で、I は半導体メモリにおいて、素子間の分離領域、II
はキャパシタ等が形成された領域を示し、IとIIがセル
部となり、IIIは周辺部である。
ン形成方法を、キャパシタの形成後セル部および周辺回
路部の段差が約１．５μｍ以上差異のある半導体メモリ
構造を例にとって説明すれば次の通りである。図１，図
２に前述した従来の３層レジスト工程を利用したパター
ン形成方法を示す。まず、図１（ａ）に示すように、素
子２を形成することによって段差の形成された基板１上
に下層レジスト３を塗布して段差を緩和させる。ここ
で、I は半導体メモリにおいて、素子間の分離領域、II
はキャパシタ等が形成された領域を示し、IとIIがセル
部となり、IIIは周辺部である。
【０００５】図１（ｂ）に示すように、前記下層レジス
ト３上に中間層５を形成する。この中間層は後工程で中
間層上に形成されるべき上層レジストの光散乱の効果を
遮断することができる物質を用いて形成する。図１
（ｃ）に示すように、前記中間層５上に上層レジスト６
を塗布した後、図２（ｄ）に示すように、マスク（図示
せず）を利用したリソグラフィ工程により前記上層レジ
スト６を所定パターンでパターニングする。図２（ｅ）
に示すように、前記パターニングされた上層レジストパ
ターン６をマスクとして、その下部の中間層５をエッチ
ングすることによりマスクパターンを中間層に転写させ
た後上層レジストを除去する。図２（ｆ）に示すよう
に、前記中間層パターン５をマスクとして下層レジスト
をエッチングすることにより、最終的に下層レジストパ
ターン３を形成する。
ト３上に中間層５を形成する。この中間層は後工程で中
間層上に形成されるべき上層レジストの光散乱の効果を
遮断することができる物質を用いて形成する。図１
（ｃ）に示すように、前記中間層５上に上層レジスト６
を塗布した後、図２（ｄ）に示すように、マスク（図示
せず）を利用したリソグラフィ工程により前記上層レジ
スト６を所定パターンでパターニングする。図２（ｅ）
に示すように、前記パターニングされた上層レジストパ
ターン６をマスクとして、その下部の中間層５をエッチ
ングすることによりマスクパターンを中間層に転写させ
た後上層レジストを除去する。図２（ｆ）に示すよう
に、前記中間層パターン５をマスクとして下層レジスト
をエッチングすることにより、最終的に下層レジストパ
ターン３を形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の多層レジスト工程は、段差が１．０μｍ以下で
ある場合には容易に解象限界および焦点の深さを改善さ
せることができるが、段差が１．０μｍ以上である場合
にはその効果が低下する。図１に示すように、段差が
１．５μｍ以上である場合には、多層でレジストを塗布
したとしても段差が完全に無くならないので、上層レジ
ストをパターニングする時、露光が不均一に発生してパ
ターン形成の時にブリッジの原因となる。また、下層レ
ジストのパターンを最終的に形成する時段差によって適
切なＣＤ（ｃｒｉｔｉｃａｌ ｄｅｍｅｎｓｉｏｎ）調
整によっても、パターン全体にわたって均一なパターン
を得ることができないＣＤ−バイアスの問題が発生され
る。
た従来の多層レジスト工程は、段差が１．０μｍ以下で
ある場合には容易に解象限界および焦点の深さを改善さ
せることができるが、段差が１．０μｍ以上である場合
にはその効果が低下する。図１に示すように、段差が
１．５μｍ以上である場合には、多層でレジストを塗布
したとしても段差が完全に無くならないので、上層レジ
ストをパターニングする時、露光が不均一に発生してパ
ターン形成の時にブリッジの原因となる。また、下層レ
ジストのパターンを最終的に形成する時段差によって適
切なＣＤ（ｃｒｉｔｉｃａｌ ｄｅｍｅｎｓｉｏｎ）調
整によっても、パターン全体にわたって均一なパターン
を得ることができないＣＤ−バイアスの問題が発生され
る。
【０００７】上述した従来方法の以外にも、多層レジス
ト工程を利用したパターン形成方法として、米国特許
４，５５７，７９７号の方法がある。これは上層および
下層レジストはホトレジストを利用し、中間層はレジス
トのない非反射（Ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ）物
質を利用して形成することにより、上層レジストの露光
時遮断効果を保持する。しかし、この方法でも段差の大
きい場合には段差が完全に平坦化されないので上述した
従来技術の問題点をそのまま有している。
ト工程を利用したパターン形成方法として、米国特許
４，５５７，７９７号の方法がある。これは上層および
下層レジストはホトレジストを利用し、中間層はレジス
トのない非反射（Ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ）物
質を利用して形成することにより、上層レジストの露光
時遮断効果を保持する。しかし、この方法でも段差の大
きい場合には段差が完全に平坦化されないので上述した
従来技術の問題点をそのまま有している。
【０００８】また、下層と上層を有機質層（Ｎｏｖｏｌ
ａｋ ｐｈｏｔｏｒｅｓｉｓｔ）で形成し、中間層をシ
リコンをベースとするポリマー（ｐｏｌｙｍｅｒ）で形
成する米国特許４，８９１，３０３号の方法と、下層は
紫外線感光用レジストで形成し上層は深紫外線（Ｄｅｅ
ｐ−ＵＶ）感光用レジストで形成する米国特許４，７７
０，７３９号の方法等のように種々の物質で多層を形成
する方法があるが、これらの方法も段差が非常に大きい
場合には上述した問題を解決することができなかった。
ａｋ ｐｈｏｔｏｒｅｓｉｓｔ）で形成し、中間層をシ
リコンをベースとするポリマー（ｐｏｌｙｍｅｒ）で形
成する米国特許４，８９１，３０３号の方法と、下層は
紫外線感光用レジストで形成し上層は深紫外線（Ｄｅｅ
ｐ−ＵＶ）感光用レジストで形成する米国特許４，７７
０，７３９号の方法等のように種々の物質で多層を形成
する方法があるが、これらの方法も段差が非常に大きい
場合には上述した問題を解決することができなかった。
【０００９】すなわち、前記従来の多層レジスト方法と
しては、例えば、半導体メモリ素子を製造する場合、上
層レジストの露光工程時、段差が互いに異なるワードラ
インストラップ，メインセル，センサ増幅器，行ディコ
ーダなどの焦点の深さが一致しないので、同一の露光フ
ィールド内において各部分別にラインとスペース間のブ
リッジまたは短絡等の欠陥が発生して、結局段差が大き
い周辺領域とセル領域とを同時にパターニングするのが
非常に難しい。本発明の目的は、高い段差があってもパ
ターンを形成することができる多層レジストを利用した
パターン形成方法を提供することにある。
しては、例えば、半導体メモリ素子を製造する場合、上
層レジストの露光工程時、段差が互いに異なるワードラ
インストラップ，メインセル，センサ増幅器，行ディコ
ーダなどの焦点の深さが一致しないので、同一の露光フ
ィールド内において各部分別にラインとスペース間のブ
リッジまたは短絡等の欠陥が発生して、結局段差が大き
い周辺領域とセル領域とを同時にパターニングするのが
非常に難しい。本発明の目的は、高い段差があってもパ
ターンを形成することができる多層レジストを利用した
パターン形成方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、段差を有する下部構造物の段差
の低い領域上に、第１下層レジスト層を形成して下部構
造物の表面を平坦化させる段階と、前記表面が平坦化さ
れた下部構造物上に第２下層レジストを塗布する段階
と、前記第２下層レジスト上に中間層を形成する段階
と、前記中間層上に上層レジストを塗布する段階と、前
記上層レジストを所定パターンでパターニングする段階
と、前記上層レジスト層パターンを前記中間層に転写さ
せる段階と、及び前記中間層に転写されたパターンを前
記下層レジストに転写させる段階と、を含む。
めに、本発明によれば、段差を有する下部構造物の段差
の低い領域上に、第１下層レジスト層を形成して下部構
造物の表面を平坦化させる段階と、前記表面が平坦化さ
れた下部構造物上に第２下層レジストを塗布する段階
と、前記第２下層レジスト上に中間層を形成する段階
と、前記中間層上に上層レジストを塗布する段階と、前
記上層レジストを所定パターンでパターニングする段階
と、前記上層レジスト層パターンを前記中間層に転写さ
せる段階と、及び前記中間層に転写されたパターンを前
記下層レジストに転写させる段階と、を含む。
【００１１】
【実施例】以下、添付図面に基づいて本発明を詳述す
る。図３〜５は、本発明の一実施例による多層レジスト
を利用したパターン形成方法を工程順により示すもので
ある。まず、図３（ａ）に示すように、素子１２の形成
によって、段差が形成された基板１１上に第１下層レジ
スト１３を１．５μｍ程度塗布して段差が形成された基
板表面を一次平坦化させる。
る。図３〜５は、本発明の一実施例による多層レジスト
を利用したパターン形成方法を工程順により示すもので
ある。まず、図３（ａ）に示すように、素子１２の形成
によって、段差が形成された基板１１上に第１下層レジ
スト１３を１．５μｍ程度塗布して段差が形成された基
板表面を一次平坦化させる。
【００１２】前記第１下層レジスト層としては、光スペ
クトルに感光するレジスト、例えばＰＭＭＡ（ｐｏｌｙ
ｍｅｔｈｙｌｍｅｔｈａｃｒｙｌａｔｅ）を用いる。ま
た、ノボラク（Ｎｏｖｏｌａｋ）をベースとしたホトレ
ジストを用いることができる。ここで Iは半導体メモリ
において、素子間分離領域を示すものであり、IIは素
子、すなわちキャパシタが形成された領域を示すもの
で、I とIIがセル部となり、III は周辺部である。この
時、周辺部（III） の第１下層レジスト１３の塗布厚さ
が、セル部（II）と周辺部（III） の段差と同等である
か、または７０％以上であると、平坦化に有利である。
図３（ｂ）に示すように、セル部（II）のみを露光させ
るマスクとして、例えばセルしきい値電圧調節用イオン
注入マスク１４を利用して前記第１下層レジスト１３を
ＣＡＮＯＮ ２０００ｉｌステッパ（３６５ｎｍ）の基
準で５００ｍｊ／cm2 のエネルギで過露光させた後、８
０秒間現像液で現像すれば、図３（ｃ）に示すように、
セル部（II）のレジストが全部除去されて基板表面の平
坦化を行う。
クトルに感光するレジスト、例えばＰＭＭＡ（ｐｏｌｙ
ｍｅｔｈｙｌｍｅｔｈａｃｒｙｌａｔｅ）を用いる。ま
た、ノボラク（Ｎｏｖｏｌａｋ）をベースとしたホトレ
ジストを用いることができる。ここで Iは半導体メモリ
において、素子間分離領域を示すものであり、IIは素
子、すなわちキャパシタが形成された領域を示すもの
で、I とIIがセル部となり、III は周辺部である。この
時、周辺部（III） の第１下層レジスト１３の塗布厚さ
が、セル部（II）と周辺部（III） の段差と同等である
か、または７０％以上であると、平坦化に有利である。
図３（ｂ）に示すように、セル部（II）のみを露光させ
るマスクとして、例えばセルしきい値電圧調節用イオン
注入マスク１４を利用して前記第１下層レジスト１３を
ＣＡＮＯＮ ２０００ｉｌステッパ（３６５ｎｍ）の基
準で５００ｍｊ／cm2 のエネルギで過露光させた後、８
０秒間現像液で現像すれば、図３（ｃ）に示すように、
セル部（II）のレジストが全部除去されて基板表面の平
坦化を行う。
【００１３】前記現像工程を終了した後、第１下層レジ
スト１３の硬度を維持するために、１５０〜３００℃、
例えば２３０℃温度で６分間熱処理工程を施して残留す
る現像液を除去する。前記基板の表面を平坦化させる方
法として、第１下層レジストを塗布した後エッチングパ
ック工程を利用することもある。
スト１３の硬度を維持するために、１５０〜３００℃、
例えば２３０℃温度で６分間熱処理工程を施して残留す
る現像液を除去する。前記基板の表面を平坦化させる方
法として、第１下層レジストを塗布した後エッチングパ
ック工程を利用することもある。
【００１４】図４（ｄ）に示すように、前記第１下層レ
ジストの露光および現像工程により平坦化された結果物
上に第２下層レジスト１５としてノボラク系ホトレジス
トを１〜４μｍ厚さ、例えば２μｍの厚さ塗布すること
により、第１，第２下層レジスト１３，１５により段差
の有る基板を完全に平坦化させる。図４（ｅ）に示すよ
うに、前記第２下層レジスト１５上に中間層１６を０．
１〜０．５μｍの厚さ範囲、例えば０．１５μｍの厚さ
で形成する。前記中間層は光スペクトルに感光されない
無機物質で、３００℃以下の温度で形成可能な物質で形
成することが望ましい。例えば、ＳＯＧ（ｓｐｉｎ ｏ
ｎｇｌａｓｓ）またはＳｉＨ4 −酸化膜で形成する。図
４（ｆ）に示すように、前記中間層１６上に上層レジス
ト１７としてノボラク系ホトレジストを０．１〜０．９
μｍ厚さ範囲、例えば０．４μｍ厚さで塗布する。
ジストの露光および現像工程により平坦化された結果物
上に第２下層レジスト１５としてノボラク系ホトレジス
トを１〜４μｍ厚さ、例えば２μｍの厚さ塗布すること
により、第１，第２下層レジスト１３，１５により段差
の有る基板を完全に平坦化させる。図４（ｅ）に示すよ
うに、前記第２下層レジスト１５上に中間層１６を０．
１〜０．５μｍの厚さ範囲、例えば０．１５μｍの厚さ
で形成する。前記中間層は光スペクトルに感光されない
無機物質で、３００℃以下の温度で形成可能な物質で形
成することが望ましい。例えば、ＳＯＧ（ｓｐｉｎ ｏ
ｎｇｌａｓｓ）またはＳｉＨ4 −酸化膜で形成する。図
４（ｆ）に示すように、前記中間層１６上に上層レジス
ト１７としてノボラク系ホトレジストを０．１〜０．９
μｍ厚さ範囲、例えば０．４μｍ厚さで塗布する。
【００１５】図５（ｇ）に示すように、所定のマスク
（図示せず）を利用したホトリソグラフィ工程により前
記上層レジスト１７をパターニングして所定パターンを
形成した後、図５（ｈ）に示すように、前記形成された
上層レジスト１７をマスクとして前記中間層１６をエッ
チングして前記パターンを中間層に転写させる。図５
（ｉ）に示すように、前記パターニングされた中間層１
６をマスクとして下層レジスト１３，１５をエッチング
して最終的に下層レジストパターンを形成し、中間層残
留物および生成されたポリマを２０：１ＢＯＥ（Ｂｕｆ
ｆｅｒｅｄＯｘｉｄｅ Ｅｔｃｈａｎｔ）に浸漬して除
去する。
（図示せず）を利用したホトリソグラフィ工程により前
記上層レジスト１７をパターニングして所定パターンを
形成した後、図５（ｈ）に示すように、前記形成された
上層レジスト１７をマスクとして前記中間層１６をエッ
チングして前記パターンを中間層に転写させる。図５
（ｉ）に示すように、前記パターニングされた中間層１
６をマスクとして下層レジスト１３，１５をエッチング
して最終的に下層レジストパターンを形成し、中間層残
留物および生成されたポリマを２０：１ＢＯＥ（Ｂｕｆ
ｆｅｒｅｄＯｘｉｄｅ Ｅｔｃｈａｎｔ）に浸漬して除
去する。
【００１６】一方、本発明により得られる効果をよく見
るために、上層レジストパターンを現像した後露光量に
よる焦点の深さを段差部位別に図６，７に示した。モニ
タした部位は、ワードラインストラップ（），メイン
セル（），センサ増幅器（），行ディコーダ（）
の４部分である。図面において、太い実線部分は本発明
の方法を適用した場合であり、細い実線部分は従来の３
層レジスト工程を適用した場合である。（ａ）は１４０
ｍｊ／cm2 のエネルギで露光して露光量の不足した場合
を示すもので、４部分のモニタ部位のオーバラップ（ｏ
ｖｅｒｌａｐ）される焦点の深さ（Ｄ．Ｏ．Ｆ）が、従
来には＋０．５〜１．５μｍであって、０．５μｍのマ
ージンでしかない反面、本発明の場合は＋０．５〜２．
５μｍであって、１．０μｍのマージンを有する。
（ｂ）は１６０ｍｊ／cm2 のエネルギで露光して最適露
光状態を示すもので、４部分のモニタ部位のオーバラッ
プされる焦点の深さ（Ｄ．Ｏ．Ｆ）が、従来には＋２．
０〜２．５μｍであって、０．５μｍのマージンである
反面、本発明の場合は＋０．５〜２．５μｍであって、
１．５μｍのマージンを有する。（ｃ）は１８０ｍｊ／
cm2 のエネルギで露光して過渡露光状態を示すもので、
４部分のモニタ部位のオーバラップされる焦点の深さ
が、従来には０である反面、本発明の場合は＋１．０〜
＋２．０μｍであって、１．５μｍのマージンを有す
る。（ｄ）は段差のない場合の焦点の深さを前記段差の
有る場合と比較するために、シリコンウェーハ上に０．
４μｍの厚さのレジストを塗布した後、１６０ｍｊ／cm
2 のエネルギで露光した結果を示すもので、−０．５〜
＋１．０μｍであって、１．５μｍのマージンを有す
る。
るために、上層レジストパターンを現像した後露光量に
よる焦点の深さを段差部位別に図６，７に示した。モニ
タした部位は、ワードラインストラップ（），メイン
セル（），センサ増幅器（），行ディコーダ（）
の４部分である。図面において、太い実線部分は本発明
の方法を適用した場合であり、細い実線部分は従来の３
層レジスト工程を適用した場合である。（ａ）は１４０
ｍｊ／cm2 のエネルギで露光して露光量の不足した場合
を示すもので、４部分のモニタ部位のオーバラップ（ｏ
ｖｅｒｌａｐ）される焦点の深さ（Ｄ．Ｏ．Ｆ）が、従
来には＋０．５〜１．５μｍであって、０．５μｍのマ
ージンでしかない反面、本発明の場合は＋０．５〜２．
５μｍであって、１．０μｍのマージンを有する。
（ｂ）は１６０ｍｊ／cm2 のエネルギで露光して最適露
光状態を示すもので、４部分のモニタ部位のオーバラッ
プされる焦点の深さ（Ｄ．Ｏ．Ｆ）が、従来には＋２．
０〜２．５μｍであって、０．５μｍのマージンである
反面、本発明の場合は＋０．５〜２．５μｍであって、
１．５μｍのマージンを有する。（ｃ）は１８０ｍｊ／
cm2 のエネルギで露光して過渡露光状態を示すもので、
４部分のモニタ部位のオーバラップされる焦点の深さ
が、従来には０である反面、本発明の場合は＋１．０〜
＋２．０μｍであって、１．５μｍのマージンを有す
る。（ｄ）は段差のない場合の焦点の深さを前記段差の
有る場合と比較するために、シリコンウェーハ上に０．
４μｍの厚さのレジストを塗布した後、１６０ｍｊ／cm
2 のエネルギで露光した結果を示すもので、−０．５〜
＋１．０μｍであって、１．５μｍのマージンを有す
る。
【００１７】図６，７の結果から分かるように、本発明
は下部構造物の段差の影響を及ばないように、その上に
塗布される下層レジストを平坦化させることにより上層
レジストパターンの形成後においても平坦な表面［図７
（ｄ）参照］にパターンを形成したものと同様に焦点の
深さを維持することができるので、解象限界を従来の多
層レジスト方法の場合より２倍以上改善でき、上層レジ
ストパターン形成のための露光工程時のワンショットフ
ィールド（ｏｎｅ ｓｈｏｔ ｆｉｅｌｄ）内で位置に
関係なく均一な焦点の深さを達成することができる。こ
れにより、半導体メモリ装置の３次元構造のキャパシタ
による段差においても本発明を適用することができる。
は下部構造物の段差の影響を及ばないように、その上に
塗布される下層レジストを平坦化させることにより上層
レジストパターンの形成後においても平坦な表面［図７
（ｄ）参照］にパターンを形成したものと同様に焦点の
深さを維持することができるので、解象限界を従来の多
層レジスト方法の場合より２倍以上改善でき、上層レジ
ストパターン形成のための露光工程時のワンショットフ
ィールド（ｏｎｅ ｓｈｏｔ ｆｉｅｌｄ）内で位置に
関係なく均一な焦点の深さを達成することができる。こ
れにより、半導体メモリ装置の３次元構造のキャパシタ
による段差においても本発明を適用することができる。
【００１８】さらに、本発明は全体的な平坦化面におい
ても、効果があり、このような平坦化効果によって最終
的なパターン形成の際、マイクロブリッジ等が発生する
問題が解決され、ＣＤバイアスの改善も可能となる。
ても、効果があり、このような平坦化効果によって最終
的なパターン形成の際、マイクロブリッジ等が発生する
問題が解決され、ＣＤバイアスの改善も可能となる。
【００１９】なお、本発明は半導体装置のコンタクトホ
ール形成工程にも適用できる。コンタクトホールは、そ
の形成位置に応じて同一の露光エネルギにおける解象限
界の差異が発生する。例えば活性領域，ゲート，ビット
ライン，ワードラインストラップ等、各々異なる段差を
有するパターンに同一の大きさのコンタクトホールを形
成する場合、本発明を適用すれば各々の部分を分離せ
ず、マスク１枚で全体を露光してパターンを形成するこ
とができる。
ール形成工程にも適用できる。コンタクトホールは、そ
の形成位置に応じて同一の露光エネルギにおける解象限
界の差異が発生する。例えば活性領域，ゲート，ビット
ライン，ワードラインストラップ等、各々異なる段差を
有するパターンに同一の大きさのコンタクトホールを形
成する場合、本発明を適用すれば各々の部分を分離せ
ず、マスク１枚で全体を露光してパターンを形成するこ
とができる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
下層レジストの塗布により、段差の影響がなくなるの
で、上層レジストを現像する時、平坦な表面のウェーハ
に近似した焦点の深さを有することとなって、解象限界
を、従来の場合より２倍以上改善でき、上層レジストの
露光時、段差が１．５μｍ以上に大きくなってもマスク
１枚で全体パターン（セルパターンおよび周辺部パター
ン）を同時に現像できるので、工程の単純化およびコス
ト低減の効果がある。
下層レジストの塗布により、段差の影響がなくなるの
で、上層レジストを現像する時、平坦な表面のウェーハ
に近似した焦点の深さを有することとなって、解象限界
を、従来の場合より２倍以上改善でき、上層レジストの
露光時、段差が１．５μｍ以上に大きくなってもマスク
１枚で全体パターン（セルパターンおよび周辺部パター
ン）を同時に現像できるので、工程の単純化およびコス
ト低減の効果がある。
【図１】従来技術による多層レジストを利用したパター
ン形成方法を示す工程図である。
ン形成方法を示す工程図である。
【図２】従来技術による多層レジストを利用したパター
ン形成方法を示す工程図である。
ン形成方法を示す工程図である。
【図３】本発明による多層レジストを利用したパターン
形成方法を示す工程図である。
形成方法を示す工程図である。
【図４】本発明による多層レジストを利用したパターン
形成方法を示す工程図である。
形成方法を示す工程図である。
【図５】本発明による多層レジストを利用したパターン
形成方法を示す工程図である。
形成方法を示す工程図である。
【図６】本発明と従来技術における多層レジストを利用
したパターン形成の時、露光量による焦点の深さを比較
して示す図である。
したパターン形成の時、露光量による焦点の深さを比較
して示す図である。
【図７】本発明と従来技術における多層レジストを利用
したパターン形成の時、露光量による焦点の深さを比較
して示す図である。
したパターン形成の時、露光量による焦点の深さを比較
して示す図である。
１１ 基板 １２ 段差を有する下部構造物（半導体メモリ素子） １３ 第１下層レジスト １４ マスク １５ 第１下層レジスト １６ 中間層 １７ 上層レジスト
Claims (9)
- 【請求項１】 段差を有する下部構造物（１２）の段差
の低い領域上に、第１下層レジスト層（１３）を形成し
て下部構造物の表面を平坦化させる段階と、 前記表面が平坦化された下部構造物上に第２下層レジス
ト（１５）を塗布する段階と、 前記第２下層レジスト（１５）上に中間層（１６）を形
成する段階と、 前記中間層（１６）上に上層レジスト（１７）を塗布す
る段階と、 前記上層レジスト（１７）を所定パターンでパターニン
グする段階と、 前記上層レジスト層パターンを前記中間層に転写させる
段階と、及び前記中間層に転写されたパターンを前記下
層レジスト（１３），（１５）に転写させる段階と、を
含むことを特徴とする多層レジストを利用したパターン
形成方法。 - 【請求項２】 前記段差を有する下部構造物（１２）の
段差の低い領域上に、第１下層レジスト層（１３）を形
成して下部構造物の表面を平坦化させる段階は、前記段
差を有する下部構造物（１２）の全面に、第１下層レジ
スト（１３）を塗布した後、所定のマスクを適用して段
差の高い部分のみを選択的に過渡に露光させ、現像する
工程により行うことを特徴とする請求項１記載の多層レ
ジストを利用したパターン形成方法。 - 【請求項３】 前記段差を有する下部構造物（１２）の
段差の低い領域上に、第１下層レジスト層（１３）を形
成して下部構造物の表面を平坦化させる段階は、前記段
差を有する下部構造物（１２）の全面に、第１下層レジ
スト（１３）を塗布した後、エッチングバック工程によ
り第１下層レジスト（１３）をエッチングする工程によ
り行うことを特徴とする請求項１記載の多層レジストを
利用したパターン形成方法。 - 【請求項４】 前記第１下層レジスト（１３）として、
ＰＭＭＡ（ｐｏｌｙｍｅｔｈｙｌｍｅｔｈａｃｒｙｌａ
ｔｅ）を用いることを特徴とする請求項１記載の多層レ
ジストを利用したパターン形成方法。 - 【請求項５】 前記第１下層レジスト（１３）として、
ノボラク系ホトレジストを用いることを特徴とする請求
項１記載の多層レジストを利用したパターン形成方法。 - 【請求項６】 前記第１下層レジスト層の厚さは、前記
下部構造物の段差が最も低い部分の段差と同等するか、
または段差を３０％以内にしたことを特徴とする請求項
１記載の多層レジストを利用したパターン形成方法。 - 【請求項７】 前記中間層（１５）は、光スペクトルに
感光されない無機物質で形成することを特徴とする請求
項１記載の多層レジストを利用したパターン形成方法。 - 【請求項８】 前記中間層は、ＳＯＧまたはＳｉＨ4 −
酸化膜のいずれかで形成することを特徴とする請求項１
記載の多層レジストを利用したパターン形成方法。 - 【請求項９】 前記上層レジスト（１７）として、ノボ
ラク系ホトレジストを用いることを特徴とする請求項１
記載の多層レジストを利用したパターン形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4339466A DE4339466C2 (de) | 1993-11-19 | 1993-11-19 | Verfahren zur Bildung von Mustern unter Verwendung eines Mehrschichtresists |
| JP5314066A JPH07226356A (ja) | 1993-11-19 | 1993-11-22 | 多層レジストを利用したパターン形成方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4339466A DE4339466C2 (de) | 1993-11-19 | 1993-11-19 | Verfahren zur Bildung von Mustern unter Verwendung eines Mehrschichtresists |
| JP5314066A JPH07226356A (ja) | 1993-11-19 | 1993-11-22 | 多層レジストを利用したパターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226356A true JPH07226356A (ja) | 1995-08-22 |
Family
ID=25931345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5314066A Pending JPH07226356A (ja) | 1993-11-19 | 1993-11-22 | 多層レジストを利用したパターン形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07226356A (ja) |
| DE (1) | DE4339466C2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7435682B2 (en) | 2004-05-31 | 2008-10-14 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US10312074B2 (en) | 2014-10-31 | 2019-06-04 | Samsung Sdi Co., Ltd. | Method of producing layer structure, layer structure, and method of forming patterns |
| US10663863B2 (en) | 2015-10-23 | 2020-05-26 | Samsung Sdi Co., Ltd. | Method of producing layer structure, and method of forming patterns |
| US10770293B2 (en) | 2017-08-29 | 2020-09-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing a semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7262070B2 (en) * | 2003-09-29 | 2007-08-28 | Intel Corporation | Method to make a weight compensating/tuning layer on a substrate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891303A (en) * | 1988-05-26 | 1990-01-02 | Texas Instruments Incorporated | Trilayer microlithographic process using a silicon-based resist as the middle layer |
-
1993
- 1993-11-19 DE DE4339466A patent/DE4339466C2/de not_active Expired - Fee Related
- 1993-11-22 JP JP5314066A patent/JPH07226356A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7435682B2 (en) | 2004-05-31 | 2008-10-14 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US10312074B2 (en) | 2014-10-31 | 2019-06-04 | Samsung Sdi Co., Ltd. | Method of producing layer structure, layer structure, and method of forming patterns |
| US10663863B2 (en) | 2015-10-23 | 2020-05-26 | Samsung Sdi Co., Ltd. | Method of producing layer structure, and method of forming patterns |
| US10770293B2 (en) | 2017-08-29 | 2020-09-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4339466C2 (de) | 2001-07-19 |
| DE4339466A1 (de) | 1995-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5652084A (en) | Method for reduced pitch lithography | |
| JP2707416B2 (ja) | 多層レジストパターン形成方法 | |
| US20040102048A1 (en) | Method for manufacturing semiconductor device | |
| JP3355239B2 (ja) | パターンの形成方法 | |
| JP2004134553A (ja) | レジストパターンの形成方法及び半導体装置の製造方法 | |
| CN101556437A (zh) | 图案化方法 | |
| KR102359750B1 (ko) | 교호하는 위상 시프팅 마스크를 사용하는 포토레지스트 아일랜드 패턴들의 개선된 임계 치수(ｃｄ) 균일성 | |
| CN109935515B (zh) | 形成图形的方法 | |
| JP4389242B2 (ja) | フォトレジストパターンをマスクに利用するエッチング方法 | |
| US20120171865A1 (en) | Method for fabricating fine patterns | |
| US5770350A (en) | Method for forming pattern using multilayer resist | |
| KR0135165B1 (ko) | 다층레지스트를 이용한 패턴형성방법 | |
| JP3874989B2 (ja) | パターンの形成方法 | |
| JPH07226356A (ja) | 多層レジストを利用したパターン形成方法 | |
| JP2009139695A (ja) | 半導体装置の製造方法 | |
| JP2010156819A (ja) | 半導体装置の製造方法 | |
| JP4081793B2 (ja) | フォトレジストパターンを利用した半導体素子の製造方法 | |
| JP3978852B2 (ja) | 半導体装置の製造方法 | |
| US8138059B2 (en) | Semiconductor device manufacturing method | |
| TWI694309B (zh) | 半導體裝置的形成方法 | |
| JP2000021978A (ja) | フォトマスクおよびパターン形成方法 | |
| US7977033B2 (en) | Method of forming pattern of semiconductor device | |
| US20060147846A1 (en) | Method of forming photoresist pattern and semiconductor device employing the same | |
| JPH09232428A (ja) | 半導体装置の製造方法 | |
| CN1932645B (zh) | 包括阻剂流动工艺及膜涂布工艺的半导体装置制造方法 |