JPH07226490A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07226490A JPH07226490A JP7012397A JP1239795A JPH07226490A JP H07226490 A JPH07226490 A JP H07226490A JP 7012397 A JP7012397 A JP 7012397A JP 1239795 A JP1239795 A JP 1239795A JP H07226490 A JPH07226490 A JP H07226490A
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/491—Antifuses, i.e. interconnections changeable from non-conductive to conductive
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 メモリの集積密度が一層増大した半導体装置
を提供する。 【構成】 本発明は、行及び列に配置したメモリマトリ
ックスが形成されている半導体本体を有する半導体メモ
リに関するものである。互いに隣接し平行な選択線(4)
の系を形成し、各選択線(4) を選択トランジスタ(19)の
一端に結合し、この選択トランジスタにより選択線と周
辺の電子装置との間を接続する。これら選択トランジス
タは例えば選択線自身に形成した薄膜トランジスタとす
る。この結果、選択線及びメモリマトリックスのメモリ
素子を最小のピッチで形成することができる。
を提供する。 【構成】 本発明は、行及び列に配置したメモリマトリ
ックスが形成されている半導体本体を有する半導体メモ
リに関するものである。互いに隣接し平行な選択線(4)
の系を形成し、各選択線(4) を選択トランジスタ(19)の
一端に結合し、この選択トランジスタにより選択線と周
辺の電子装置との間を接続する。これら選択トランジス
タは例えば選択線自身に形成した薄膜トランジスタとす
る。この結果、選択線及びメモリマトリックスのメモリ
素子を最小のピッチで形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、行及び列状に配置され
たメモリ素子と、これらメモリ素子をアドレスする行導
体又は列導体を構成すると共に、前記行導体又は列導体
と周辺の電子素子との間の接続を行なう選択トランジス
タにそれぞれ接続されている互いに平行な選択線とが形
成されている半導体本体を有する半導体装置に関するも
のである。
たメモリ素子と、これらメモリ素子をアドレスする行導
体又は列導体を構成すると共に、前記行導体又は列導体
と周辺の電子素子との間の接続を行なう選択トランジス
タにそれぞれ接続されている互いに平行な選択線とが形
成されている半導体本体を有する半導体装置に関するも
のである。
【０００２】
【従来の技術】本発明の原理は、一般にＳＲＡＭ及びＤ
ＲＡＭと称せられているランダム−アクセス−メモリを
有する半導体装置に有効に適用することができるが、以
下の説明で明らかなように、本発明は、高密度性及び／
又は高電圧性能により書込可能な不揮発性メモリ及び書
込可能な読出専用メモリ（ＲＯＭ）にも重要である。広
く用いられている書込可能な不揮発性メモリはフローテ
ィングゲートを用いる技術に基いており、書込は電荷を
フローティングゲートに供給しＭＯＳトランジスタの閾
値を決定することにより行なわれる。行導体は例えばデ
ータをメモリマトリックス中で選択するワード線を構成
し、列導体はビット線として作用する。米国特許第４８
８１１１４号に記載され本発明が特に重要になる別の型
式の不揮発性メモリにおいて、メモリ素子は互いに反対
の導電型の交差シリコン導体間の薄い誘電体層で構成さ
れる。ある実施例において、これら導体のうちの一方の
導体は半導体本体中の表面領域により構成され、他方の
導体は誘電体層上に堆積した多結晶層により構成されて
いる。書込は、これら導体間に電圧を印加し誘電体層に
降伏を発生させることにより行なわれ、この結果導体間
にＰｎ接合が形成される。説明を簡単にするため、選択
線は以後の説明においてワード線と称することにする。
一方、勿論、ワード線及びビット線は相互に交換するこ
とができる。
ＲＡＭと称せられているランダム−アクセス−メモリを
有する半導体装置に有効に適用することができるが、以
下の説明で明らかなように、本発明は、高密度性及び／
又は高電圧性能により書込可能な不揮発性メモリ及び書
込可能な読出専用メモリ（ＲＯＭ）にも重要である。広
く用いられている書込可能な不揮発性メモリはフローテ
ィングゲートを用いる技術に基いており、書込は電荷を
フローティングゲートに供給しＭＯＳトランジスタの閾
値を決定することにより行なわれる。行導体は例えばデ
ータをメモリマトリックス中で選択するワード線を構成
し、列導体はビット線として作用する。米国特許第４８
８１１１４号に記載され本発明が特に重要になる別の型
式の不揮発性メモリにおいて、メモリ素子は互いに反対
の導電型の交差シリコン導体間の薄い誘電体層で構成さ
れる。ある実施例において、これら導体のうちの一方の
導体は半導体本体中の表面領域により構成され、他方の
導体は誘電体層上に堆積した多結晶層により構成されて
いる。書込は、これら導体間に電圧を印加し誘電体層に
降伏を発生させることにより行なわれ、この結果導体間
にＰｎ接合が形成される。説明を簡単にするため、選択
線は以後の説明においてワード線と称することにする。
一方、勿論、ワード線及びビット線は相互に交換するこ
とができる。
【０００３】
【発明が解決しようとする課題】メモリ素子をアドレス
するため、周辺の電子回路には、アドレス選択トランジ
スタを介して復号化回路に接続される選択されたライン
のための信号に復号化する回路を設ける。通常、選択ト
ランジスタは半導体本体中の残りの周辺電子装置と共に
形成される。表面積当りのメモリ素子の数の増加により
小型化が進むにつれて、行導体間の距離及び列導体間の
距離は一層小さくなる。マトリックス中に高い集積密度
を実現しようとする場合、この小型化は周辺電子装置の
最小寸法に対応する必要がある。例えばワード線を制御
するのに必要な空間はサブミクロンの寸法に適合すべき
重要な制約が課せられている。通常のメモリ装置の場
合、トランジスタは多結晶シリコンで構成され、酸化層
のコンタクトホールを介して酸化層上に形成した行導体
又は列導体に接続されている。この場合、公差を考慮す
れば、導体を最小のピッチに形成することは不可能であ
る。寸法をさらに小さくするためには、書込又は消去す
るためにＥＰＲＯＭ又はフラッシュＥＰＲＯＭのワード
線に印加される電圧の通常の値は１２Ｖと１６Ｖとの間
に存在することを考慮する必要がある。すなわち、シリ
コンにおいて、降伏を回避しようとするには、半導体本
体に形成されフィールド酸化膜によって分離され隣接す
るワード線を制御する通常のトランジスタは互いに少な
くとも約0.5 μm 離間させる必要がある。設計上考慮す
べき必要な公差により、隣接するワード線間の最小寸法
は0.5 μm 以上になってしまうので、メモリマトリック
スのピッチを0.5 μm 以下にすることは無用なことであ
る。従って、セルサイズは周辺領域の設計ルールにより
ほぼ決定されるので、実際にセルの設計において周辺領
域を何んら考慮しないと、セルの大きさは一層大きくな
ってしまう。この課題は、最小寸法が一層小さくなり又
はメモリ中のセルの数が増大するに従って一層重要にな
る。
するため、周辺の電子回路には、アドレス選択トランジ
スタを介して復号化回路に接続される選択されたライン
のための信号に復号化する回路を設ける。通常、選択ト
ランジスタは半導体本体中の残りの周辺電子装置と共に
形成される。表面積当りのメモリ素子の数の増加により
小型化が進むにつれて、行導体間の距離及び列導体間の
距離は一層小さくなる。マトリックス中に高い集積密度
を実現しようとする場合、この小型化は周辺電子装置の
最小寸法に対応する必要がある。例えばワード線を制御
するのに必要な空間はサブミクロンの寸法に適合すべき
重要な制約が課せられている。通常のメモリ装置の場
合、トランジスタは多結晶シリコンで構成され、酸化層
のコンタクトホールを介して酸化層上に形成した行導体
又は列導体に接続されている。この場合、公差を考慮す
れば、導体を最小のピッチに形成することは不可能であ
る。寸法をさらに小さくするためには、書込又は消去す
るためにＥＰＲＯＭ又はフラッシュＥＰＲＯＭのワード
線に印加される電圧の通常の値は１２Ｖと１６Ｖとの間
に存在することを考慮する必要がある。すなわち、シリ
コンにおいて、降伏を回避しようとするには、半導体本
体に形成されフィールド酸化膜によって分離され隣接す
るワード線を制御する通常のトランジスタは互いに少な
くとも約0.5 μm 離間させる必要がある。設計上考慮す
べき必要な公差により、隣接するワード線間の最小寸法
は0.5 μm 以上になってしまうので、メモリマトリック
スのピッチを0.5 μm 以下にすることは無用なことであ
る。従って、セルサイズは周辺領域の設計ルールにより
ほぼ決定されるので、実際にセルの設計において周辺領
域を何んら考慮しないと、セルの大きさは一層大きくな
ってしまう。この課題は、最小寸法が一層小さくなり又
はメモリ中のセルの数が増大するに従って一層重要にな
る。
【０００４】本発明の目的は、メモリマトリックスの周
辺領域においても最小寸法を用い、メモリの集積密度を
一層増大させることにある。さらに、本発明は、周辺領
域での降伏による悪影響を受けることなく寸法を一層小
さくすることにある。
辺領域においても最小寸法を用い、メモリの集積密度を
一層増大させることにある。さらに、本発明は、周辺領
域での降伏による悪影響を受けることなく寸法を一層小
さくすることにある。
【０００５】
【課題を解決するための手段並びに作用】本発明は、上
記課題はメモリマトリックスの周辺領域を少なくとも一
部を薄膜技術により構成することにより達成できるとい
う認識に基いている。本発明による半導体装置は、選択
トランジスタを、前記半導体本体をおおう絶縁層上に形
成した半導体層を有する薄膜電界効果トランジスタで構
成したことを特徴とする。行導体又は列導体が、堆積さ
れた半導体材料で構成される実施例において、選択トラ
ンジスタは同一の半導体層で形成でき、これによりこれ
らトランジスタと導体との間のコンタクトは不要にな
る。選択トランジスタは誘電体層により完全に分離され
るので、選択トランジスタ間の距離が選択トランジスタ
が半導体本体自身に形成される場合よりも一層小さい場
合でも降伏が生ずるおそれは極めて小さいものとなる。
記課題はメモリマトリックスの周辺領域を少なくとも一
部を薄膜技術により構成することにより達成できるとい
う認識に基いている。本発明による半導体装置は、選択
トランジスタを、前記半導体本体をおおう絶縁層上に形
成した半導体層を有する薄膜電界効果トランジスタで構
成したことを特徴とする。行導体又は列導体が、堆積さ
れた半導体材料で構成される実施例において、選択トラ
ンジスタは同一の半導体層で形成でき、これによりこれ
らトランジスタと導体との間のコンタクトは不要にな
る。選択トランジスタは誘電体層により完全に分離され
るので、選択トランジスタ間の距離が選択トランジスタ
が半導体本体自身に形成される場合よりも一層小さい場
合でも降伏が生ずるおそれは極めて小さいものとなる。
【０００６】整列公差が極めて小さく高密度に形成でき
る本発明による半導体装置の重要な実施例は、行及び列
導体が不純物が添加されたシリコンの導体トラックをそ
れぞれ有し、前記選択トランジスタが、ソース領域及び
ドレイン領域が前記不純物が添加されたシリコンの導体
トラックに形成され、導体トラックの前記ソース領域と
ドレイン領域との間に位置する部分がチャネル領域を構
成し、このチャネル領域が誘電体層によりゲート電極か
ら分離されていることを特徴とする。
る本発明による半導体装置の重要な実施例は、行及び列
導体が不純物が添加されたシリコンの導体トラックをそ
れぞれ有し、前記選択トランジスタが、ソース領域及び
ドレイン領域が前記不純物が添加されたシリコンの導体
トラックに形成され、導体トラックの前記ソース領域と
ドレイン領域との間に位置する部分がチャネル領域を構
成し、このチャネル領域が誘電体層によりゲート電極か
ら分離されていることを特徴とする。
【０００７】薄膜トランジスタのゲート電極用の接続層
が不要である本発明による半導体装置の実施例は、導体
トラックが、選択トランジスタが位置する領域で誘電体
層により半導体本体から電気的に絶縁され、前記ゲート
電極が半導体本体の表面領域で構成されていることを特
徴とする。このように構成することにより、薄膜トラン
ジスタのゲート電極に対する特別な接続層が不要にな
る。この選択トランジスタは、例えば導体が書込可能な
読出専用メモリのワード線又はビート線をそれぞれ構成
する半導体装置に用いることができ、これらの導体は第
１導電形の多結晶シリコンの導体トラックにより形成さ
れ、これら導体トラックは、半導体本体に互いに並んで
形成されると共に互いに電気的に絶縁された第２導電形
の細条状表面領域と交差すると共に間に形成した絶縁層
によりこれら表面領域から分離する。間に形成される絶
縁層の厚さは、選択された行導体と選択された表面領域
との間に十分に高い電圧を印加した際、交差点の位置に
おいて絶縁層に降伏が生じ行導体と半導体本体の表面領
域との間にＰｎ接合が生ずるように選択する。
が不要である本発明による半導体装置の実施例は、導体
トラックが、選択トランジスタが位置する領域で誘電体
層により半導体本体から電気的に絶縁され、前記ゲート
電極が半導体本体の表面領域で構成されていることを特
徴とする。このように構成することにより、薄膜トラン
ジスタのゲート電極に対する特別な接続層が不要にな
る。この選択トランジスタは、例えば導体が書込可能な
読出専用メモリのワード線又はビート線をそれぞれ構成
する半導体装置に用いることができ、これらの導体は第
１導電形の多結晶シリコンの導体トラックにより形成さ
れ、これら導体トラックは、半導体本体に互いに並んで
形成されると共に互いに電気的に絶縁された第２導電形
の細条状表面領域と交差すると共に間に形成した絶縁層
によりこれら表面領域から分離する。間に形成される絶
縁層の厚さは、選択された行導体と選択された表面領域
との間に十分に高い電圧を印加した際、交差点の位置に
おいて絶縁層に降伏が生じ行導体と半導体本体の表面領
域との間にＰｎ接合が生ずるように選択する。
【０００８】多結晶層の多層構造ワイセリングを有する
集積回路に有益に用いられる実施例は、ゲート電極が、
前記導体トラックの選択トランジスタのソース領域及び
ドレイン領域並びにチャネル領域が形成されている部分
と半導体本体との間に位置する導体層によって構成され
ていることを特徴とする。この実施例は、例えば導体
が、各メモリ素子が電界効果トランジスタを有し、この
電界効果トランジスタがチャネル上に形成したフローテ
ィングゲート及びワードに接続されるコントロールゲー
トを有する書込可能な不揮発性メモリのワード線を構成
する半導体装置に用いることができる。
集積回路に有益に用いられる実施例は、ゲート電極が、
前記導体トラックの選択トランジスタのソース領域及び
ドレイン領域並びにチャネル領域が形成されている部分
と半導体本体との間に位置する導体層によって構成され
ていることを特徴とする。この実施例は、例えば導体
が、各メモリ素子が電界効果トランジスタを有し、この
電界効果トランジスタがチャネル上に形成したフローテ
ィングゲート及びワードに接続されるコントロールゲー
トを有する書込可能な不揮発性メモリのワード線を構成
する半導体装置に用いることができる。
【０００９】
【実施例】図面は線図的なものであり、種々の構成要素
はスケール通りに表示されていない。また、同一導電型
の半導体領域には同一方向のハッチングを付して表示す
る。図１〜５に示す半導体装置は単結晶半導体本体１を
有し、本例ではこの半導体本体１をシリコンで構成す
る。勿論、半導体本体１は他の適切な半導体材料で構成
することもできる。半導体本体１にはその面２に又はこ
れと隣接してメモリ素子アレイＭijを形成する。尚、添
字ｉ及びｊは、このメモリ素子マトリックスの行及び列
とそれぞれ関連する。図１は一例として４×４のマトリ
ックスを示すが、実際にはメモリ素子の数ははるかに多
い。アドレスする場合、メモリ素子を、行導体を構成す
る選択線４及び列導体を構成する選択線５に接続する。
メモリ３は、米国特許第４８８１１１４号明細書又は欧
州特許出願第９２２０３５７６．１号明細書に記載され
ているような書込可能な読出専用メモリ又はＰＲＯＭで
構成する。これらの明細書において、メモリセルは薄い
誘電体層によって相互に分離されている反対導電型の交
差ラインで構成されている。書込中、ある極性の導体間
に誘電体層に降伏が生ずる値の電圧を印加し、整流接合
（rectifying junction)によって導体間を相互接続す
る。各列導体５は一導電型（本例の場合、Ｐ形）の低抵
抗の埋込領域６を有し、この埋込領域６を同一導電型の
比較的高い抵抗領域７により面２から分離する。図３に
示すように、隣接する列導体は絶縁溝８により互いに電
気的に分離する。所望の場合、これら絶縁溝８は例えば
酸化シリコン又は酸化シリコンと多結晶シリコンとの組
み合せを用いて既知の方法で充填して平坦な上側表面を
形成することができる。これらの絶縁溝は面２から半導
体本体の反対導電型（本例の場合、ｎ形）の下部部分ま
で延在する。面２は薄い誘電体層１０で被覆する。この
誘電体層１０は酸化シリコン層とすることができ、或は
厚さ約２nmの酸化シリコン層と、この上に形成した厚さ
が約６nmの窒化シリコン層と、この上に形成した厚さ約
２nmの酸化シリコン層で構成することも好ましい。行導
体４は、領域６及び７の導電型とは反対の導電型（本例
の場合、ｎ形）の半導体材料、特に多結晶シリコンのト
ラック１１により構成する。トラック１１の不純物濃度
は相当高い濃度、すなわち領域７の不純物濃度よりも高
い濃度とし、誘電体層１０をはさんで降伏が生じた場
合、トラック１１中の不純物が領域７まで拡散してｎ形
領域を形成し、Ｐ形の領域７とでＰｎ接合を形成させ
る。このｎ形領域１２は図２に示され、図３には２個の
ｎ形領域１２を示す。半導体本体全体に亘って通常のガ
ラス層１３を形成する。
はスケール通りに表示されていない。また、同一導電型
の半導体領域には同一方向のハッチングを付して表示す
る。図１〜５に示す半導体装置は単結晶半導体本体１を
有し、本例ではこの半導体本体１をシリコンで構成す
る。勿論、半導体本体１は他の適切な半導体材料で構成
することもできる。半導体本体１にはその面２に又はこ
れと隣接してメモリ素子アレイＭijを形成する。尚、添
字ｉ及びｊは、このメモリ素子マトリックスの行及び列
とそれぞれ関連する。図１は一例として４×４のマトリ
ックスを示すが、実際にはメモリ素子の数ははるかに多
い。アドレスする場合、メモリ素子を、行導体を構成す
る選択線４及び列導体を構成する選択線５に接続する。
メモリ３は、米国特許第４８８１１１４号明細書又は欧
州特許出願第９２２０３５７６．１号明細書に記載され
ているような書込可能な読出専用メモリ又はＰＲＯＭで
構成する。これらの明細書において、メモリセルは薄い
誘電体層によって相互に分離されている反対導電型の交
差ラインで構成されている。書込中、ある極性の導体間
に誘電体層に降伏が生ずる値の電圧を印加し、整流接合
（rectifying junction)によって導体間を相互接続す
る。各列導体５は一導電型（本例の場合、Ｐ形）の低抵
抗の埋込領域６を有し、この埋込領域６を同一導電型の
比較的高い抵抗領域７により面２から分離する。図３に
示すように、隣接する列導体は絶縁溝８により互いに電
気的に分離する。所望の場合、これら絶縁溝８は例えば
酸化シリコン又は酸化シリコンと多結晶シリコンとの組
み合せを用いて既知の方法で充填して平坦な上側表面を
形成することができる。これらの絶縁溝は面２から半導
体本体の反対導電型（本例の場合、ｎ形）の下部部分ま
で延在する。面２は薄い誘電体層１０で被覆する。この
誘電体層１０は酸化シリコン層とすることができ、或は
厚さ約２nmの酸化シリコン層と、この上に形成した厚さ
が約６nmの窒化シリコン層と、この上に形成した厚さ約
２nmの酸化シリコン層で構成することも好ましい。行導
体４は、領域６及び７の導電型とは反対の導電型（本例
の場合、ｎ形）の半導体材料、特に多結晶シリコンのト
ラック１１により構成する。トラック１１の不純物濃度
は相当高い濃度、すなわち領域７の不純物濃度よりも高
い濃度とし、誘電体層１０をはさんで降伏が生じた場
合、トラック１１中の不純物が領域７まで拡散してｎ形
領域を形成し、Ｐ形の領域７とでＰｎ接合を形成させ
る。このｎ形領域１２は図２に示され、図３には２個の
ｎ形領域１２を示す。半導体本体全体に亘って通常のガ
ラス層１３を形成する。
【００１０】このような構成の半導体装置は既知の技術
により製造することができる。初めに、ｎ形基板９に、
その表面の埋込領域６が形成される予定の位置にＰ形領
域を形成する。この上にｎ形のエピタキシャル層を堆積
し、比較的低い不純物濃度のＰ形表面領域７を形成す
る。別の領域及び層は半導体技術の分野において一般的
な方法で形成できるので、従って詳細な説明は省略す
る。
により製造することができる。初めに、ｎ形基板９に、
その表面の埋込領域６が形成される予定の位置にＰ形領
域を形成する。この上にｎ形のエピタキシャル層を堆積
し、比較的低い不純物濃度のＰ形表面領域７を形成す
る。別の領域及び層は半導体技術の分野において一般的
な方法で形成できるので、従って詳細な説明は省略す
る。
【００１１】メモリに情報を書き込む方法を説明するに
当たり、１０Ｖの電圧で誘電体層１０に降伏が生ずるも
のとする。セルに情報を書込む際、選択したｎ形のポリ
シリコントラック１１に−１１Ｖの電圧を印加し、選択
したＰ形の埋込領域６に０Ｖの電圧を印加する。この電
圧が印加されると、正孔はＰ形領域７の表面まで引っ張
られるので、１０Ｖの電圧全体が誘電体層１０に印加さ
れ降伏が生じ、これにより選択された行導体と列導体と
の間のダイオード１２により接続が形成される。０Ｖの
電圧を選択されなかったｎ形のトラック１１に印加し、
−１０Ｖの電圧を選択されなかったＰ形の埋込層６（列
導体５）に印加する。半選択セルの行導体と列導体との
間に０Ｖの電圧が印加されるので、これらのセルに降伏
は生じない。セルを非選択状態に維持する際、誘電体層
１０に形成される電界は、トラックの下側の領域７に空
乏層が形成される極性となる。この結果、１０Ｖの電圧
のうちの一部だけが誘電体層に印加されるので、降伏に
対して不十分な電圧となる。
当たり、１０Ｖの電圧で誘電体層１０に降伏が生ずるも
のとする。セルに情報を書込む際、選択したｎ形のポリ
シリコントラック１１に−１１Ｖの電圧を印加し、選択
したＰ形の埋込領域６に０Ｖの電圧を印加する。この電
圧が印加されると、正孔はＰ形領域７の表面まで引っ張
られるので、１０Ｖの電圧全体が誘電体層１０に印加さ
れ降伏が生じ、これにより選択された行導体と列導体と
の間のダイオード１２により接続が形成される。０Ｖの
電圧を選択されなかったｎ形のトラック１１に印加し、
−１０Ｖの電圧を選択されなかったＰ形の埋込層６（列
導体５）に印加する。半選択セルの行導体と列導体との
間に０Ｖの電圧が印加されるので、これらのセルに降伏
は生じない。セルを非選択状態に維持する際、誘電体層
１０に形成される電界は、トラックの下側の領域７に空
乏層が形成される極性となる。この結果、１０Ｖの電圧
のうちの一部だけが誘電体層に印加されるので、降伏に
対して不十分な電圧となる。
【００１２】図１に示すように、行導体４は行導体を制
御する手段１５に接続する。同様に、列導体５を制御す
る手段１６も設ける。制御手段１５はプレチャージダイ
オードＤ1 の列を有し、これらダイオードのカソードは
行導体４にそれぞれ接続し、アノードは共通導体１７及
び接続端子１８に接続する。実際の実施例においては、
共通導体１７は半導体本体中に形成したＰ形領域で形成
できメモリマトリックス３中の列導体の領域６，７と同
一にすることができ、コンタクト孔及びＰｎ接合を介し
て行導体４を形成するｎ形トラック１１に接続する。こ
のＰｎ接合は単結晶材料と多結晶材料との間の境界面に
ほぼ一致する。さらに、行導体４は、本例の場合ＭＯＳ
トランジスタによって構成される選択トランジスタ１９
にも接続する。選択トランジスタ１９は端子２０及び２
１を介して供給される入力信号によって制御され、第１
及び第３の行導体（下側からの順序とする）は端子２０
の信号によって制御され、第２及び第４の行導体は端子
２１の信号により制御される。第１及び第２の行導体の
トランジスタ１９は、端子２３の入力信号によって制御
される選択トランジスタ２２に接続する。下側の２個の
行導体４と関連するトランジスタ１９は、端子２５の入
力信号によって制御される選択トランジスタ２４に接続
する。トランジスタ１９はトランジスタ２２及び２４と
共に４個のＡＮＤゲートを構成し、これら４個のＡＮＤ
ゲートにより各行導体を選択することができる。トラン
ジスタ２２及び２４は共に端子２６に接続され、この端
子２６に適当な電圧を印加する。
御する手段１５に接続する。同様に、列導体５を制御す
る手段１６も設ける。制御手段１５はプレチャージダイ
オードＤ1 の列を有し、これらダイオードのカソードは
行導体４にそれぞれ接続し、アノードは共通導体１７及
び接続端子１８に接続する。実際の実施例においては、
共通導体１７は半導体本体中に形成したＰ形領域で形成
できメモリマトリックス３中の列導体の領域６，７と同
一にすることができ、コンタクト孔及びＰｎ接合を介し
て行導体４を形成するｎ形トラック１１に接続する。こ
のＰｎ接合は単結晶材料と多結晶材料との間の境界面に
ほぼ一致する。さらに、行導体４は、本例の場合ＭＯＳ
トランジスタによって構成される選択トランジスタ１９
にも接続する。選択トランジスタ１９は端子２０及び２
１を介して供給される入力信号によって制御され、第１
及び第３の行導体（下側からの順序とする）は端子２０
の信号によって制御され、第２及び第４の行導体は端子
２１の信号により制御される。第１及び第２の行導体の
トランジスタ１９は、端子２３の入力信号によって制御
される選択トランジスタ２２に接続する。下側の２個の
行導体４と関連するトランジスタ１９は、端子２５の入
力信号によって制御される選択トランジスタ２４に接続
する。トランジスタ１９はトランジスタ２２及び２４と
共に４個のＡＮＤゲートを構成し、これら４個のＡＮＤ
ゲートにより各行導体を選択することができる。トラン
ジスタ２２及び２４は共に端子２６に接続され、この端
子２６に適当な電圧を印加する。
【００１３】同様に、制御手段１６はプリチャージダイ
オードＤ2 の列を有し、これらダイオードのアノードを
Ｐ形の列導体５に接続しカソードは接続端子２７に接続
する。列導体５は、さらに選択トランジスタ２８に接続
され、この選択トランジスタのゲートは２個毎に端子２
９及び３０にそれぞれ接続する。これらトランジスタは
２個毎にトランジスタ３１及び３３に直列に接続され、
これらトランジスタ３１及び３３は端子３２，３４の信
号によってそれぞれ制御する。端子３１及び３３は端子
３５に接続され、この端子３５に列導体５を通過する電
圧が印加される。書込中、行導体はプリチャージ端子１
８及びダイオードＤ1 を介して０Ｖの高電圧に設定す
る。ダイオードＤ1 を経てプリチャージした後、端子２
６を−１０Ｖに設定し、この電圧は選択トランジスタ１
９及びトランジスタ２２又は２４を介して選択した行導
体４に印加される。同様に、列導体はダイオードＤ2 及
び端子２７を介して−１０Ｖの電圧にプリチャージさ
れ、選択された列導体５は端子３５、トランジスタ３１
又は３３、及びトランジスタ２８を介して高電圧である
０Ｖに設定される。
オードＤ2 の列を有し、これらダイオードのアノードを
Ｐ形の列導体５に接続しカソードは接続端子２７に接続
する。列導体５は、さらに選択トランジスタ２８に接続
され、この選択トランジスタのゲートは２個毎に端子２
９及び３０にそれぞれ接続する。これらトランジスタは
２個毎にトランジスタ３１及び３３に直列に接続され、
これらトランジスタ３１及び３３は端子３２，３４の信
号によってそれぞれ制御する。端子３１及び３３は端子
３５に接続され、この端子３５に列導体５を通過する電
圧が印加される。書込中、行導体はプリチャージ端子１
８及びダイオードＤ1 を介して０Ｖの高電圧に設定す
る。ダイオードＤ1 を経てプリチャージした後、端子２
６を−１０Ｖに設定し、この電圧は選択トランジスタ１
９及びトランジスタ２２又は２４を介して選択した行導
体４に印加される。同様に、列導体はダイオードＤ2 及
び端子２７を介して−１０Ｖの電圧にプリチャージさ
れ、選択された列導体５は端子３５、トランジスタ３１
又は３３、及びトランジスタ２８を介して高電圧である
０Ｖに設定される。
【００１４】図４及び図５は、プリチャージダイオード
Ｄ1 及び選択トランジスタ１９，２２及び２４を有する
制御手段１５の構成を示す平面図及び断面図である。図
４はｎ形の多結晶シリコントラックから成る４個の行導
体４を示す。コンタクト孔３６を誘電体層１０に形成
し、このコンタクト孔の位置においてｎ形の多結晶シリ
コントラック４は半導体本体中のＰ形の表面領域１７と
Ｐｎ接合Ｄ1 を形成する。Ｐ形領域１７に隣接して薄膜
トランジスタ１９のゲート電極を構成するＰ形の表面領
域３７及び３８を形成する。図５は１個の薄膜トランジ
スタを示し、この薄膜トランジスタのソース及びドレイ
ン領域は多結晶シリコントラックのｎ形部分３９及び４
０によって形成され、チャネル領域はＰ形部分４１によ
って形成される。チャネル領域４１はゲート電極３７の
上側に位置するので、ゲート電極３７に印加される適切
な電圧によってチャネル領域の全長に亘ってｎ形の反転
領域が形成され、ソース領域３９とドレイン領域４０と
が相互接続する。この目的のため、実際には、ゲート電
極３７は、いずれかの側においてチャネル領域から僅か
に突出するように設計する。例えば高い不純物濃度のソ
ース領域とドレイン領域との間に低濃度のｎ形のチャネ
ル領域を形成することによりデプレッシュン型の選択ト
ランジスタを形成することが可能であり、この場合ゲー
ト電極をオーバラップさせることは明らかに不要であ
る。本例では、選択トランジスタをエンハンスメント型
とし、その製造は、例えばチャネル領域を除いてリン又
は砒素原子が再添加された比較的低い不純物濃度のＰ形
多結晶シリコンを基準とすることができる。図示の実施
例の場合、ソース及びドレイン領域並びにチャネル領域
はトラック４と直交する方向に延在するので、選択トラ
ンジスタを製造するためのマスキング工程は不要であ
る。
Ｄ1 及び選択トランジスタ１９，２２及び２４を有する
制御手段１５の構成を示す平面図及び断面図である。図
４はｎ形の多結晶シリコントラックから成る４個の行導
体４を示す。コンタクト孔３６を誘電体層１０に形成
し、このコンタクト孔の位置においてｎ形の多結晶シリ
コントラック４は半導体本体中のＰ形の表面領域１７と
Ｐｎ接合Ｄ1 を形成する。Ｐ形領域１７に隣接して薄膜
トランジスタ１９のゲート電極を構成するＰ形の表面領
域３７及び３８を形成する。図５は１個の薄膜トランジ
スタを示し、この薄膜トランジスタのソース及びドレイ
ン領域は多結晶シリコントラックのｎ形部分３９及び４
０によって形成され、チャネル領域はＰ形部分４１によ
って形成される。チャネル領域４１はゲート電極３７の
上側に位置するので、ゲート電極３７に印加される適切
な電圧によってチャネル領域の全長に亘ってｎ形の反転
領域が形成され、ソース領域３９とドレイン領域４０と
が相互接続する。この目的のため、実際には、ゲート電
極３７は、いずれかの側においてチャネル領域から僅か
に突出するように設計する。例えば高い不純物濃度のソ
ース領域とドレイン領域との間に低濃度のｎ形のチャネ
ル領域を形成することによりデプレッシュン型の選択ト
ランジスタを形成することが可能であり、この場合ゲー
ト電極をオーバラップさせることは明らかに不要であ
る。本例では、選択トランジスタをエンハンスメント型
とし、その製造は、例えばチャネル領域を除いてリン又
は砒素原子が再添加された比較的低い不純物濃度のＰ形
多結晶シリコンを基準とすることができる。図示の実施
例の場合、ソース及びドレイン領域並びにチャネル領域
はトラック４と直交する方向に延在するので、選択トラ
ンジスタを製造するためのマスキング工程は不要であ
る。
【００１５】領域３７は第１及び第３の多結晶シリコン
トラック４中の選択トランジスタの結合されたゲート電
極を構成する。同様に、領域３８は第２及び第４のトラ
ック４（図４において、上側から下側に向いて順序を定
める）の選択トランジスタの結合されたゲート電極を構
成する。不所望なトランジスタ効果は領域３７及び３８
がｎ形のトラックと交差する位置において回避され、例
えば図５に示すように、上側のトラックと交差する領域
３８により回避されるので、ｎ形領域４０の不純物濃度
は十分に高くなるように選択することができる。ダイオ
ードＤ1 を構成する領域１７並びにゲート電極を構成す
る領域３７及び３８は溝８により半導体本体中において
相互に分離する。図示の実施例の変形例として、図１３
に示すように、数個の領域４１ａ，４１ｂ等をゲート領
域の上側に、例えばゲート領域３７の上方に形成して許
容される最大電圧を一層高くすることもできる。
トラック４中の選択トランジスタの結合されたゲート電
極を構成する。同様に、領域３８は第２及び第４のトラ
ック４（図４において、上側から下側に向いて順序を定
める）の選択トランジスタの結合されたゲート電極を構
成する。不所望なトランジスタ効果は領域３７及び３８
がｎ形のトラックと交差する位置において回避され、例
えば図５に示すように、上側のトラックと交差する領域
３８により回避されるので、ｎ形領域４０の不純物濃度
は十分に高くなるように選択することができる。ダイオ
ードＤ1 を構成する領域１７並びにゲート電極を構成す
る領域３７及び３８は溝８により半導体本体中において
相互に分離する。図示の実施例の変形例として、図１３
に示すように、数個の領域４１ａ，４１ｂ等をゲート領
域の上側に、例えばゲート領域３７の上方に形成して許
容される最大電圧を一層高くすることもできる。
【００１６】図１から明らかなように、トランジスタ２
２及び２４についてはトランジスタ１９よりもより広い
空間を利用できるので、ある場合においてはトランジス
タ（２２，２４）を通常の方法で半導体本体中に形成す
ることができる。図４に示すように、選択トランジスタ
２２及び２４はトランジスタ１９と同一の方法により薄
膜トランジスタとして構成することもできる。トランジ
スタ２２及び２４のゲート電極はＰ形表面領域４２及び
４３によりそれぞれ形成され、これらの領域４２及び４
３によりポリシリコントラックのＰ形部分によって形成
されるチャネル領域を制御することができる。
２及び２４についてはトランジスタ１９よりもより広い
空間を利用できるので、ある場合においてはトランジス
タ（２２，２４）を通常の方法で半導体本体中に形成す
ることができる。図４に示すように、選択トランジスタ
２２及び２４はトランジスタ１９と同一の方法により薄
膜トランジスタとして構成することもできる。トランジ
スタ２２及び２４のゲート電極はＰ形表面領域４２及び
４３によりそれぞれ形成され、これらの領域４２及び４
３によりポリシリコントラックのＰ形部分によって形成
されるチャネル領域を制御することができる。
【００１７】本例の場合選択トランジスタ１９並びにト
ランジスタ２２及び２４が薄膜トランジスタとして構成
されるので、選択トランジスタが行導体４の最小ピッチ
に対して制約を課すことがないので、極めて微小のピッ
チのメモリを構成することができる。トランジスタ間の
降伏が生ずるおそれはほとんどなく、寸法の一層の微細
化に対してほとんど制約とはならない。この理由は、ト
ランジスタ１９が誘電体材料１０，１３によってほぼ完
全に相互に分離されているからである。
ランジスタ２２及び２４が薄膜トランジスタとして構成
されるので、選択トランジスタが行導体４の最小ピッチ
に対して制約を課すことがないので、極めて微小のピッ
チのメモリを構成することができる。トランジスタ間の
降伏が生ずるおそれはほとんどなく、寸法の一層の微細
化に対してほとんど制約とはならない。この理由は、ト
ランジスタ１９が誘電体材料１０，１３によってほぼ完
全に相互に分離されているからである。
【００１８】半導体本体中のＰ形領域１７，３７，３
８，４２及び４３は間に配置したｎ形材料によって相互
に電気的に絶縁されているので、動作中に印加される電
圧はこれらの領域とｎ形材料領域との間のＰｎ接合が反
転バイアスとなるように選択される。
８，４２及び４３は間に配置したｎ形材料によって相互
に電気的に絶縁されているので、動作中に印加される電
圧はこれらの領域とｎ形材料領域との間のＰｎ接合が反
転バイアスとなるように選択される。
【００１９】制御手段１６は同様な方法で構成され、コ
ンタクトがないので同様に最小の寸法を得ることができ
る。ダイオードＤ1 及びトランジスタ１９はできるだけ
行導体４に形成し、ダイオードＤ2 及びトランジスタ２
８は大部分の場合列導体５に形成することができる。図
６はどのようにしてダイオードＤ2 を形成するかを図３
の断面と平行な断面として示す。列導体はメモリマトリ
ックス３の外部まで突出し、メモリマトリックスの外部
において絶縁領域８により互いに分離する。ｎ形の多結
晶シリコントラック４６を半導体本体の表面上に形成
し、酸化層１０により半導体本体表面から絶縁する。こ
のｎ形多結晶シリコントラック４６は行導体４と同時に
形成する。酸化層１０のｎ形トラック４６が列導体５と
Ｐｎ接合４８を形成する位置に突部４７を形成する。こ
のＰｎ接合４８はプリチャージダイオードＤ2 を構成す
る。選択トランジスタ２８はダイオードＤ2 を越えるよ
うに形成する。この形態を示すため、図７は図６の断面
と直交する方向に延在する列導体の一部の断面を示す。
図７の左側部分はＰ形の列導体５とＰｎ接合４８を構成
するｎ形のトラック４６を示す。トラック４６から僅か
な距離だけ離れて隣接するように多結晶シリコントラッ
ク４９を形成する。このトラックは酸化膜１０により半
導体本体の表面から絶縁する。多結晶シリコンのトラッ
ク４９は、この列導体５と関連する選択トランジスタ２
８のゲート電極を構成し、このトランジスタのソース及
びドレイン領域は列導体の一部の領域により構成する。
列導体は初期のエピタキシャル層のｎ形材料で構成され
る中間部分５０を有し、この中間部分５０はゲート電極
４９の下側に位置してチャネル領域を形成する。このよ
うに構成することにより、コンタクトを形成することな
く列導体を選択トランジスタに接続することができるの
で、列導体を最小のピッチで形成することができる。さ
らに、選択トランジスタ２８は絶縁溝８により相互に分
離されるので、選択トランジスタ間で降伏が生ずるおそ
れは相当小さく、通常の値の電圧が印加される限り隣接
するトランジスタ間を通常のフィールド酸化膜で分離す
る場合よりも相当小さくなる。
ンタクトがないので同様に最小の寸法を得ることができ
る。ダイオードＤ1 及びトランジスタ１９はできるだけ
行導体４に形成し、ダイオードＤ2 及びトランジスタ２
８は大部分の場合列導体５に形成することができる。図
６はどのようにしてダイオードＤ2 を形成するかを図３
の断面と平行な断面として示す。列導体はメモリマトリ
ックス３の外部まで突出し、メモリマトリックスの外部
において絶縁領域８により互いに分離する。ｎ形の多結
晶シリコントラック４６を半導体本体の表面上に形成
し、酸化層１０により半導体本体表面から絶縁する。こ
のｎ形多結晶シリコントラック４６は行導体４と同時に
形成する。酸化層１０のｎ形トラック４６が列導体５と
Ｐｎ接合４８を形成する位置に突部４７を形成する。こ
のＰｎ接合４８はプリチャージダイオードＤ2 を構成す
る。選択トランジスタ２８はダイオードＤ2 を越えるよ
うに形成する。この形態を示すため、図７は図６の断面
と直交する方向に延在する列導体の一部の断面を示す。
図７の左側部分はＰ形の列導体５とＰｎ接合４８を構成
するｎ形のトラック４６を示す。トラック４６から僅か
な距離だけ離れて隣接するように多結晶シリコントラッ
ク４９を形成する。このトラックは酸化膜１０により半
導体本体の表面から絶縁する。多結晶シリコンのトラッ
ク４９は、この列導体５と関連する選択トランジスタ２
８のゲート電極を構成し、このトランジスタのソース及
びドレイン領域は列導体の一部の領域により構成する。
列導体は初期のエピタキシャル層のｎ形材料で構成され
る中間部分５０を有し、この中間部分５０はゲート電極
４９の下側に位置してチャネル領域を形成する。このよ
うに構成することにより、コンタクトを形成することな
く列導体を選択トランジスタに接続することができるの
で、列導体を最小のピッチで形成することができる。さ
らに、選択トランジスタ２８は絶縁溝８により相互に分
離されるので、選択トランジスタ間で降伏が生ずるおそ
れは相当小さく、通常の値の電圧が印加される限り隣接
するトランジスタ間を通常のフィールド酸化膜で分離す
る場合よりも相当小さくなる。
【００２０】２個又はそれ以上の多結晶層を有する回路
において、これら多結晶層を、半導体本体の拡散ゲート
電極の代りに薄膜トランジスタ間のゲート電極として用
いることができる。この形態を示すため、図８〜図１０
は本発明によるメモリ装置の別の実施例の製造工程を示
す。これらの図面は選択トランジスタを有するメモリ装
置の一部だけを示す。図８は第１の多結晶層５２を形成
する工程を示し、この第１の多結晶層に選択ラインを形
成する。第１の多結晶層５２は、例えばＰ形不純物を低
濃度に添加する。ゲート電極は基板１の表面領域に形成
されないので、基板１と多結晶層５２との間の誘電体層
５３はいかなる所望の厚さとすることができる。図９に
示すように、多結晶層５２の表面上に例えば酸化層のよ
うな薄い誘電体層５４を形成する。この誘電体層は選択
トランジスタのゲート絶縁膜を形成する。誘電体層５４
上に、例えばリソグラフィ法により、選択トランジスタ
のゲート電極５５を形成する第２の多結晶層を堆積させ
る。次の工程において（図１０）、矢印５６で線図的に
示すように、例えばイオン注入によりｎ形の不純物を多
結晶層に添加する。これにより、ゲート電極５５及び第
１の多結晶層５２のうちゲート電極５５によりマスクさ
れなかった部分がｎ形になる。第１の多結晶層５２のｎ
形に添加された部分は選択トランジスタのソース領域及
びドレイン領域を構成し、第１の多結晶層５２のＰ形領
域は選択トランジスタのチャネル領域を構成する。
において、これら多結晶層を、半導体本体の拡散ゲート
電極の代りに薄膜トランジスタ間のゲート電極として用
いることができる。この形態を示すため、図８〜図１０
は本発明によるメモリ装置の別の実施例の製造工程を示
す。これらの図面は選択トランジスタを有するメモリ装
置の一部だけを示す。図８は第１の多結晶層５２を形成
する工程を示し、この第１の多結晶層に選択ラインを形
成する。第１の多結晶層５２は、例えばＰ形不純物を低
濃度に添加する。ゲート電極は基板１の表面領域に形成
されないので、基板１と多結晶層５２との間の誘電体層
５３はいかなる所望の厚さとすることができる。図９に
示すように、多結晶層５２の表面上に例えば酸化層のよ
うな薄い誘電体層５４を形成する。この誘電体層は選択
トランジスタのゲート絶縁膜を形成する。誘電体層５４
上に、例えばリソグラフィ法により、選択トランジスタ
のゲート電極５５を形成する第２の多結晶層を堆積させ
る。次の工程において（図１０）、矢印５６で線図的に
示すように、例えばイオン注入によりｎ形の不純物を多
結晶層に添加する。これにより、ゲート電極５５及び第
１の多結晶層５２のうちゲート電極５５によりマスクさ
れなかった部分がｎ形になる。第１の多結晶層５２のｎ
形に添加された部分は選択トランジスタのソース領域及
びドレイン領域を構成し、第１の多結晶層５２のＰ形領
域は選択トランジスタのチャネル領域を構成する。
【００２１】図１２はフローティングゲートを有する不
揮発性メモリに用いるのに好適な選択トランジスタの実
施例を断面として示す。図１１は、文献においてＥＥＰ
ＲＯＭ，ＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭと称せ
られているこのようなメモリのメモリセルを示す。メモ
リセルは、フィールド酸化膜６２によって半導体本体内
に規定された活性領域中に形成されたソース領域６０及
びドレイン領域６１を有するトランジスタを具える。フ
ロティングゲート電極６３はチャネル領域の上方の第１
の多結晶層に形成する。一般的に既知のように、情報は
フローティングゲート中に書込まれトランジスタの閾値
電圧を規定する電荷の形態として蓄積される。フローテ
ィングゲートの上方に、第２の多結晶層に制御電極６４
が形成され、この制御電極は絶縁膜６６によりフローテ
ィングゲート６３から絶縁する。制御電極６４を例えば
ワード線に接続し、ドレイン領域６１をビット線に接続
する。図１２において、ワード線は符号６５で示され、
ｎ形の多結晶シリコントラックの形態としてフィールド
酸化膜６２上に延在する。選択トランジスタのゲート電
極６７はフローティングゲート電極６３と同一の多結晶
層として形成する。選択トランジスタのチャネルは多結
晶トラック６５の比較的低濃度のＰ形部分６８により構
成され、この多結晶トラックはフローティングゲートト
ランジスタの制御電極６４と同一の多結晶層として形成
する。選択トランジスタのソース領域及びドレイン領域
は、チャネル領域６８のいずれかの側に位置し高い不純
物濃度のｎ形の多結晶領域６９，７０により構成する。
選択トランジスタは自己整合法により形成されるので、
ゲート電極はチャネル領域のいずれかの側のソース及び
ドレイン領域の下側に延在する。チャネル領域６８はゲ
ート絶縁膜７１によりゲート電極６７から絶縁され、こ
のゲート絶縁膜は、フローティングゲート６３と制御ゲ
ート６４との間の絶縁膜６６と同一の組成とすることが
でき、従ってこの絶縁膜６６と同時に形成することがで
きる。
揮発性メモリに用いるのに好適な選択トランジスタの実
施例を断面として示す。図１１は、文献においてＥＥＰ
ＲＯＭ，ＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭと称せ
られているこのようなメモリのメモリセルを示す。メモ
リセルは、フィールド酸化膜６２によって半導体本体内
に規定された活性領域中に形成されたソース領域６０及
びドレイン領域６１を有するトランジスタを具える。フ
ロティングゲート電極６３はチャネル領域の上方の第１
の多結晶層に形成する。一般的に既知のように、情報は
フローティングゲート中に書込まれトランジスタの閾値
電圧を規定する電荷の形態として蓄積される。フローテ
ィングゲートの上方に、第２の多結晶層に制御電極６４
が形成され、この制御電極は絶縁膜６６によりフローテ
ィングゲート６３から絶縁する。制御電極６４を例えば
ワード線に接続し、ドレイン領域６１をビット線に接続
する。図１２において、ワード線は符号６５で示され、
ｎ形の多結晶シリコントラックの形態としてフィールド
酸化膜６２上に延在する。選択トランジスタのゲート電
極６７はフローティングゲート電極６３と同一の多結晶
層として形成する。選択トランジスタのチャネルは多結
晶トラック６５の比較的低濃度のＰ形部分６８により構
成され、この多結晶トラックはフローティングゲートト
ランジスタの制御電極６４と同一の多結晶層として形成
する。選択トランジスタのソース領域及びドレイン領域
は、チャネル領域６８のいずれかの側に位置し高い不純
物濃度のｎ形の多結晶領域６９，７０により構成する。
選択トランジスタは自己整合法により形成されるので、
ゲート電極はチャネル領域のいずれかの側のソース及び
ドレイン領域の下側に延在する。チャネル領域６８はゲ
ート絶縁膜７１によりゲート電極６７から絶縁され、こ
のゲート絶縁膜は、フローティングゲート６３と制御ゲ
ート６４との間の絶縁膜６６と同一の組成とすることが
でき、従ってこの絶縁膜６６と同時に形成することがで
きる。
【００２２】本発明は上述した実施例だけに限定されず
種々の変形や変更が可能である。上述した選択トランジ
スタをメモリ又は選択線に用いることができる。また、
エンハンスメント型のトランジスタの代りにデプレッシ
ョン型のトランジスタを用いることもできる。本発明
は、上述した型式のメモリ装置だけでなく他の既知のメ
モリ装置にも適用することができる。さらに、図１の選
択制御手段１５，１６は、メモリマトリックス３全体が
多結晶シリコンで構成される実施例に用いることが有益
である。この場合、トランジスタ２８，３１及び３３は
ＴＦＴとして構成することができる。
種々の変形や変更が可能である。上述した選択トランジ
スタをメモリ又は選択線に用いることができる。また、
エンハンスメント型のトランジスタの代りにデプレッシ
ョン型のトランジスタを用いることもできる。本発明
は、上述した型式のメモリ装置だけでなく他の既知のメ
モリ装置にも適用することができる。さらに、図１の選
択制御手段１５，１６は、メモリマトリックス３全体が
多結晶シリコンで構成される実施例に用いることが有益
である。この場合、トランジスタ２８，３１及び３３は
ＴＦＴとして構成することができる。
【図１】本発明による半導体装置の第１実施例を示す回
路図である。
路図である。
【図２】図１の半導体装置をビット線で切って示す断面
図である。
図である。
【図３】図１の半導体装置をワード線で切って示す断面
図である。
図である。
【図４】図１の半導体装置の一部を示す平面図である。
【図５】図４のＶ−Ｖ線断面図である。
【図６】列導体のプリチャージダイオードの領域を示す
断面図である。
断面図である。
【図７】列導体の選択トランジスタの領域を示す断面図
である。
である。
【図８】本発明の半導体装置の第２実施例の順次の製造
工程を示す図である。
工程を示す図である。
【図９】本発明の半導体装置の第２実施例の順次の製造
工程を示す図である。
工程を示す図である。
【図１０】本発明の半導体装置の第２実施例の順次の製
造工程を示す図である。
造工程を示す図である。
【図１１】本発明による半導体装置の別の実施例を示す
断面図である。
断面図である。
【図１２】本発明による半導体装置の別の実施例を示す
断面図である。
断面図である。
【図１３】第１実施例の変形例を示す断面図である。
１ 半導体本体 ３ メモリ ５ 列導体 ６ 埋込領域 ７ 高抵抗領域 ８ 絶縁溝 ９ 基板 10 誘電体層 11 多結晶トラック 12 ダイオード 19 トランジスタ 22，24 選択トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (13)
- 【請求項１】 行及び列状に配置されたメモリ素子と、
これらメモリ素子をアドレスする行導体又は列導体を構
成すると共に、前記行導体又は列導体と周辺の電子素子
との間の接続を行なう選択トランジスタにそれぞれ接続
されている互いに平行な選択線とが形成されている半導
体本体を有する半導体装置において、 前記選択トランジスタを、前記半導体本体をおおう絶縁
層上に形成した半導体層を有する薄膜電界効果トランジ
スタで構成したことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記行及び列導体が不純物が添加されたシリコンの導体
トラックをそれぞれ有し、前記選択トランジスタが、ソ
ース領域及びドレイン領域が前記不純物が添加されたシ
リコンの導体トラックに形成され、導体トラックの前記
ソース領域とドレイン領域との間に位置する部分がチャ
ネル領域を構成し、このチャネル領域が誘電体層により
ゲート電極から分離されていることを特徴とする半導体
装置。 - 【請求項３】 請求項２に記載の半導体装置において、
前記選択トランジスタのソース領域及びドレイン領域並
びに前記行及び列導体を同一の第１導電形としたことを
特徴とする半導体装置。 - 【請求項４】 請求項２又は３に記載の半導体装置にお
いて、前記選択トランジスタのソース領域及びドレイン
領域並びにチャネル領域が前記導体トラックの全幅に亘
って延在していることを特徴とする半導体装置。 - 【請求項５】 請求項１から４までのいずれか１項に記
載の半導体装置において、前記相互に隣接する導体が、
電気的絶縁材料層により相互に電気的に絶縁されている
ことを特徴とする半導体装置。 - 【請求項６】 請求項２から５までのいずれか１項に記
載の半導体装置において、前記導体トラックが、選択ト
ランジスタが位置する領域で誘電体層により半導体本体
から電気的に絶縁され、前記ゲート電極が半導体本体の
表面領域で構成されていることを特徴とする半導体装
置。 - 【請求項７】 請求項２から５までのいずれか１項に記
載の半導体装置において、前記ゲート電極が、前記導体
トラックの選択トランジスタのソース領域及びドレイン
領域並びにチャネル領域が形成されている部分と半導体
本体との間に位置する導体層によって構成されているこ
とを特徴とする半導体装置。 - 【請求項８】 請求項２から７までのいずれか１項に記
載の半導体装置において、前記行及び列導体が書込可能
な不揮発性メモリのワード線を構成し、このメモリの各
メモリ素子が、前記電界効果トランジスタのチャネル上
に形成したフローティングゲート及び前記ワード線に接
続された制御ゲートを有する電界効果トランジスタを有
することを特徴とする半導体装置。 - 【請求項９】 請求項７及び８に記載の半導体装置にお
いて、前記選択トランジスタのゲート電極及び前記メモ
リ素子のフローティングゲートを共通の導体層で形成し
たことを特徴とする半導体装置。 - 【請求項１０】 請求項８又は９に記載の半導体装置に
おいて、前記不揮発性メモリがフラッシュＥＰＲＯＭを
構成することを特徴とする半導体装置。 - 【請求項１１】 請求項２から７までのいずれか１項に
記載の半導体装置において、前記行導体及び列導体が書
込可能な読出専用メモリのワード線又はビット線を構成
し、これら導体が、半導体本体に互いに並んで形成され
ると共に互いに絶縁された第２導電形の細条状表面領域
と交差する第１導電形の多結晶シリコンの導体トラック
によって形成されると共に、間に形成された絶縁層によ
って前記表面領域から分離され、この絶縁層の厚さを、
選択された行導体と選択された表面領域との間に十分に
高い電圧を印加した際、前記絶縁層の前記交差点の位置
に降伏が発生して行導体と半導体本体の表面領域との間
にＰｎ接合が形成されるように構成したことを特徴とす
る半導体装置。 - 【請求項１２】 請求項１から１１までのいずれか１項
に記載の半導体装置において、前記導体を、前記選択ト
ランジスタを介して復号化回路に接続したことを特徴と
する半導体装置。 - 【請求項１３】 請求項１２に記載の半導体装置におい
て、前記復号化回路が、前記導体の延長部を構成する導
体トラックの少なくとも一部に形成された１又は数個の
絶縁ゲート型のトランジスタを有することを特徴とする
半導体装置。
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|---|---|---|---|
| BE9400108A BE1008052A3 (nl) | 1994-01-31 | 1994-01-31 | Halfgeleiderinrichting. |
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|---|---|
| JPH07226490A true JPH07226490A (ja) | 1995-08-22 |
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- 1995-01-24 DE DE69513207T patent/DE69513207T2/de not_active Expired - Fee Related
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