JPH07226760A - ポインタ調整イベント漏れ制御方法および装置 - Google Patents
ポインタ調整イベント漏れ制御方法および装置Info
- Publication number
- JPH07226760A JPH07226760A JP27655994A JP27655994A JPH07226760A JP H07226760 A JPH07226760 A JP H07226760A JP 27655994 A JP27655994 A JP 27655994A JP 27655994 A JP27655994 A JP 27655994A JP H07226760 A JPH07226760 A JP H07226760A
- Authority
- JP
- Japan
- Prior art keywords
- rate
- buffer
- leak
- leak rate
- desynchronizer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
- H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
- H04N21/234—Processing of video elementary streams, e.g. splicing of video streams or manipulating encoded video stream scene graphs
- H04N21/23406—Processing of video elementary streams, e.g. splicing of video streams or manipulating encoded video stream scene graphs involving management of server-side video buffer
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs
- H04N21/44004—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs involving video buffer management, e.g. video decoder buffer or video display buffer
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 本発明は、漏れ速度変化の絶対速度が実質上
一定であるように非同期化装置バッファの漏れ速度を変
調する方法を提供することを目的とする。 【構成】 同期転送回路網から時間的に接近した端局へ
の出口における非同期化装置バッファ中の１次バッファ
の漏れ速度を、漏れ速度が増加または減少される期間を
通じて漏れ速度変化の絶対速度が実質上一定であるよう
に変調することを特徴とする。制御装置はＰＪＥの到着
速度とバッファ中のＰＪＥ数に応じて値を決定し保持す
るレジスタ200 と、レジスタ値が増分または減少される
速度を制御する制御波形を定める値を保持する検索テ−
ブル204 と、ＰＪＥの到着の変化の速度に応答して検索
テ−ブル204 の出力の制御波形により決定される速度で
レジスタ値を減少するように構成されたクロック制御さ
れたカウンタ201 と、カウンタ出力に応答する漏れバッ
ファ制御手段202 とを具備している。
一定であるように非同期化装置バッファの漏れ速度を変
調する方法を提供することを目的とする。 【構成】 同期転送回路網から時間的に接近した端局へ
の出口における非同期化装置バッファ中の１次バッファ
の漏れ速度を、漏れ速度が増加または減少される期間を
通じて漏れ速度変化の絶対速度が実質上一定であるよう
に変調することを特徴とする。制御装置はＰＪＥの到着
速度とバッファ中のＰＪＥ数に応じて値を決定し保持す
るレジスタ200 と、レジスタ値が増分または減少される
速度を制御する制御波形を定める値を保持する検索テ−
ブル204 と、ＰＪＥの到着の変化の速度に応答して検索
テ−ブル204 の出力の制御波形により決定される速度で
レジスタ値を減少するように構成されたクロック制御さ
れたカウンタ201 と、カウンタ出力に応答する漏れバッ
ファ制御手段202 とを具備している。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオサービスが同期
回路網で伝送されるとき同期転送回路網から時間的に接
近した端局（plesiochronous tributary）への出口にお
けるポインタ調整イベント（ＰＪＥ）用のポインタ漏れ
制御方法および装置に関する。
回路網で伝送されるとき同期転送回路網から時間的に接
近した端局（plesiochronous tributary）への出口にお
けるポインタ調整イベント（ＰＪＥ）用のポインタ漏れ
制御方法および装置に関する。
【０００２】
【従来の技術】放送テレビジョンサービスはＰＣ階級に
基づいて１４０Ｍビットのデジタルラインシステム上に
伝送される。ライン伝送は光学的または電気的でよく電
気インターフェイス上のコード化マーク変換（ＣＭＩ）
コード化方式および光リンク上の種々の所有者方式が使
用される。光学インターフェイスの標準化は最初に米国
により同期光学回路網標準（ＳＯＮＥＴ）として行わ
れ、その後、その他の世界の国々による同期デジタル階
級（ＳＤＨ）として行われた。このＳＤＨ標準はインタ
ーフェイスを放送ビデオ用に使用される１４０Ｍビット
システムを含んだ全ての従来のＰＣデジタルライン速度
に対して行うことができる。
基づいて１４０Ｍビットのデジタルラインシステム上に
伝送される。ライン伝送は光学的または電気的でよく電
気インターフェイス上のコード化マーク変換（ＣＭＩ）
コード化方式および光リンク上の種々の所有者方式が使
用される。光学インターフェイスの標準化は最初に米国
により同期光学回路網標準（ＳＯＮＥＴ）として行わ
れ、その後、その他の世界の国々による同期デジタル階
級（ＳＤＨ）として行われた。このＳＤＨ標準はインタ
ーフェイスを放送ビデオ用に使用される１４０Ｍビット
システムを含んだ全ての従来のＰＣデジタルライン速度
に対して行うことができる。
【０００３】新しい標準が広く展開されると、１４０Ｍ
ビットにおいて増加した数の光学伝送サービスが１５５
Ｍビットの同期光リンク全体で、またはその一部で伝送
される。ＳＤＨ回路網内の周波数オフセットを調節する
機構は１４０Ｍビット信号の出口点で位相量を誘発す
る。この１４０Ｍビットラインがビデオサービスを伝送
する場合に、調節イベント期間中の過大な位相擾乱が色
副搬送波ジター標準を妥協することが発見されている。
ビットにおいて増加した数の光学伝送サービスが１５５
Ｍビットの同期光リンク全体で、またはその一部で伝送
される。ＳＤＨ回路網内の周波数オフセットを調節する
機構は１４０Ｍビット信号の出口点で位相量を誘発す
る。この１４０Ｍビットラインがビデオサービスを伝送
する場合に、調節イベント期間中の過大な位相擾乱が色
副搬送波ジター標準を妥協することが発見されている。
【０００４】［ＳＤＨ概略］同期システムは固定した数
の行および列と、情報の位置を識別するために使用され
る若干のバイトを有するフレームで情報の伝達を許容す
る。情報は容器に位置づけられ、オーバーヘッドバイト
は信号品質と、信号タイプと、容器から抽出された点ま
でペイロードと共に伝送されるその他の情報とを伝送す
るために付加される。通路のオバーヘッド（ＰＯＨ）を
有する容器は仮想容器と呼ばれ、１４０Ｍビット信号の
場合、これは階級中でレベル４である。従って１４０Ｍ
ビット情報はＶＣ４の同期回路網を横切って伝送され
る。
の行および列と、情報の位置を識別するために使用され
る若干のバイトを有するフレームで情報の伝達を許容す
る。情報は容器に位置づけられ、オーバーヘッドバイト
は信号品質と、信号タイプと、容器から抽出された点ま
でペイロードと共に伝送されるその他の情報とを伝送す
るために付加される。通路のオバーヘッド（ＰＯＨ）を
有する容器は仮想容器と呼ばれ、１４０Ｍビット信号の
場合、これは階級中でレベル４である。従って１４０Ｍ
ビット情報はＶＣ４の同期回路網を横切って伝送され
る。
【０００５】ＶＣ４はＳＤＨ回路網への入口点で生成さ
れ、情報が抽出されるかまたは同期が外される出口点ま
で維持される。ＶＣ４は回路網のマルチプレクサ間で多
数の光学的または電気的スパンを通過してもよいが、Ｖ
Ｃ４のペイロードはこれらのノ−ドで動作されず、入口
と出口の点でのみ動作する。これらの端点間のルートは
通路と呼ばれる。ノ−ド間のスパンはマルチプレクサ部
分と呼ばれる。マルチプレクサ部分間で伝送されるフレ
ームが生成され、各マルチプレクサノ−ドで終端され
る。ＶＣ４はそれ故、受信されたフレームから抽出され
後続のノ−ドへ伝送するための新しいフレームに置かれ
なければならない。
れ、情報が抽出されるかまたは同期が外される出口点ま
で維持される。ＶＣ４は回路網のマルチプレクサ間で多
数の光学的または電気的スパンを通過してもよいが、Ｖ
Ｃ４のペイロードはこれらのノ−ドで動作されず、入口
と出口の点でのみ動作する。これらの端点間のルートは
通路と呼ばれる。ノ−ド間のスパンはマルチプレクサ部
分と呼ばれる。マルチプレクサ部分間で伝送されるフレ
ームが生成され、各マルチプレクサノ−ドで終端され
る。ＶＣ４はそれ故、受信されたフレームから抽出され
後続のノ−ドへ伝送するための新しいフレームに置かれ
なければならない。
【０００６】ＶＣ４を伝送するフレームは管理ユニット
レベル４またはＡＵ４と呼ばれる。ＡＵ４内のＶＣ４の
位置は固定されない。ＡＵ４はフレーム（Ｈ１、Ｈ２、
Ｈ３）内に特殊バイトを有し、ＶＣ４の開始を識別また
は“指示”するために使用される。このようにしてＡＵ
４の連続流はＶＣ４の連続流を伝送することができ、Ｖ
Ｃ４はポインタの値を調節することによりＡＵ４流より
も僅かに低速度または高速度で伝送する。例えばＶＣ４
がＡＵ４の速度よりも僅かに高速であるとき、ＡＵ４は
ポインタを有し、これはＶＣ４がＡＵ４フレームのスタ
ートに近付き最小を通過して次のＡＵ４を横切るときデ
クレメントする。この処理はオシロスコープ上に２つの
波形を有し、一方に対してトリガーしながら他方はスク
リーンを横切ってドリフトするのに類似している。僅か
に高い周波数を有する他の波形と同様に右から左に伝送
するＡＵ４とＶＣ４とを表すための凍結（frozen）波形
を考える。凍結信号と移動している信号との間の位相差
の連続的な読取りが与えられたならば、３６０度から０
度まで減少し、二つが整列した点を通過すると再度３６
０度でスタートする。類似した分析は、説明した処理が
連続的であるからであり、ＳＤＨポインタ調節が量子化
される。
レベル４またはＡＵ４と呼ばれる。ＡＵ４内のＶＣ４の
位置は固定されない。ＡＵ４はフレーム（Ｈ１、Ｈ２、
Ｈ３）内に特殊バイトを有し、ＶＣ４の開始を識別また
は“指示”するために使用される。このようにしてＡＵ
４の連続流はＶＣ４の連続流を伝送することができ、Ｖ
Ｃ４はポインタの値を調節することによりＡＵ４流より
も僅かに低速度または高速度で伝送する。例えばＶＣ４
がＡＵ４の速度よりも僅かに高速であるとき、ＡＵ４は
ポインタを有し、これはＶＣ４がＡＵ４フレームのスタ
ートに近付き最小を通過して次のＡＵ４を横切るときデ
クレメントする。この処理はオシロスコープ上に２つの
波形を有し、一方に対してトリガーしながら他方はスク
リーンを横切ってドリフトするのに類似している。僅か
に高い周波数を有する他の波形と同様に右から左に伝送
するＡＵ４とＶＣ４とを表すための凍結（frozen）波形
を考える。凍結信号と移動している信号との間の位相差
の連続的な読取りが与えられたならば、３６０度から０
度まで減少し、二つが整列した点を通過すると再度３６
０度でスタートする。類似した分析は、説明した処理が
連続的であるからであり、ＳＤＨポインタ調節が量子化
される。
【０００７】［転送ノードＡＤＭでの速度適合処理］情
報がＳＴＭ−ｎフレームに到着し、ｎは１，４，１６又
は６４である。高次のフレームはバイトのインターリー
ブした低次のフレームであり、従って処理は明白にする
ため目的でＳＴＭ−１と考えられる。ＳＴＭ−１フレー
ムはＡＵ４が伝送されるラインおよびマルチプレクサ部
分に属するオバーヘッド情報を有するＡＵ４である。Ｓ
ＴＭ−１フレーム上のオバーヘッドバイトは最初にＡＵ
４を離れるために終端され、マルチプレクサ部分適合
（ＭＳＡ）の処理が実行される。この処理はライン速度
のＡＵ４をノード速度のＡＵ４に調節し、ここでポイン
タ調節が行われる。ライン速度ＡＵ４の終端はＶＣ４を
発見し、これをライン速度でバッファに書込むためのポ
インタ処理を含む。その後ノードはノード速度でバッフ
ァから新しいＡＵ４に読取る。ラインとノード速度が同
一であるならば、バッファのフィルは静止状態であり、
ノードＡＵ４のポインタはラインＡＵ４への固定したオ
フセットにある。しかしながら、速度が異なっているな
らば、バッファはフィル（fill）を増加するか減少し、
ノードＡＵ４はバッファを再センタするために“ポイン
タ調節”を実行する。この処理は例示により最良に試験
される。
報がＳＴＭ−ｎフレームに到着し、ｎは１，４，１６又
は６４である。高次のフレームはバイトのインターリー
ブした低次のフレームであり、従って処理は明白にする
ため目的でＳＴＭ−１と考えられる。ＳＴＭ−１フレー
ムはＡＵ４が伝送されるラインおよびマルチプレクサ部
分に属するオバーヘッド情報を有するＡＵ４である。Ｓ
ＴＭ−１フレーム上のオバーヘッドバイトは最初にＡＵ
４を離れるために終端され、マルチプレクサ部分適合
（ＭＳＡ）の処理が実行される。この処理はライン速度
のＡＵ４をノード速度のＡＵ４に調節し、ここでポイン
タ調節が行われる。ライン速度ＡＵ４の終端はＶＣ４を
発見し、これをライン速度でバッファに書込むためのポ
インタ処理を含む。その後ノードはノード速度でバッフ
ァから新しいＡＵ４に読取る。ラインとノード速度が同
一であるならば、バッファのフィルは静止状態であり、
ノードＡＵ４のポインタはラインＡＵ４への固定したオ
フセットにある。しかしながら、速度が異なっているな
らば、バッファはフィル（fill）を増加するか減少し、
ノードＡＵ４はバッファを再センタするために“ポイン
タ調節”を実行する。この処理は例示により最良に試験
される。
【０００８】負性ポインタ調節イベントは入来するライ
ン速度がＡＤＭマルチプレクサノードでノード速度を超
過するときに生じる。ノードでのＭＳＡ処理はバッファ
にＶＣ４を書込み、ノードは速度が適合されたＡＵ４に
読取る。速度の差はＶＣ４バッファのフィルの増加を生
じ、この状態はしきい値のフィルに到達するまで進行
し、ポインタ調節をトリガーする。それ故、ＳＤＨ回路
網標準の周波数調節機構の重要な特徴はポインタ調節イ
ベント（ＰＪＥ）として回路網を横切って伝播する３バ
イト量に位相オフセットをパッケージすることである。
ン速度がＡＤＭマルチプレクサノードでノード速度を超
過するときに生じる。ノードでのＭＳＡ処理はバッファ
にＶＣ４を書込み、ノードは速度が適合されたＡＵ４に
読取る。速度の差はＶＣ４バッファのフィルの増加を生
じ、この状態はしきい値のフィルに到達するまで進行
し、ポインタ調節をトリガーする。それ故、ＳＤＨ回路
網標準の周波数調節機構の重要な特徴はポインタ調節イ
ベント（ＰＪＥ）として回路網を横切って伝播する３バ
イト量に位相オフセットをパッケージすることである。
【０００９】ポインタ調節イベントは最悪の場合、１フ
レーム中に非同期化装置に到着する２４ビットの情報に
対応する。これらの２４ビットはポインタが正または負
であるかどうかに応じて余分であるか、または少ない。
このポインタは信号のジターの詳細に妥協しない方法で
非同期化装置を通って回路網に漏洩されなければならな
い。特にＰＡＬビデオサービスは１４０Ｍビットで端局
で伝送されることができ、ビデオコーデックは再構成さ
れたアナログ信号を通じて位相情報を通過する。この状
態でポインタ調節がコーデックに非常に迅速に漏れる場
合には、ビデオ信号成分の一部は過大にジターされる。
漏洩速度はこれを阻止するために制御されることができ
るがポインタの調節イベントの到着速度と非同期化装置
バッファからこれらをクリアするのにかかる時間との間
で問題が生じる。本発明はビデオサービスで許容可能な
ジター制限を満たすために漏洩速度の制御方法を提供す
る。それに加えて、回路網ＰＪＥ到着速度が超過し、ビ
デオジター標準に妥協することなく回路網にこれが供給
されるとき警報しきい値を提供する。
レーム中に非同期化装置に到着する２４ビットの情報に
対応する。これらの２４ビットはポインタが正または負
であるかどうかに応じて余分であるか、または少ない。
このポインタは信号のジターの詳細に妥協しない方法で
非同期化装置を通って回路網に漏洩されなければならな
い。特にＰＡＬビデオサービスは１４０Ｍビットで端局
で伝送されることができ、ビデオコーデックは再構成さ
れたアナログ信号を通じて位相情報を通過する。この状
態でポインタ調節がコーデックに非常に迅速に漏れる場
合には、ビデオ信号成分の一部は過大にジターされる。
漏洩速度はこれを阻止するために制御されることができ
るがポインタの調節イベントの到着速度と非同期化装置
バッファからこれらをクリアするのにかかる時間との間
で問題が生じる。本発明はビデオサービスで許容可能な
ジター制限を満たすために漏洩速度の制御方法を提供す
る。それに加えて、回路網ＰＪＥ到着速度が超過し、ビ
デオジター標準に妥協することなく回路網にこれが供給
されるとき警報しきい値を提供する。
【００１０】［ＰＡＬ ＴＶサービス用信号位相のＳＤ
Ｈの影響の要約］ビデオコーデックは成分またはＰＡＬ
複合ビデオ信号を取り、これらを連続ビット流にデジタ
ル化するために使用される。コーデックは時間的に接近
したデジタル階級速度２，８，３４または１４０Ｍビッ
トの１つでビット流を提供するかまたはインターフェイ
ス用のコーデック上のポートをＳＴＭ１、ＳＴＭ４等の
ＳＤＨ回路網に与えるために所有者マッピング方式を使
用してデジタル情報を同期容器中に直接マップすること
により動作してもよい。
Ｈの影響の要約］ビデオコーデックは成分またはＰＡＬ
複合ビデオ信号を取り、これらを連続ビット流にデジタ
ル化するために使用される。コーデックは時間的に接近
したデジタル階級速度２，８，３４または１４０Ｍビッ
トの１つでビット流を提供するかまたはインターフェイ
ス用のコーデック上のポートをＳＴＭ１、ＳＴＭ４等の
ＳＤＨ回路網に与えるために所有者マッピング方式を使
用してデジタル情報を同期容器中に直接マップすること
により動作してもよい。
【００１１】十分な帯域幅のＰＡＬの複合信号を転送イ
ンターフェイスに圧縮するコード化方法では非線形およ
び線形のコード化成分が存在する。ＰＡＬ信号の線形に
エンコードされた成分は転送回路網からの位相雑音を引
継ぎ、デコーダを通って再構成されたビデオ信号にす
る。位相安定の許容可能な制限が搬送波の４．４３ＭＨ
ｚで毎秒当り０．１Ｈｚであるので、ＰＡＬビデオ信号
の色副搬送波は特に位相変調に対して敏感である。
ンターフェイスに圧縮するコード化方法では非線形およ
び線形のコード化成分が存在する。ＰＡＬ信号の線形に
エンコードされた成分は転送回路網からの位相雑音を引
継ぎ、デコーダを通って再構成されたビデオ信号にす
る。位相安定の許容可能な制限が搬送波の４．４３ＭＨ
ｚで毎秒当り０．１Ｈｚであるので、ＰＡＬビデオ信号
の色副搬送波は特に位相変調に対して敏感である。
【００１２】ＳＤＨ回路網はポインタ調整の実行により
転送ノード間の周波数オフセットに適応する。これらは
３バイトの位相量を表す。デジタル伝送の以前の標準は
単一ビット量の位相調節を実行した。それ故、ＳＤＨ転
送回路網は事実上大きな振幅である調節を幾度か行う。
再構成されたビット流へのこの位相情報流を制御するこ
とは１０Ｈｚより下の低いスペクトル下端部で位相内容
の変調を生成する。この低周波数位相変調は線形にエン
コードされた成分でビデオコーデックを通って再構成さ
れたアナログビデオに直接通過される。従って色副搬送
波ジターは過大になる可能性がある。問題のビデオサー
ビス内のこのパラメータは色副搬送波である。この成分
は４．４３ＭＨｚで０．１Ｈｚ／ｓの関連するジター限
界を有する。従って同期回路網から得られるデジタル情
報は０．１Ｈｚよりも大きい４．４３ＭＨｚ成分の偏差
を生じてはならない。１４０Ｍビットサービスからこれ
は１秒間隔で３．１１ビット情報に対応する。
転送ノード間の周波数オフセットに適応する。これらは
３バイトの位相量を表す。デジタル伝送の以前の標準は
単一ビット量の位相調節を実行した。それ故、ＳＤＨ転
送回路網は事実上大きな振幅である調節を幾度か行う。
再構成されたビット流へのこの位相情報流を制御するこ
とは１０Ｈｚより下の低いスペクトル下端部で位相内容
の変調を生成する。この低周波数位相変調は線形にエン
コードされた成分でビデオコーデックを通って再構成さ
れたアナログビデオに直接通過される。従って色副搬送
波ジターは過大になる可能性がある。問題のビデオサー
ビス内のこのパラメータは色副搬送波である。この成分
は４．４３ＭＨｚで０．１Ｈｚ／ｓの関連するジター限
界を有する。従って同期回路網から得られるデジタル情
報は０．１Ｈｚよりも大きい４．４３ＭＨｚ成分の偏差
を生じてはならない。１４０Ｍビットサービスからこれ
は１秒間隔で３．１１ビット情報に対応する。
【００１３】
【発明が解決しようとする課題】通常、ＳＤＨ回路網か
らの出口点で、情報伝送周波数は仮想容器中の情報の到
着速度から再構成される。しかしながら、ポインタ周波
数補償機構により情報の到着速度は重畳された位相量を
有する。情報伝送速度の再構成処理は非同期化と呼ばれ
る。
らの出口点で、情報伝送周波数は仮想容器中の情報の到
着速度から再構成される。しかしながら、ポインタ周波
数補償機構により情報の到着速度は重畳された位相量を
有する。情報伝送速度の再構成処理は非同期化と呼ばれ
る。
【００１４】本発明の目的は、漏れ速度変化の絶対速度
が漏れ速度が増加または減少される期間にわたって実質
上一定であるような漏れ速度変調方法および装置を提供
することである。
が漏れ速度が増加または減少される期間にわたって実質
上一定であるような漏れ速度変調方法および装置を提供
することである。
【００１５】
【課題を解決するための手段】本発明の方法は、漏れ速
度変化の絶対速度が漏れ速度が増加または減少される期
間にわたって実質上一定であるような方法で同期転送回
路網から時間的に接近した端局への出口で非同期化装置
バッファ中の一次的バッファの漏れ速度を変調すること
を特徴とする。
度変化の絶対速度が漏れ速度が増加または減少される期
間にわたって実質上一定であるような方法で同期転送回
路網から時間的に接近した端局への出口で非同期化装置
バッファ中の一次的バッファの漏れ速度を変調すること
を特徴とする。
【００１６】本発明の装置は、同期転送回路網から時間
的に接近した端局への出口で非同期化装置バッファ中の
一時的バッファの漏れ速度を制御する。この装置は漏れ
速度変化の絶対速度が漏れ速度が増加または減少される
時間期間中に実質上一定であるような方法で１次バッフ
ァの漏れ速度を変調する手段を含んでいる。
的に接近した端局への出口で非同期化装置バッファ中の
一時的バッファの漏れ速度を制御する。この装置は漏れ
速度変化の絶対速度が漏れ速度が増加または減少される
時間期間中に実質上一定であるような方法で１次バッフ
ァの漏れ速度を変調する手段を含んでいる。
【００１７】本発明の方法は漏れ速度自体よりも漏れ速
度の変化速度を制御する。このパラメータは到着ポイン
タの最大速度のクリアランスを確実にしながら下流回路
網のジターを最小に維持するためのキーである。
度の変化速度を制御する。このパラメータは到着ポイン
タの最大速度のクリアランスを確実にしながら下流回路
網のジターを最小に維持するためのキーである。
【００１８】各ポインタの調節イベントが有限数の情報
ビットを含むとき、これらは回路網位相の詳細と、妥協
することなく情報内容を回路網に通過するために増加し
その後減少する速度による漏れによってバッファからク
リアされる。漏れ速度の増加および減少速度はＰＪＥの
到着速度により支配され、一定速度で出力ジターを維持
しながら多量の情報が非同期化装置を通って転送される
とき、これは線形の関係にまさる改良を与える。
ビットを含むとき、これらは回路網位相の詳細と、妥協
することなく情報内容を回路網に通過するために増加し
その後減少する速度による漏れによってバッファからク
リアされる。漏れ速度の増加および減少速度はＰＪＥの
到着速度により支配され、一定速度で出力ジターを維持
しながら多量の情報が非同期化装置を通って転送される
とき、これは線形の関係にまさる改良を与える。
【００１９】形式的な関係を以下説明する。Ｐｒはポイ
ンタ調節到着速度であり、Ｌｒは非同期化装置のビット
漏れ速度である。
ンタ調節到着速度であり、Ｌｒは非同期化装置のビット
漏れ速度である。
【００２０】
【数２】 比例定数はｓ-1のユニットを取り、予期するように、瞬
間的な漏れ速度は非同期化装置バッファ中の余分のまた
は不足した情報量に応じて決定される。
間的な漏れ速度は非同期化装置バッファ中の余分のまた
は不足した情報量に応じて決定される。
【００２１】
【実施例】本発明の実施例は添付図面を参照して説明さ
れる。図１を参照すると、回路網を形成する類似ノード
のリングまたは連鎖形状で付加、削除ノード（ＡＤＭ）
として動作する転送ノードで行われる処理が概略的に示
されている。ノード11に到着するフレームは隣接したノ
ードから東（11Ａ）と西（11Ｂ）へ来る。これらの各光
学ラインの伝送速度は理想的には正確に等しいが、標準
は±４．６ｐｐｍまでの変化に適応する。各ノードは光
学ライン、内部ソース、または外部ソースのいずれかに
よって同期を行う。同期の方法は全てのノードが同期さ
れることを確実にするために回路網上で行われる。しか
しながら、完全性が少ない同期状態ではポインタはＶＣ
４を通過またはドロップする処理においてノードで調節
される。
れる。図１を参照すると、回路網を形成する類似ノード
のリングまたは連鎖形状で付加、削除ノード（ＡＤＭ）
として動作する転送ノードで行われる処理が概略的に示
されている。ノード11に到着するフレームは隣接したノ
ードから東（11Ａ）と西（11Ｂ）へ来る。これらの各光
学ラインの伝送速度は理想的には正確に等しいが、標準
は±４．６ｐｐｍまでの変化に適応する。各ノードは光
学ライン、内部ソース、または外部ソースのいずれかに
よって同期を行う。同期の方法は全てのノードが同期さ
れることを確実にするために回路網上で行われる。しか
しながら、完全性が少ない同期状態ではポインタはＶＣ
４を通過またはドロップする処理においてノードで調節
される。
【００２２】図２を参照すると、非同期化装置は図１の
回路網のノードに配置されている。例えばレベル４の容
器からの情報はデマップ装置100 でデマップされ、対応
する情報ビットは入来するフレームから抽出された情報
を蓄積するために使用される第１の漏れバッファ101 に
これらがデマップされるとき書込まれる。従って、情報
はノードクロックを使用してバースト的な方法のこのバ
ッファに書込まれる。この第１のバッファ101 のフィル
はポインタ調節イベントの到着時の実質的な変位および
入来フレームのフレ−ミングによるギャッピングによっ
て影響される。第１のバッファ101 に蓄積された情報は
漏れ制御システム102 を介してノードクロックから得ら
れる第２のギャップクロック（スムースにされたクロッ
ク）を使用してこのバッファから読取られ、第２の漏れ
バッファ103 に記憶される。従って第２の漏れバッファ
103 はより連続的な方法で情報を供給される。第１と第
２の段のクロック間の差は第２の段でフレームギャップ
がフレーム期間を横切ってより均一に広げられることで
ある。ポインタの存在において制御システムは速度の増
減と情報オフセットをクリアするためにスムースクロッ
クの変調を必要とする。ポインタ調節イベントの到着時
に非同期化装置は情報のステップ入力を与えられ、この
情報は可変の時間にわたって第２の漏れバッファに漏洩
される。この第２の段の漏れバッファ103 は再構成され
たラインの速度クロックから得られる位相比較に使用さ
れるアナログ位相ロックループ（ＰＬＬ）104 の一部を
形成する。第２のバッファ103 は同期フレームにより高
周波数ジター成分を効率的に減衰するアナログ位相ロッ
クループに均一にギャップされた情報を漏洩する。ポイ
ンタが漏れバッファに到着するとき、外部制御装置102
は余分のまたは不足する情報を考慮するために第１の段
の漏れバッファ101 から情報が漏洩される速度で変調す
る。前もってこの漏れ速度が外部制御が不可能なところ
で固定されるかまたは漏れ速度がポインタの調節イベン
トの到着速度に直接比例するところで線形に制御され
る。それ故、入来ポインタは第１の段のバッファ101 の
情報にオフセットを生じさせる。このオフセットは第２
のギャップクロックの変調により第２の段に漏洩され
る。
回路網のノードに配置されている。例えばレベル４の容
器からの情報はデマップ装置100 でデマップされ、対応
する情報ビットは入来するフレームから抽出された情報
を蓄積するために使用される第１の漏れバッファ101 に
これらがデマップされるとき書込まれる。従って、情報
はノードクロックを使用してバースト的な方法のこのバ
ッファに書込まれる。この第１のバッファ101 のフィル
はポインタ調節イベントの到着時の実質的な変位および
入来フレームのフレ−ミングによるギャッピングによっ
て影響される。第１のバッファ101 に蓄積された情報は
漏れ制御システム102 を介してノードクロックから得ら
れる第２のギャップクロック（スムースにされたクロッ
ク）を使用してこのバッファから読取られ、第２の漏れ
バッファ103 に記憶される。従って第２の漏れバッファ
103 はより連続的な方法で情報を供給される。第１と第
２の段のクロック間の差は第２の段でフレームギャップ
がフレーム期間を横切ってより均一に広げられることで
ある。ポインタの存在において制御システムは速度の増
減と情報オフセットをクリアするためにスムースクロッ
クの変調を必要とする。ポインタ調節イベントの到着時
に非同期化装置は情報のステップ入力を与えられ、この
情報は可変の時間にわたって第２の漏れバッファに漏洩
される。この第２の段の漏れバッファ103 は再構成され
たラインの速度クロックから得られる位相比較に使用さ
れるアナログ位相ロックループ（ＰＬＬ）104 の一部を
形成する。第２のバッファ103 は同期フレームにより高
周波数ジター成分を効率的に減衰するアナログ位相ロッ
クループに均一にギャップされた情報を漏洩する。ポイ
ンタが漏れバッファに到着するとき、外部制御装置102
は余分のまたは不足する情報を考慮するために第１の段
の漏れバッファ101 から情報が漏洩される速度で変調す
る。前もってこの漏れ速度が外部制御が不可能なところ
で固定されるかまたは漏れ速度がポインタの調節イベン
トの到着速度に直接比例するところで線形に制御され
る。それ故、入来ポインタは第１の段のバッファ101 の
情報にオフセットを生じさせる。このオフセットは第２
のギャップクロックの変調により第２の段に漏洩され
る。
【００２３】漏れ制御機構はそのプロセスを示している
図３、漏れ速度の制御処理の効果を示している図４の
ａ、対応するポインタのフィル状態を示している図４の
ｂを参照して以下説明する。
図３、漏れ速度の制御処理の効果を示している図４の
ａ、対応するポインタのフィル状態を示している図４の
ｂを参照して以下説明する。
【００２４】処理は漏れ速度を増加または減少させなが
ら一定に保つことにより漏れ速度の変化の絶対速度を制
御する。従って、ビットが漏れる期間が変化されると
き、漏洩されるビット間の期間が計算され、検索テ−ブ
ルで限定される。従ってシステムが漏れ期間の予め定め
られたテーブル204 による漏れ制御ソフトウェアを有す
る。非同期化装置ハードウェアが従ってポインタの到
着、ビットの漏洩を示すための中断とバッファのフィル
レベルを指示するためのレジスタを具備する。ハードウ
ェアはソフトウェアから漏れの間隔のデータを受ける。
正確なハードウェアの構成は種々の適合可能なビット漏
れ機構の１つであってもよい。図３では検索テ−ブルは
漏れ速度の所望の増加および減少速度に対応して連続的
に使用されるならば、検索テ−ブルはビット漏れ間の間
隔のリストを含む。実時間のこれらの間隔の計算は実際
的ではなく、検索テ−ブルが実際のシステムで使用され
る。
ら一定に保つことにより漏れ速度の変化の絶対速度を制
御する。従って、ビットが漏れる期間が変化されると
き、漏洩されるビット間の期間が計算され、検索テ−ブ
ルで限定される。従ってシステムが漏れ期間の予め定め
られたテーブル204 による漏れ制御ソフトウェアを有す
る。非同期化装置ハードウェアが従ってポインタの到
着、ビットの漏洩を示すための中断とバッファのフィル
レベルを指示するためのレジスタを具備する。ハードウ
ェアはソフトウェアから漏れの間隔のデータを受ける。
正確なハードウェアの構成は種々の適合可能なビット漏
れ機構の１つであってもよい。図３では検索テ−ブルは
漏れ速度の所望の増加および減少速度に対応して連続的
に使用されるならば、検索テ−ブルはビット漏れ間の間
隔のリストを含む。実時間のこれらの間隔の計算は実際
的ではなく、検索テ−ブルが実際のシステムで使用され
る。
【００２５】制御システム200 は最小の漏れ速度の初期
状況を漏れ制御レジスタに記憶させる。ポインタの中断
が生じるとき、漏れのタイミングが開始する。これはこ
の例では漏れ間隔をダウンカウンタ201 に負荷すること
により達成される。これは間隔値から多数のクロック期
間をカウントし、ゼロしきい値と交差するときにバッフ
ァ203 からビットを漏洩するために漏れバッファ制御装
置202 をトリガーする。ビットがダウンカウンタ201 に
ラッチされた後、ソフトウェアは増加した速度に対応す
る次の間隔に速度テ−ブルを増分する。これは前のビッ
ト漏れが生じるときラッチの準備が整っている。
状況を漏れ制御レジスタに記憶させる。ポインタの中断
が生じるとき、漏れのタイミングが開始する。これはこ
の例では漏れ間隔をダウンカウンタ201 に負荷すること
により達成される。これは間隔値から多数のクロック期
間をカウントし、ゼロしきい値と交差するときにバッフ
ァ203 からビットを漏洩するために漏れバッファ制御装
置202 をトリガーする。ビットがダウンカウンタ201 に
ラッチされた後、ソフトウェアは増加した速度に対応す
る次の間隔に速度テ−ブルを増分する。これは前のビッ
ト漏れが生じるときラッチの準備が整っている。
【００２６】制御アルゴリズムの動作を示すためにフィ
ルおよび漏れ速度がシミュレーション期間に監視され
る。図４のａおよびｂで示されているグラフは一連のポ
インタに対するものである。ポインタは徐々に約１２秒
で頻繁になり、シミュレーションになり、ポインタの活
動は終了する。実際上、入来するポインタ速度は即座に
ゼロに減少せず、徐々に減少することに留意すべきであ
る。速度の急激な変化は図を分かりやすくする目的のみ
である。
ルおよび漏れ速度がシミュレーション期間に監視され
る。図４のａおよびｂで示されているグラフは一連のポ
インタに対するものである。ポインタは徐々に約１２秒
で頻繁になり、シミュレーションになり、ポインタの活
動は終了する。実際上、入来するポインタ速度は即座に
ゼロに減少せず、徐々に減少することに留意すべきであ
る。速度の急激な変化は図を分かりやすくする目的のみ
である。
【００２７】初期のポインタでは漏れ速度は徐々に約２
５００ｍｓでピーク速度に増加される。その後、制御シ
ステムは速度減少のためにスタートされる。しかしなが
ら速度がゼロに減少する前に付加的なポインタが到着す
る。連続的なより近接したポインタは増加した漏れ速度
を生じる。増加した漏れ速度のあとに３．１１ビット／
ｓ／ｓ勾配が続く。制御システムは漏れ速度がバッファ
フィルがゼロに到達するのと丁度同時にゼロに減少する
ことと漏れ速度に急激な段階的変化が存在しないことを
確実にする。
５００ｍｓでピーク速度に増加される。その後、制御シ
ステムは速度減少のためにスタートされる。しかしなが
ら速度がゼロに減少する前に付加的なポインタが到着す
る。連続的なより近接したポインタは増加した漏れ速度
を生じる。増加した漏れ速度のあとに３．１１ビット／
ｓ／ｓ勾配が続く。制御システムは漏れ速度がバッファ
フィルがゼロに到達するのと丁度同時にゼロに減少する
ことと漏れ速度に急激な段階的変化が存在しないことを
確実にする。
【００２８】図４の漏れ速度対時間のグラフでは曲線下
の面積は漏れたビット数に等しい。従ってソフトウェア
は漏洩された残りのビット数を設定するために各ビット
の漏れ増分でバッファのフィルを抽出する。漏れたビッ
ト数を計算することによってソフトウェアは漏洩される
残りのビットが漏れたビットに等しいかそれ以下である
点で漏れ速度を減少する。これはより次式で示される。
の面積は漏れたビット数に等しい。従ってソフトウェア
は漏洩された残りのビット数を設定するために各ビット
の漏れ増分でバッファのフィルを抽出する。漏れたビッ
ト数を計算することによってソフトウェアは漏洩される
残りのビットが漏れたビットに等しいかそれ以下である
点で漏れ速度を減少する。これはより次式で示される。
【００２９】
【数３】 漏れ速度の積分は漏れたＢ情報量である。半分の三角波
期間を積分し、対称関数の面積をカバーするために二倍
すると次式が得られる。
期間を積分し、対称関数の面積をカバーするために二倍
すると次式が得られる。
【００３０】Ｂ＝Ｍ［Ｔ］2 ここでＴは三角波の半分の期間である。
【００３１】初期値から漏れたビット数までのオフセッ
トによりビットの漏れの間隔値に対してポインタが等し
くなるとき実際のシステムでは積分は不必要である。
トによりビットの漏れの間隔値に対してポインタが等し
くなるとき実際のシステムでは積分は不必要である。
【００３２】実際のシステムはシステムに対するポイン
タ入力動作の広スペクトルを可能にするような大きさの
バッファを必要とする。制御システムが最適ではない大
きさのバッファの非同期化装置にインターフェイスする
場合には、制御モードはバッファがしきい値のフィルを
越えるときに変化しなければならない。この動作はバッ
ファのオバーフローまたはアンダーフローが回路網の同
期故障により生じる状況を避けることを必要とされる。
従って、この制御システムは漏れ速度がバッファオフセ
ットにより決定されるもっと通常的な動作方法に変化す
る。このより応答性のよいシステム性能はバッファのフ
ィルがビデオ制御モードに反転を起こさせるためにしき
い値以下に減少するまでその位置に維持される。本発明
の一部は非同期化装置が動作の非ビデオモードに変化
し、従って伝送される場合のビデオサービス性能を妥協
することを示すために装置の使用者に状況指示を生じる
ことである。
タ入力動作の広スペクトルを可能にするような大きさの
バッファを必要とする。制御システムが最適ではない大
きさのバッファの非同期化装置にインターフェイスする
場合には、制御モードはバッファがしきい値のフィルを
越えるときに変化しなければならない。この動作はバッ
ファのオバーフローまたはアンダーフローが回路網の同
期故障により生じる状況を避けることを必要とされる。
従って、この制御システムは漏れ速度がバッファオフセ
ットにより決定されるもっと通常的な動作方法に変化す
る。このより応答性のよいシステム性能はバッファのフ
ィルがビデオ制御モードに反転を起こさせるためにしき
い値以下に減少するまでその位置に維持される。本発明
の一部は非同期化装置が動作の非ビデオモードに変化
し、従って伝送される場合のビデオサービス性能を妥協
することを示すために装置の使用者に状況指示を生じる
ことである。
【００３３】例えば、“The 140Mbit PAL Video Servic
e ”の１頁で説明されているビデオサービスの場合、Ｍ
は３．１ビット／秒に固定されている。単一のＰＪＥ上
でクリアされる最悪の場合のシステムの情報ビット数24
を考慮すると単一のポインタをクリアするのに必要な時
間が計算される。
e ”の１頁で説明されているビデオサービスの場合、Ｍ
は３．１ビット／秒に固定されている。単一のＰＪＥ上
でクリアされる最悪の場合のシステムの情報ビット数24
を考慮すると単一のポインタをクリアするのに必要な時
間が計算される。
【００３４】Ｔ＝（Ｂ／Ｍ）1/2 この場合、これは２．３秒である。これは波形対称をカ
バーするため２倍にされる必要があり、これは回路網へ
のジター転送と同速度でクリアされる７．７秒を必要と
する前の線形制御数とは反対にＰＪＥが４．６秒でクリ
アされることを示す。
バーするため２倍にされる必要があり、これは回路網へ
のジター転送と同速度でクリアされる７．７秒を必要と
する前の線形制御数とは反対にＰＪＥが４．６秒でクリ
アされることを示す。
【００３５】この技術はポインタ調節イベント情報が非
同期化装置バッファからクリアされる速度を最大にしな
がらジターを最小にする。それ故、従来技術にまさる利
点を有する。特に本発明は従来技術よりも低いジター出
力でより高いＰＪＥ到着速度を許容し、付加的に同一の
大きさのポインタバッファでポインタの大きなバースト
を許容する。
同期化装置バッファからクリアされる速度を最大にしな
がらジターを最小にする。それ故、従来技術にまさる利
点を有する。特に本発明は従来技術よりも低いジター出
力でより高いＰＪＥ到着速度を許容し、付加的に同一の
大きさのポインタバッファでポインタの大きなバースト
を許容する。
【００３６】それ故、本発明の技術は漏れ速度の増加速
度を３ビット秒-2の限界より上にしない漏れ制御方法を
提供する。このシステム内の重要なパラメータは絶対速
度ではなく漏れ速度の増加および減少の制御である。こ
のシステムにより非同期化装置バッファの大きさとビデ
オの適合性との間の妥協が達成されることができる。大
きいバッファサイズにより制御システムはポインタ速度
の大きな段階的変化に応答するか、または静止状態から
ポインタの大きなバーストを受けることができる。しか
しながら、広いサービス能力の境界内では制御システム
はバッファのオバーフローを許してはならない。それ
故、制御システムはサービスを維持するため極端な状況
で速度外にステップする。制御に関しては、システムの
ダイナミックは制御ループの制動を変調することができ
る。通常の動作下で、非同期化装置は３ビット秒-2に制
動され、これは応力状態下で増加される。この点では転
送されたサービスがビデオであるならば、色副搬送波位
相特性はＳＤＨ回路網により妥協されることができるこ
とを指示するために警報が発せられる。この警報はオペ
レ−タがサービスの問題のソースを描くことを可能にす
る。
度を３ビット秒-2の限界より上にしない漏れ制御方法を
提供する。このシステム内の重要なパラメータは絶対速
度ではなく漏れ速度の増加および減少の制御である。こ
のシステムにより非同期化装置バッファの大きさとビデ
オの適合性との間の妥協が達成されることができる。大
きいバッファサイズにより制御システムはポインタ速度
の大きな段階的変化に応答するか、または静止状態から
ポインタの大きなバーストを受けることができる。しか
しながら、広いサービス能力の境界内では制御システム
はバッファのオバーフローを許してはならない。それ
故、制御システムはサービスを維持するため極端な状況
で速度外にステップする。制御に関しては、システムの
ダイナミックは制御ループの制動を変調することができ
る。通常の動作下で、非同期化装置は３ビット秒-2に制
動され、これは応力状態下で増加される。この点では転
送されたサービスがビデオであるならば、色副搬送波位
相特性はＳＤＨ回路網により妥協されることができるこ
とを指示するために警報が発せられる。この警報はオペ
レ−タがサービスの問題のソースを描くことを可能にす
る。
【図１】回路網を成形する類似するノードのリングまた
は連鎖の付加／削除ノードとして動作する転送ノードの
概略図。
は連鎖の付加／削除ノードとして動作する転送ノードの
概略図。
【図２】非同期化装置の概略図。
【図３】図２の非同期化装置の漏れ速度制御システムの
動作を示す概略ブロック図。
動作を示す概略ブロック図。
【図４】ポインタ漏れ速度と、対応するポインタフィル
が図３の制御システムにより制御される状態を示すグラ
フ。
が図３の制御システムにより制御される状態を示すグラ
フ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/00 Ａ 12/28 13/08 9371−5Ｋ Ｈ０４Ｑ 3/00 (72)発明者 ジェームズ・アレキサンダー・シールズ イギリス国、ビーティー38・９エヌエス、 ノーザン・アイルランド、カーリックファ ーガス、ホワイトヘッド、アイランドマギ ー・ロード 147
Claims (5)
- 【請求項１】 漏れ速度が増加または減少される期間を
通じて漏れ速度変化の絶対速度が実質上一定であるよう
に同期転送回路網から時間的に接近した端局への出口に
おける非同期化装置バッファ中の１次バッファの漏れ速
度を変調することを特徴とする制御方法。 - 【請求項２】 非同期化装置のビット漏れ速度Ｌｒが、 【数１】 であり、Ｐｒがポインタ調節到着速度である請求項１記
載の方法。 - 【請求項３】 漏れ速度が増加または減少する時間にわ
たって漏れ速度変化の絶対速度が実質上一定であるよう
に１次バッファの漏れ速度を変調する手段を具備してい
ることを特徴とする同期転送回路網から時間的に接近し
た端局への出口における非同期化装置バッファ中の１次
バッファの漏れ速度の制御装置。 - 【請求項４】 同期転送回路網から時間的に接近した端
局への出口における非同期化装置バッファ中の１次バッ
ファの漏れ速度を制御する装置において、 非同期化装置のポインタ中の調節イベント（ＰＪＥ）の
到着速度と非同期化装置バッファ中のＰＪＥ数に応じて
値を決定し保持するように構成されているレジスタと、
レジスタ値が増分または減少される速度を制御するため
に制御波形を定めている予め定められた値を保持する検
索テ−ブル手段と、ＰＪＥの到着の変化の速度に応答し
て検索テ−ブル手段から出力された制御波形により決定
される速度でレジスタ値を減少するように構成されてい
るクロック制御されたカウント手段と、非同期化装置中
のバッファのためのクロック制御を生成するためにカウ
ンタ出力に応答する漏れバッファ制御手段とを具備して
いることを特徴とする制御装置。 - 【請求項５】 漏れ速度が増加または減少する時間にわ
たって漏れ速度変化の絶対速度が実質上一定であるよう
に１次バッファの漏れ速度を変調する手段を具備してい
る漏れ速度制御装置を具備していることを特徴とする同
期回路網ノードにおける非同期化装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB939323187A GB9323187D0 (en) | 1993-11-10 | 1993-11-10 | Pointer justification even leak control |
| GB9410374.4 | 1994-05-24 | ||
| GB9323187.6 | 1994-05-24 | ||
| GB9410374A GB9410374D0 (en) | 1993-11-10 | 1994-05-24 | Pointer justification event leak control |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226760A true JPH07226760A (ja) | 1995-08-22 |
| JP3569007B2 JP3569007B2 (ja) | 2004-09-22 |
Family
ID=26303835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27655994A Expired - Fee Related JP3569007B2 (ja) | 1993-11-10 | 1994-11-10 | ポインタ調整イベント漏れ制御方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0652657B1 (ja) |
| JP (1) | JP3569007B2 (ja) |
| DE (1) | DE69429574T2 (ja) |
| GB (1) | GB2283885B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100417106C (zh) * | 2003-03-12 | 2008-09-03 | 中兴通讯股份有限公司 | 一种用于2m映射片中的去泄漏方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0727887B1 (de) * | 1995-02-16 | 2002-08-28 | Alcatel | Stopfeinrichtung für synchrones digitales Übertragungssystem |
| GB2303981A (en) * | 1995-07-29 | 1997-03-05 | Northern Telecom Ltd | Broadcast video desynchroniser |
| DK133495A (da) * | 1995-11-24 | 1997-05-25 | Dsc Communications As | Fremgangsmåde og modtagerkredsløb til desynkronisering i et digitalt transmissionssystem |
| US6577651B2 (en) * | 2001-01-24 | 2003-06-10 | Transwitch Corp. | Methods and apparatus for retiming and realigning sonet signals |
| CN107305442B (zh) * | 2016-04-15 | 2020-10-20 | 技嘉科技股份有限公司 | 输入设备及其控制方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5052025A (en) * | 1990-08-24 | 1991-09-24 | At&T Bell Laboratories | Synchronous digital signal to asynchronous digital signal desynchronizer |
| FR2668323B1 (fr) * | 1990-10-17 | 1993-01-15 | Telecommunications Sa | Dispositif de reduction de la gigue due aux sauts de pointeurs dans un reseau de telecommunications numeriques. |
| CA2063930C (en) * | 1991-07-08 | 1998-09-15 | Edmond Bernardy | Synchronous digital signal to asynchronous digital signal desynchronizer |
| US5200982A (en) * | 1991-10-02 | 1993-04-06 | Alcatel Network Systems, Inc. | In-line piece-wise linear desynchronizer |
| US5268935A (en) * | 1991-12-20 | 1993-12-07 | At&T Bell Laboratories | Synchronous digital signal to asynchronous digital signal desynchronizer |
| DE69324522T2 (de) * | 1992-05-27 | 1999-09-16 | Telefonaktiebolaget L M Ericsson, Stockholm | Verfahren und Anordnung zur Anpassung der Geschwindigkeit des Auslesens von Daten aus einem Speicher an die Geschwindigkeit des Einschreibens von Daten in den Speicher |
| US5402452A (en) * | 1992-08-25 | 1995-03-28 | Alcatel Network Systems, Inc. | Incremental phase smoothing desynchronizer and calculation apparatus |
-
1994
- 1994-11-03 EP EP19940308101 patent/EP0652657B1/en not_active Expired - Lifetime
- 1994-11-03 DE DE1994629574 patent/DE69429574T2/de not_active Expired - Fee Related
- 1994-11-03 GB GB9422193A patent/GB2283885B/en not_active Expired - Fee Related
- 1994-11-10 JP JP27655994A patent/JP3569007B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100417106C (zh) * | 2003-03-12 | 2008-09-03 | 中兴通讯股份有限公司 | 一种用于2m映射片中的去泄漏方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2283885B (en) | 1997-11-05 |
| JP3569007B2 (ja) | 2004-09-22 |
| DE69429574D1 (de) | 2002-02-07 |
| EP0652657B1 (en) | 2002-01-02 |
| GB2283885A (en) | 1995-05-17 |
| GB9422193D0 (en) | 1994-12-21 |
| DE69429574T2 (de) | 2002-09-26 |
| EP0652657A1 (en) | 1995-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0473338B1 (en) | Bit synchronization with elastic memory | |
| KR100715736B1 (ko) | 적응형 클록 복구 | |
| CA2254591C (en) | Method of and apparatus for multiplexing and demultiplexing digital signal streams | |
| JP3092352B2 (ja) | Ｓｏｎｅｔをｄｓ−ｎ信号に対して非同期化する装置及び方法 | |
| US5404380A (en) | Desynchronizer for adjusting the read data rate of payload data received over a digital communication network transmitting payload data within frames | |
| US6415006B2 (en) | Reducing waiting time jitter | |
| US5263057A (en) | Method of reducing waiting time jitter | |
| JP3305320B2 (ja) | 同期解除装置 | |
| EP0450269B1 (en) | Phase locked loop arrangement | |
| US5796796A (en) | Pointer adjustment jitter cancellation processor utilizing phase hopping and phase leaking techniques | |
| US7940806B1 (en) | Synchronous payload envelope mapping without pointer adjustments | |
| JP3569007B2 (ja) | ポインタ調整イベント漏れ制御方法および装置 | |
| CA2472691C (en) | Digital processing of sonet pointers | |
| US7457390B2 (en) | Timeshared jitter attenuator in multi-channel mapping applications | |
| US5781596A (en) | Desynchronising video information from synchronous network to a plesiochronous tributary with constant rate of change in the leak rate | |
| JPH08172455A (ja) | 位置調整可能なビットストリームを含む伝送システム及びマルチプレキシング／デマルチプレキシング装置 | |
| US20030235215A1 (en) | Apparatus and method for aggregation and transportation for plesiosynchronous framing oriented data formats | |
| KR20040019931A (ko) | 적응형 클록 복구 | |
| US7440533B2 (en) | Modulated jitter attenuation filter | |
| WO1997020406A1 (en) | A method for desynchronization in a digital transmission system | |
| WO1993016535A1 (en) | Pointer jitter suppression in a desynchronizer | |
| KR100340050B1 (ko) | 동기식 디지털 전송 시스템의 역동기화 장치 | |
| JP2005175614A (ja) | フレーム同期装置および光送受信器 | |
| Antry et al. | Minimization of the accumulated phase change at the input of SDH/SONET desynchronizers | |
| US7715443B1 (en) | Boundary processing between a synchronous network and a plesiochronous network |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040406 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040409 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040416 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040617 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |