JPH0722915Y2 - デジタル自動最適位相同期回路 - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） この考案はたとえば衛星放送などの如く、フォーマッテ
ィングされた信号を処理する汎用のLSIを用いて、さら
に時分割多重方式などの信号処理技術を導入する場合に
好適なデジタル自動最適位相同期回路に関する。

（従来技術） 従来の此の種の回路は第７図に示す如く構成されてい
た。

第７図において２はPLL回路を構成するための位相比較
器を内蔵した汎用の信号処理集積回路（集積回路をLSI
とも記す）であり、１は信号処理回路２の前段階におい
て信号を処理するたとえばカスタムメイドの信号処理回
路である。

汎用の信号処理回路２を利用してさらに複雑な信号処理
を行なうために、信号処理回路１を付加する場合は、例
えば第８図に示す如く汎用の信号処理回路２に内蔵され
ている位相比較器を使用せず、PLL回路を構成しなかっ
たとき、信号処理回路１および２内の分周器３および７
と分周器４とによって分周された周波数が一致していて
も、特に分周器３および７、分周器４の初期値に左右さ
れる分周出力の位相関係が、初期状態によってそれぞれ
の位相が不定なために、信号処理回路１から信号処理回
路２にデータを受け渡すときにデータの変化点で、信号
処理回路２のデータラッチ回路13のクロックパルス、す
なわち分周器４からの出力が立ち上がることがあり、ラ
ッチデータに誤りが生ずることがある。

したがって、通常は信号処理回路２でPLL回路を構成し
てデータを受け取る時にタイミング、すなわちラッチを
データが安定した時点で行なうようにしていた。

（考案が解決しようとする課題） しかし上記したような従来例によればPLL回路構成のた
め多くの部品点数を必要とする問題点があった。

この考案は上記の問題点を解消して、PLL回路を構成す
る必要がないデジタル自動最適位相同期回路を提供する
ことを目的とする。

（課題を解決するための手段） この考案のデジタル自動最適位相同期回路は、原発振周
波数を第１分周手段で分周した第１クロック信号により
デジタルデータを第１ラッチ手段にラッチし、第１ラッ
チ手段にラッチされたデジタルデータの前記原発振周波
数を第２分周手段で分周した第２クロック信号により第
２ラッチ手段にラッチする際に第１クロック信号と第２
クロック信号の周波数関係が一致し、かつ位相関係が確
定しない場合に第２ラッチ手段によるデジタルデータの
ラッチを確実に行わせるためのデジタル自動最適位相同
期回路であって、第１クロック信号と第２クロック信号
との位相差を検出し、かつ検出した位相差に対応するビ
ットパターンを形成するビットパターン形成手段と、第
１クロック信号をビットパターン形成手段によるビット
パターンの形成と同期してシフトしシリアル／パラレル
変換するシリアル／パラレル変換手段と、ビットパター
ン形成手段からの出力ビットパターンと一致するビット
パターンをシリアル／パラレル変換手段の出力中から選
択するセレクタと、セレクタからの出力をクロック信号
として第１ラッチ手段のラッチ出力をラッチする第３ラ
ッチ手段と、第２クロック信号により第３ラッチ手段の
ラッチ出力をラッチし、かつ出力を第２ラッチ手段へデ
ータとして送出する第４ラッチ手段とを備えたことを特
徴とする。

（作用） ビットパターン形成手段によって第１クロック信号と第
２クロック信号との位相差が検出され、検出された位相
差に対応したビットパターンが形成される。一方、シリ
アル／パラレル変換手段によって第１クロック信号がビ
ットパターン形成手段によるビットパターンの形成と同
期してシフトしシリアル／パラレル変換されて出力さ
れ、ビットパターン形成手段によって形成されたビット
パターンと一致するビットパターンの出力がシリアル／
パラレル変換手段の出力中からセレクタによって選択さ
れる。この結果、セレクタからの出力は第１クロック信
号と第２クロック信号との位相差に対応した最適の位相
のクロックとなって、第３ラッチ手段においてデータの
変化位置間の間でデータがラッチされることになり、デ
ータの変化位置でデータがラッチされるようなことはな
くなり、誤りなくデータをラッチすることができて、第
１ラッチ手段からのラッチ出力を確実に第２ラッチ手段
によってラッチすることができる。

（実施例） 以下、この考案を実施例により説明する。

第１図はこの考案の一実施例の構成を示すブロック図で
ある。

２は従来例に示したのと同一の信号処理回路である。し
かし位相比較器５は汎用のために設けられているが、使
用されてはおらず、PLL回路を構成するループフィル
タ、直流増幅器および電圧制御発振器は信号処理回路２
外に必要としない。

信号処理回路２の前段階で信号処理を行なうたとえばカ
スタムメイドの信号処理回路は符号1Aが付してある。

基準周波数発振器６からの発振出力は、信号処理回路1A
内で縦続接続された分周器７および３で分周する。分周
器７の分周比Ｎを“2"、分周器３の分周器比Ｌを“6"と
する。

基準周波数発振器６からの発振出力は第３図（ａ）に示
す如くであり、この発振周波数は（Ｎ×Ｌ）分周され
る。分周器７からの出力は第３図（ｂ）に、分周器３か
らの分周出力は第３図（ｃ）に示すタイミングで出力さ
れる。

外部情報源８からの情報は信号処理回路1Aの信号処理部
９に送出されて信号処理される。信号処理部９において
信号処理された出力は、分周器３からの分周出力をクロ
ックとするＤフリップフロップ10にラッチされる。Ｄフ
リップフロップ10のラッチ出力は第３図（ｄ）に示す如
くである。このラッチ出力はインタフェース回路11に送
出する。

インタフェース回路11は第２図に示す如く、分周器３か
らの出力を基準周波数発振器６からの出力でラッチして
波形整形するためのＤフリップフロップ111、後記する
分周器４からの出力を基準周波数発振器６からの出力で
ラッチして波形整形するＤフリップフロップ112、Ｄフ
リップフロップ111からの出力とＤフリップフロップ112
からの出力との位相比較をするEX−OR回路113、EX−OR
回路113からの出力をシリアル入力とし、インバータ114
により反転された基準周波数発振器６の出力をシフトパ
ルスとし、かつＤフリップフロップ111でラッチされた
分周器３の出力をラッチパルスとするラッチ付シリアル
イン・パラレルアウトのシフトレジスタ115、分周器３
からの出力をシリアル入力とし、かつ基準周波数発振器
６からの入力をシフトクロックとするシリアルイン・パ
ラレルアウトのシフトレジスタ116、後記するようにシ
フトレジスタ115からの出力データにより定まる所定ビ
ットをシフトレジスタ116からの出力中から取り出し出
力するセレクタ117、セレクタ117からの出力をクロック
としてＤフリップフロップ10からの出力をラッチするＤ
フリップフロップ118を備えている。

ここで、EX−OR回路113、インバータ114およびシフトレ
ジスタ115はビットパターン形成手段に対応している。
また、シフトレジスタ116は分周器３からのクロック信
号をビットパターン形成手段によるビットパターンの形
成と同期してシフトしシリアル／パラレル変換するシリ
アル／パラレル変換手段に対応している。

インタフェース回路11からの出力、すなわちＤフリップ
フロップ118からの出力は後記の分周器４からの出力を
クロックとしてラッチするＤフリップフロップ12に送出
する。

一方、信号処理回路２は基準周波数発振器６からの出力
を分周する分周器４、分周器４からの出力をクロックと
して信号処理回路１からの出力、すなわちＤフリップフ
ロップ12の出力をラッチするＤフリップフロップ13、Ｄ
フリップフロップ13からの出力を信号処理する信号処理
部14のほかに位相比較器５を備えている。ここで位相比
較器５は使用していないが信号処理回路２は汎用のため
含み込まれている。なお分周器４の分周比を６とする。
したがって、分周器４の分周出力は基準周波数発振器６
の発振周波数を12分周したものとなり分周器３の分周出
力の周波数と同じである。

信号処理回路1Aはカスタムメイドの信号処理回路であり
分周器３および７の遅延量は指定でき特定されているの
に対し、信号処理回路２は汎用の信号処理回路であり、
分周器４の遅延量は不明であって、分周器４の分周出力
はタイミング図で示すたとえば第３図（ｅ）〜（ｊ）に
示す如くになる。ここで第３図（ｈ）のタイミングで分
周器４からの出力が変化する場合、分周器４からの出力
が変化するタイミングが第３図（ｄ）に示す如くデータ
の変化点近辺となるので、この状態ではデータを確実に
ラッチすることが困難となることは前記した通りであ
る。

Ｄフリップフロップ111および112において整形された分
周器３からの出力と分周器４からの出力、すなわち２つ
のクロック信号はEX−OR回路113で位相比較される。

EX−OR回路113での位相比較結果はシフトレジスタ115に
おいて、基準周波数発振器６からの出力を反転したイン
バータ114からの出力でシフトされ、Ｄフリップフロッ
プ111で整形された分周器３の出力でラッチされる。し
かるにEX−OR回路113による位相比較の結果は第３図
（ｃ）および（ｅ）〜（ｊ）とを比較すれば明らかな如
く６ビット毎に繰り返されるデータとなり、この６ビッ
トデータはシフトレジスタ115から出力される。シフト
レジスタ115から出力されるデータは第１表に示す如く1
2通りである。

つぎに分周器４からの出力の変化タイミングが第３図
（ｈ）の場合を例に第４図により説明する。

第４図（ａ）、（ｂ）および（ｃ）は第３図（ａ）、
（ｃ）および（ｈ）を再記したものであり、第４図
（ｃ）は第４図（ａ）より僅かに遅れて変化するもの として示してある。

Ｄフリップフロップ111および112からの出力は第４図
（ｄ）および（ｅ）に示す如くであり、EX−OR回路113
からの出力は論理“0"であり、第４図（ｆ）に示す如く
である。また、インバータ114からの出力は第４図
（ｇ）に示す如くであり、シフトレジスタ115からのＱ
出力は“000000"のQ_A〜Q_F総てが論理“0"であって、第
４図（ｈ）に模式的に示す如くである。

一方、シフトレジスタ116のシリアル入力は第４図
（ｉ）に示す如くであって、第４図（ｂ）と同一であ
る。シフトレジスタ116によって第４図（ｉ）に示した
波形の入力が基準周波数発振器６の出力でシフトされ
て、シフトレジスタ116のＱ出力の一部を第４図（ｊ）
〜（ｎ）に示している。第４図（ｊ）、（ｋ）、
（ｌ）、（ｍ）、（ｎ）はそれぞれシフトレジスタ116
のＱ出力中の出力Q₁、Q₃、Q₆、Q₈、Q₁₂を示している。ここ
で、シフトレジスタ116のＱ出力中の出力Q₁、…、Q₁₂の
表示は基準周波数発振器６の発振出力に同期して順次出
力されるビット列をしており、出力Q₁、…、Q₁₂の各ビ
ット列は12ビットである。シフトレジスタ116からのＱ
出力中の出力Q₁、…、Q₁₂の各ビット列中において、第
１表に示されたシフトレジスタ115から出力されるＱ出
力である６ビットのデータ列のビット配列と一致するビ
ット配列のものがセレクタ117において選択される。い
ま、シフトレジスタ115のＱ出力が“000000"の場合を示
すと、セレクタ117はシフトレジスタ116のＱ出力中初め
の６ビットが“000000"のビット配列のデータ列である
第４図（ｌ）に示された出力Q₆を選択して出力する。

Ｄフリップフロップ10からの出力は第４図（ｐ）に示す
如くであり、上記した如くセレクタ117からの出力は第
４図（ｑ）に示す如くである。これは第４図（ｌ）と同
一であることは勿論である。セレクタ117からの出力に
よって第４図（ｐ）に示した出力は、第４図（ｑ）に示
す出力パルスの立上りで、Ｄフリップフロップ118でラ
ッチされる。したがってＤフリップフロップ118からの
出力は第４図（ｒ）に示す如くになる。

上記から明らかな如く電源投入時の分周器４の初期値に
よって、シフトレジスタ115からの出力Ｑのビットパタ
ーンが定まって、シフトレジスタ115のビットパターン
にともなって、シフトレジスタ116から出力される複数
の異なる位相の出力中から所定の位相の出力が選択さ
れ、これをクロックとしてＤフリップフロップ10からの
出力がラッチされる。

Ｄフリップフロップ118によるラッチは第４図（ｐ）〜
（ｒ）から明らかな如く、第４図（ｐ）に示すデータの
変化位置間のほぼ真中で行われ、ラッチは確実に行われ
る。Ｄフリップフロップ10からの出力はＤフリップフロ
ップ118においてセレクタ117の出力によってタイミング
調整されて、Ｄフリップフロップ12に送出され、分周器
４からの出力は第４図（ｃ）（後記の第５図および第６
図との比較を容易にするために第４図（ｓ）に再記し
た）に示す如くであり、Ｄフリップフロップ12に送出さ
れるデータの変化位置は第４図（ｒ）に示す如くであ
る。そこでＤフリップフロップ12によるデータのラッチ
は、Ｄフリップフロップ118から送出されてくるデータ
の変化位置間のほぼ真中で行われ、Ｄフリップフロップ
12の出力は第４図（ｔ）に示す如くである。

この結果、分周器４の遅延量に変化があってもデータを
ラッチし損なうようなこともない。

つぎに、シフトレジスタ115の内容が“111111"であった
場合、すなわちＤフリップフロップ111からの出力とＤ
フリップフロップ112からの出力とに180度位相差がある
場合であり、この場合のタイミングを示せば第５図に示
す如くである。またシフトレジスタ115の内容が“00011
1"であった場合、すなわちＤフリップフロップ111から
の出力とＤフリップフロップ112からの出力とに90度位
相差がある場合であり、この場合のタイミングを示せば
第６図に示す如くである。ここで第５図（ａ）〜（ｆ）
および第６図（ａ）〜（ｆ）は第４図（ｎ）〜（ｔ）に
対応して示してある。第５図（ａ）および第６図（ａ）
はＤフリップフロップ10のクロック信号、第５図（ｂ）
および第６図（ｂ）はＤフリップフロップ10の出力、第
５図（ｃ）および第６図（ｃ）はセレクタ117の出力、
第５図（ｄ）および第６図（ｄ）はＤフリップフロップ
118の出力、第５図（ｅ）および第６図（ｅ）はＤフリ
ップフロップ12のクロック信号、第５図（ｆ）および第
６図（ｆ）はＤフリップ12の出力のタイミングを示して
いる。

第５図（ｄ）および（ｅ）、第６図（ｄ）および（ｅ）
からも明らかな如く、Ｄフリップフロップ12によるデー
タのラッチはデータの変化位置間のほぼ真中、またはほ
ぼ真中から僅かに離れた位置で行なわれる。したがって
Ｄフリップフロップ13にてデータのラッチはデータが安
定した点にて行なわれる。

また、シフトレジスタ115の内容が前記した表のデータ
であって、かつ上記したデータ以外の場合も同様であ
る。

（考案の効果） 以上説明した如くこの考案によれば、デジタルデータ送
出側と受取側のクロックの位相差を検出し、検出位相差
にともなってデータを出力するタイミングを変更するよ
うにしたため、汎用のLSIを利用したこと等によって、
周波数関係が一致していても位相が確定しない複数のク
ロックでデータを遣り取りする場合に、位相関係が最適
にできて、位相同期化のためにアナログ回路構成された
いたPLL回路が不要となり、安定した位相同期動作が行
なえ、回路も簡単であるという効果がある。

【図面の簡単な説明】

第１図はこの考案の一実施例の構成を示すブロック図。 第２図はこの考案の一実施例におけるインタフェース回
路の構成を示すブロック図。 第３図〜第６図はこの考案の一実施例の作用の説明に供
するタイミング図。 第７図および第８図は従来例の構成を示すブロック図。 1Aおよび２……信号処理回路、３、４および７……分周
器、６……基準周波数発振器、８……外部情報源、９お
よび14……信号処理部、10、12および13……Ｄフリップ
フロップ、11……インタフェース回路、111、112および
118……Ｄフリップフロップ、113……EX−OR回路、115
および116……シフトレジスタ、117……セレクタ。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】原発振周波数を第１分周手段で分周した第
   １クロック信号によりデジタルデータを第１ラッチ手段
   にラッチし、第１ラッチ手段にラッチされたデジタルデ
   ータの前記原発振周波数を第２分周手段で分周した第２
   クロック信号により第２ラッチ手段にラッチする際に第
   １クロック信号と第２クロック信号の周波数関係が一致
   し、かつ位相関係が確定しない場合に第２ラッチ手段に
   よるデジタルデータのラッチを確実に行わせるためのデ
   ジタル自動最適位相同期回路であって、第１クロック信
   号と第２クロック信号との位相差を検出し、かつ検出し
   た位相差に対応するビットパターンを形成するビットパ
   ターン形成手段と、第１クロック信号をビットパターン
   形成手段によるビットパターンの形成と同期してシフト
   しシリアル／パラレル変換するシリアル／パラレル変換
   手段と、ビットパターン形成手段からの出力ビットパタ
   ーンと一致するビットパターンをシリアル／パラレル変
   換手段の出力中から選択するセレクタと、セレクタから
   の出力をクロック信号として第１ラッチ手段のラッチ出
   力をラッチする第３ラッチ手段と、第２クロック信号に
   より第３ラッチ手段のラッチ出力をラッチし、かつ出力
   を第２ラッチ手段へデータとして送出する第４ラッチ手
   段とを備えたことを特徴とするデジタル自動最適位相同
   期回路。