JPH0722940A - 高速カウンタ - Google Patents

Abstract

(57)【要約】 【目的】 製造および組立が比較的簡単かつ経済的な、
改良された高速カウンタを提供する。 【構成】 高速カウンタは、クロック発生器１８と、制
御回路２２と、計数回路１２とを含む。計数回路は複数
のカウンタビットセル５８、６０を有する少なくとも１
つの均一遅延構造１２ａ、１２ｂから形成される。均一
遅延構造は超大規模集積に適当な正規構造を有する。高
速カウンタは比較的低コストで最小伝搬遅延を与えるよ
うに実現される。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は一般的には２進カウンタに関
するものであり、より特定的には複数の実質的に同じビ
ットセルを有し、その各ビットセルがビットセルの順に
関係なくほぼ同じ遅延量を有する均一な遅延構造から形
成される、改良された高速カウンタに関するものであ
る。

【０００２】当該技術において一般に周知であるよう
に、ディジタルデータ処理装置において生じる事象を同
期させる最も一般的な方法は、従来の２進カウンタ回路
を利用することによって達成される。これらの２進カウ
ンタ回路は典型的にはクロックパルスをある数までカウ
ントアップするように適用される。さらに、そのような
２進カウンタ回路は一般に直線２進計数コードで動作さ
れる。典型的な２進カウンタ回路はカスケード接続され
た幾つかの段からなり、それらは各々１桁記憶装置を有
する。連続計数パルスは第１の段または最下位ビット記
憶装置に与えられる。入来パルスは交互に、第１の段を
「１」にセットし、次にそれを「０」にリセットする。
各リセットパルスによって、第１の段はキャリ信号を次
の段または上位ビット記憶装置へ送る。その結果、第２
の段は２入力パルスごとに「０」および「１」の間を変
動し、また０にリセットするごとに（すなわち４入力パ
ルスごとに）キャリ信号を次段へ送信し、残りの連続す
る段についても同様のことが行なわれる。

【０００３】この種の２進カウンタは時としてリップル
キャリカウンタと称される。当業者には明らかである
が、各カウンタ段は状態を変化させるためにある時間量
を必要とし、したがって最終段または最上位ビットがそ
のキャリ信号を受信するまでにかなりの伝搬遅延量が生
じるであろう。これは、２、３段より多くの段が含まれ
る場合、特に当てはまる。たとえば、３２ビット２進カ
ウンタではこの伝搬遅延は数マイクロ秒のオーダであり
得る。

【０００４】カウンタ設計者の間ではこれも周知である
が、使用されるチップ面積量と伝搬遅延とのトレードオ
フは常に行なわれる。もしクロック速度が十分に遅けれ
ば、より少ないチップ空間を利用して低コストの解決策
を提供するにはリップルキャリ型カウンタで全く十分で
あろう。しかし、キャリ伝搬遅延の速度は、高速ディジ
タルアプリケーションで使用されるカウンタを扱う際、
重要な設計因子になる。

【０００５】「キャリ−ルックアヘッド」スキームのよ
うな様々な型の回路配列が、キャリ速度を改良するため
の試みにおいてこれまで使用されてきた。そのような
「キャリ−ルックアヘッド」スキームにおいて、「伝
搬」および「発生」項が各ビットセルに対して典型的に
評価されて、それにより各セルに対するキャリ−ルック
アヘッド機能を行ない、それからビットの次の状態が評
価される。しかし、それらのスキームできわめて不都合
な点は、段の数が増加するに伴い、カウンタビットセル
の出力を生成するために後で使用される「伝搬」および
「発生」項を生成するのに必要な論理ゲートの数が実質
的に増加するということである。その結果、そのような
論理ゲートのためのチップ面積量の増加の必要性によ
り、このアプローチは製造および使用において極めて高
価なものとなる。

【０００６】本発明者は、２進コードパターンで計数動
作の機能を実現することによる高速カウンタ設計のため
の新たな技術を発見した。下に挙げられた表に示される
ように、直線５ビットアップカウンタでは、最初の８カ
ウント（０−７）に対するコードパターンと、そこから
導出される対応のビットフリップマップとが示される。

【０００７】

【表１】

【０００８】ビットフリップマップは現在のカウンタ出
力および次のカウンタ出力を参照することによって導出
される。行１および行２からわかるように、カウンタ出
力は「０００００」から「００００１」へ変更され、こ
れは最下位ビット（ＬＳＢ）だけが次の状態に進む際フ
リップされたことを意味する。したがって、ビットフリ
ップマップの行１は「００００１」にされ、カウンタの
行１から行２に進む際最下位ビットだけがフリップされ
ねばならないことを示す。行２から行３では、カウンタ
出力は「００００１」から「０００１０」へ変更され、
これは次の状態に進む際、最下位ビットおよび次の上位
ビットがフリップされたことを意味する。したがって、
ビットフリップマップの行２は「０００１１」にされ、
カウンタの行２から行３に進む際下位２ビットだけがフ
リップされねばならないことを示す。このプロセスは何
度も反復され、それによって対応するビットフリップマ
ップを生成することができる。

【０００９】ビットフリップマップの最下位ビット位置
から始めることによって、一度値「０」に到達すると、
次の上位１ビットもすべて値「０」を有するであろうこ
とが、上の表のビットフリップマップからみとめられ
る。たとえば、カウント４（００１１１）に対応する行
４において、ビットフリップマップの下位３ビットはす
べて「１」であり、下から４番目のビットは「０」にあ
る。これは、下から４番目のビットより上位のビットも
すべて「０」であろうことを意味する。その結果、次の
計数動作（カウント５）では、カウンタ出力の最下位ビ
ットから最初の３つの位置だけがフリップまたは変更さ
れるであろう。本発明者によって開発されたこの技術を
利用することによって、カウンタ出力の残りの次の状態
がすべてビットフリップマップから導出されることがで
きる。結果として、相対的に低コストで最小の伝搬遅延
を達成する、改良された高速カウンタが実現される。

【００１０】

【発明の概要】したがって、この発明の一般的な目的
は、製造および組立が比較的簡単かつ経済的な、改良さ
れた高速カウンタを提供することである。

【００１１】この発明の目的は、僅かなコストの増加
で、伝搬遅延を著しく低減するような、均一な遅延構造
からなる改良された高速カウンタを提供することであ
る。

【００１２】この発明の別の目的は、高記録密度を有す
る超大規模集積（ＶＬＳＩ）に適当な反復可能パターン
に従うような正規の構成の均一な遅延構造からなる改良
された高速カウンタを提供することである。

【００１３】これらの狙いおよび目的によると、この発
明は均一な遅延構造を有する高速カウンタの提供に関
し、このカウンタはクロック発生器と、制御回路と、計
数回路とを含む。クロック発生器は重ならない第１およ
び第２のクロック位相信号を発生するために使用され
る。制御回路は第１のクロック位相信号および第２のク
ロック位相信号の補数に応答して、プリチャージ信号お
よび評価信号を発生する。計数回路は少なくとも１つの
均一な遅延構造からなり、プリチャージ信号および評価
信号に応答して出力ビット信号を発生する。

【００１４】均一な遅延構造は、各々が対応する出力ビ
ットおよびフリップノードを有する複数のカウンタビッ
トセルと、各々が１つのビットセルの出力と次の上位ビ
ットセルのフリップノードとの間に作動的に接続される
複数の梯子形回路網とを含む。各カウンタビットセルの
フリップノードは、プリチャージ信号がローの値にある
ときハイの値にプリチャージされる。各カウンタビット
セルのフリップノードは梯子形回路網の対応する１つに
応答し、評価信号がハイの値にあるとき、フリップノー
ドを充電状態に維持するか、またはフリップノードを放
電するかを評価される。各カウンタビットセルはフリッ
プノードに対応する値に応答して、第１のクロック位相
信号がハイの値にあるとき、出力ビット信号の現在の状
態をフリップしたり、しなかったりする。

【００１５】この発明の別の局面において、複数の均一
な遅延構造は３２ビット高速カウンタを形成するように
配列される。

【００１６】この発明のこれらのおよび他の目的および
利点は、全体を通じて同一の参照番号が対応する部分を
示す添付の図面に関連させて以下の詳細な説明を読むと
より十分に明らかとなるであろう。

【００１７】

【好ましい実施例の説明】図面を詳細に参照すると、図
１ではこの発明の原理に従って構成された高速カウンタ
１０のブロック図が示される。高速カウンタ１０は３２
ビットのアップカウンタを含み、これはこの発明の好ま
しい実施例の典型である。３２ビットカウンタ１０は、
第１の計数回路ブロック１２、第２の計数回路ブロック
１４、クロック発生回路１８、リセット回路２０、およ
び制御回路２２を含む。第１および第２の計数回路ブロ
ック１２および１４は同一の構成を有する。高速カウン
タの所望の範囲によって、同一の計数回路ブロックがさ
らに使用され得ることが当業者には理解されるべきであ
る。

【００１８】計数回路ブロック１２および１４は各々最
小の伝搬遅延を与えるように構成される。その結果、こ
の発明は、従来の３２ビットリップルキャリカウンタを
構成するのに必要とされるのとほぼ同数の回路構成要素
を利用することによって実現されていたより遙かに高速
のカウンタを提供する。さらに、計数回路ブロックは高
記録密度を有する超大規模集積（ＶＬＳＩ）に適当な反
復可能パターンに従った正規の構成で構成される。計数
回路ブロックは大量生産され、かつ単一のモノリシック
半導体集積回路の一部として形成されることができる。
計数回路ブロック１２および１４は実際同一であるの
で、ブロック１２の構成および動作のみを詳細に記述か
つ説明すれば十分であろう。

【００１９】計数回路ブロック１２は、入力端子Ｉ１上
の評価信号ＰＨ２ＥＶＡＬ、入力端子Ｉ２上のリセット
信号ＲＥＳＥＴ、入力端子Ｉ３上の第２の入力クロック
位相信号ＰＨ２、入力端子Ｉ４上のプリチャージ信号Ｐ
ＣＨ、入力端子Ｉ５上の第１の入力クロック位相信号Ｐ
Ｈ１の補数ＰＨ１Ｌ、および入力端子Ｉ６上の入力フリ
ップ信号ＦＬＩＰ ＩＮＬからなる６つの入力信号を含
む。計数回路ブロック１２は、出力ビット信号ｂ０ない
しｂ１５をそれぞれの出力端子Ｔ０ないしＴ１５上に出
力する。出力ビット信号は高速カウンタの最初の１６出
力に対応し、そこでビット信号ｂ０は最下位ビットを表
わし、ビット信号ｂ１は次の上位ビットを表わし、以下
同様に続く。計数回路ブロック１２は出力端子ＯＴ上に
出力フリップ信号ＦＬＩＰ ＯＵＴＬも出力する。

【００２０】同様に、計数回路ブロック１４は、ブロッ
ク１２におけるように、同じ５つの入力信号ＰＨ２ＥＶ
ＡＬ、ＲＥＳＥＴ、ＰＨ２、ＰＣＨおよびＰＨ１Ｌをそ
の対応する入力端子Ｉ１ないしＩ５上から受信する。し
かし、ブロック１４の入力端子Ｉ６はブロック１２から
の出力端子ＯＴへ接続され、それによってその入力フリ
ップ信号ＦＬＩＰ ＩＮＬを受信する。ブロック１２の
入力端子Ｉ６上の入力フリップ信号ＦＬＩＰ ＩＮＬは
接地電位に接続されることがみとめられる。計数回路ブ
ロック１４は出力ビット信号ｂ１６ないしｂ３１をそれ
ぞれの出力端子Ｔ０ないしＴ１５へ出力する。それらの
出力ビット信号は高速カウンタの次の１６出力に対応す
る。さらに、ブロック１４の出力端子ＯＴ上の出力フリ
ップ信号ＦＬＩＰ ＯＵＴＬが接続されないままである
ことがわかる。

【００２１】クロック発生回路１８は第１および第２の
入力クロック位相信号ＰＨ１およびＰＨ２を発生するた
めに使用され、それらの信号は重なっていない。クロッ
ク発生回路は、インバータＩＮＶ１ないしＩＮＶ７と、
ＮＡＮＤ論理ゲートＮＤ１およびＮＤ２からなる。発生
回路１８はクロックパルス信号ＣＬＯＣＫを受信するた
めの入力端子３４と、第１および第２の入力クロック位
相信号ＰＨ１およびＰＨ２をそれぞれ出力するための出
力ノード２６、２８とを有する。第２のクロック位相信
号ＰＨ２は、ライン３０を介して計数回路ブロック１２
および１４の入力端子Ｉ３へ与えられる。

【００２２】リセット回路２０は、伝送ゲートＴ１と、
ＰチャネルＭＯＳトランジスタＴ２と、インバータＴ
３、Ｔ４およびＴ５とから形成される。伝送ゲートＴ１
は、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭ
ＯＳトランジスタから形成される。ＰチャネルおよびＮ
チャネルトランジスタのソースはインバータＴ３の出力
へ共通接続される。インバータＴ３の入力は、ライン３
２を介して第１のクロック位相信号ＰＨ１を受信するよ
うに接続される。ＰチャネルおよびＮチャネルトランジ
スタのドレインもまた、出力ノード３４へ共通接続され
る。Ｐチャネルトランジスタのゲートは制御ノード３６
へ結合され、そのノードはリセット信号ＲＥＳＥＴを受
信するための入力端子３８へ接続される。Ｎチャネルト
ランジスタのゲートは制御ノード４０およびインバータ
Ｔ４の出力に結合される。インバータＴ４の入力もリセ
ット信号ＲＥＳＥＴを受信するための入力端子３８へ接
続される。リセット信号の補数ＲＥＳＥＴＬを規定する
インバータＴ４の出力は、インバータＴ５を介して計数
回路ブロック１２および１４のそれぞれの入力端子Ｉ２
へも与えられる。

【００２３】制御回路２２はリセット信号の補数ＲＥＳ
ＥＴＬ、第１のクロック位相信号の補数ＰＨ１Ｌ、およ
び第２のクロック位相信号ＰＨ２に応答し、プリチャー
ジ信号ＰＣＨおよび評価信号ＰＨ２ＥＶＡＬを発生す
る。制御回路は、第１のフリップフロップ４２と、第２
のフリップフロップ４４と、ＮＡＮＤ論理ゲートＮＤ
３、ＮＤ４およびＮＤ５と、インバータＩＮＶ８と、ス
イッチングＮチャネルＭＯＳトランジスタ４６とからな
る。第１のフリップフロップ４２は１対の交差結合され
たＮＡＮＤゲートＮＤ６ＡおよびＮＤ６Ｂから形成され
る。ゲートＮＤ６Ｂは第１の入力をゲートＮＤ６Ａ（ノ
ードＱ１）の出力へ接続され、第２の入力をインバータ
ＩＮＶ８を介してライン４８上の第２のクロック位相信
号ＰＨ２を受信するように結合される。ゲートＮＤ６Ａ
は第１の入力を第１のクロック位相信号のライン５０上
の補数ＰＨ１Ｌを受信するように接続され、第２の入力
をゲートＮＤ６Ｂの出力へ接続される。論理ゲートＮＤ
３は同じくライン５０上の補数ＰＨ１Ｌを受信するよう
に接続され、第２の入力をノードＱ１でゲートＮＤ６Ａ
の出力へ接続される。ライン５２上のゲートＮＤ３の出
力はプリチャージ信号ＰＣＨを出力し、この信号は計数
回路ブロック１２および１４の入力端子Ｉ４へ与えられ
る。

【００２４】第２のフリップフロップ４４は１対の交差
結合されたＮＡＮＤゲートＮＤ７ＡおよびＮＤ７Ｂから
形成される。ゲートＮＤ７Ｂは第１の入力をゲートＮＤ
７Ａ（ノードＱ２）の出力に接続され、第２の入力を同
じくライン４８上の補数ＰＨ２Ｌを受信するように接続
される。ゲートＮＤ７Ａは第１の入力をライン５２上の
プリチャージ信号ＰＣＨを受信するように接続され、第
２の入力をゲートＮＤ７Ｂの出力へ接続される。ゲート
ＮＤ４は第１の入力を同じくライン５２のプリチャージ
信号ＰＣＨを受信するように接続され、第２の入力をノ
ードＱ２でゲートＮＤ７Ａの出力へ接続される。ゲート
ＮＤ５は第１の入力をインバータＴ４の出力でライン５
４上のリセット信号の補数ＲＥＳＥＴＬを受信するよう
に接続され、第２の入力をゲートＮＤ４の出力へ接続さ
れる。ゲートＮＤ５の出力はライン５６上に評価信号Ｅ
ＶＡＬを与え、その信号はスイッチングトランジスタ４
６のゲートへ与えられる。トランジスタ４６はそのソー
スを接地電位に接続され、評価信号ＰＨ２ＥＶＡＬを規
定するそのドレインを計数回路ブロック１２および１４
の入力端子Ｉ１へ接続される。

【００２５】図２において、この発明の図１の３２ビッ
ト高速カウンタで使用するための計数回路ブロック１２
の概略回路図が詳細に示される。この概略回路図におい
て、図１に示されるものに対応する入力および出力端子
は同様に番号または符号が付される。計数回路ブロック
１２は２つの同一の８−１均一遅延構造１２ａおよび１
２ｂを含み、それらは各々３２ビット高速カウンタの４
分の１である。遅延構造１２ａおよび１２ｂは構成およ
び動作において同一であるので、構造１２ａのみを記述
すれば十分であろう。構造１２ａは、最下位ビット（Ｌ
ＳＢ）に対する第１のカウンタビットセルまたは段５８
と、残りの上位ビットに対する、複数（７個）の同一の
第２のカウンタビットセルまたは段６０−１ないし６０
−７と、複数の梯子形回路網６２−１ないし６２−７
と、ＮＡＮＤ論理ゲート６４とを含む。

【００２６】カウンタビットセル５８は、入力端子Ｉ２
ａ上のリセット信号ＲＥＳＥＴと、入力端子Ｉ５ａ上の
第１のクロック位相信号の補数ＰＨ１Ｌと、入力端子Ｉ
３ａの第２のクロック位相信号ＰＨ２と、入力端子Ｉ６
ａの入力フリップ信号ＦＬＩＰ ＩＮＬとからなる４つ
の入力信号を受信する。カウンタビットセル５８は、端
子Ｔ０のカウンタビット信号ｂ０に対応する第１の出力
端子ＯＵＴ上の出力ビット信号と、ライン６６に接続さ
れる第２の出力端子ＯＵＴＬ上の出力ビット信号の補数
とからなる２つの出力信号を出力する。

【００２７】７つのカウンタビットセル６０−１ないし
６０−７は各々、同じ３つの入力信号ＲＥＳＥＴ、ＰＨ
１Ｌ、およびＰＨ２を受信するのみならず、入力端子Ｉ
４ａ上のプリチャージ信号ＰＣＨおよび入力端子Ｉ６ｂ
上のカウンタフリップ信号も受信する。ビットセル６０
−１ないし６０−７は第１の出力端子ＯＵＴ上に関連の
出力ビット信号を与え、それらの信号はそれぞれ端子Ｔ
１−Ｔ７のカウンタビット信号ｂ１−ｂ７に対応する。
ビットセル６０−１ないし６０−７は第２の出力端子Ｏ
ＵＴＬ上に出力ビット信号の補数も与え、それらはそれ
ぞれのライン６８−１ないし６８−７へ接続される。

【００２８】梯子形回路網６２−１ないし６２−７は各
々複数の並列接続されたＮチャネルＭＯＳトランジスタ
７０から形成されることがわかる。たとえば、梯子形回
路網６２−１は２つの並列接続されたトランジスタを有
し、梯子形回路網６２−２は３つの並列接続されたトラ
ンジスタを有し、以下同様である。各梯子形回路網のト
ランジスタ７０のソース電極は共通接続され、評価信号
ＰＨ２ＥＶＡＬを受信するための入力端子Ｉ１に接続さ
れる。各梯子形回路網のトランジスタ７０のドレイン電
極も共通接続され、かつ次の上位ビットセルの関連の入
力端子Ｉ６ｂに結合される。各梯子形回路網の先頭のト
ランジスタを除けば、梯子形回路網のそれぞれのトラン
ジスタの各ゲートは前の下位ビットセルの第２の出力端
子ＯＵＴＬの対応するものに接続される。各梯子形回路
網の先頭トランジスタのゲートは共通接続され、かつ入
力フリップ信号ＦＬＩＰ ＩＮＬを受信するための入力
端子Ｉ６に接続される。

【００２９】論理ゲート６４はライン７１上の第１の入
力をビットセル６０−７の入力端子Ｉ６ｂへ接続され、
ライン７２上の第２の入力を出力端子Ｔ７でカウンタビ
ット信号ｂ７へ接続される。ゲート６４の出力はライン
７４上に内部フリップ信号ＦＰＬを与える。

【００３０】図４では、図２のブロック６０−１ないし
６０−７の各々に使用するための第２のカウンタビット
セル６０の１つが概略回路図で示される。この概略回路
図において、図２に示されるものに対応する入力または
出力端子は同様に番号または符号付けされる。ビットセ
ル６０は、第１のクロック動作される半ラッチ７６、第
２のクロック動作された半ラッチ７８、インバータ８
０、リセットＮチャネルＭＯＳトランジスタＮ４０１、
放電ＮチャネルＭＯＳトランジスタＮ４０２、パスＰチ
ャネルＭＯＳトランジスタＰ４０１、プリチャージＰチ
ャネルＭＯＳトランジスタＰ４０２、およびキーパ回路
８２を含む。キーパ回路８２はＰチャネルＭＯＳトラン
ジスタＰ４０３とインバータ８４とから形成される。

【００３１】第１のクロック動作される半ラッチ７６
は、第１のＮチャネルパストランジスタＮ４０３とイン
バータＩＮＶ４０１およびＩＮＶ４０２とからなる。ト
ランジスタＮ４０３はそのドレインをノード８６とイン
バータＩＮＶ４０１の入力とへ接続される。トランジス
タＮ４０３のゲートは充電／放電ノード８８へ接続され
る。インバータＩＮＶ４０１の出力はノード９０とイン
バータＩＮＶ４０２の入力とへ接続される。インバータ
ＩＮＶ４０２の出力はインバータＩＮＶ４０１の入力へ
接続される。トランジスタＮ４０３のソースは第２の出
力端子ＯＵＴＬを規定する出力ノード９２でインバータ
８０の出力へ接続される。

【００３２】第２のクロック動作される半ラッチ７８
は、第２のパスＮチャネルトランジスタＮ４０４と、イ
ンバータＩＮＶ４０３およびＩＮＶ４０４とからなる。
トランジスタＮ４０４はそのドレインをノード９４とイ
ンバータＩＮＶ４０３の入力とへ接続される。トランジ
スタＮ４０４のゲートは第２のクロック動作された位相
信号ＰＨ２を受信するための入力端子Ｉ３ａへ接続され
る。インバータＩＮＶ４０３の出力は第１の出力端子Ｏ
ＵＴを規定するノード９６とインバータＩＮＶ４０４の
入力とへ接続される。インバータＩＮＶ４０４の出力は
インバータＩＮＶ４０３の入力へ接続される。トランジ
スタＮ４０４のソースはノード９０でインバータＩＮＶ
４０１の出力へ接続される。インバータＩＮＶ４０１な
いしＩＮＶ４０４、８０および８４は各々、Ｐチャネル
ＭＯＳトランジスタおよびＮチャネルＭＯＳトランジス
タからなる従来のＣＭＯＳインバータであり、それらの
トランジスタのゲート電極は共通接続されその入力を規
定し、それらのドレイン電極は共通接続され、その出力
を形成する。

【００３３】リセットトランジスタＮ４０１はそのドレ
インをノード８６へ接続され、そのソースを接地電位へ
接続される。トランジスタＮ４０１のゲートはリセット
信号ＲＥＳＥＴを受信するための入力端子Ｉ２ａへ接続
される。放電トランジスタＮ４０２はそのドレインを充
電／放電ノード８８へ接続され、そのソースを接地電位
へ接続される。トランジスタＮ４０２のゲートは第１の
クロック動作された位相信号の補数ＰＨ１Ｌを受信する
ための入力端子Ｉ５ａへ接続される。パストランジスタ
Ｐ４０１はそのドレインを同じく充電／放電ノード８８
へ接続され、そのソースをカウンタフリップ信号ＦＬＩ
Ｐを受信するための入力端子Ｉ６ｂへ接続される。トラ
ンジスタＰ４０１のゲートは同じく入力端子Ｉ５ａへ接
続される。

【００３４】プリチャージトランジスタＰ４０２はその
ソースを電源電位ＶＣＣへ接続され、そのドレインを入
力端子Ｉ６ｂとフリップノード８９とへ接続される。ト
ランジスタＰ４０２のゲートはプリチャージ信号ＰＣＨ
を受信するための入力端子Ｉ４ａへ接続される。プリチ
ャージトランジスタＰ４０３はそのソースを電源電位へ
接続され、そのドレインを入力端子Ｉ６ｂとインバータ
８４の入力とへ接続される。インバータ８４の出力はト
ランジスタＰ４０３のゲートへ接続される。キーパ回路
８２は、クロック速度が遅いときフリップノード８９上
の充電状態を維持するように機能する。

【００３５】図３では、図２のカウンタビットセル５８
の概略回路図が示される。図３のカウンタビットセル５
８は図４のカウンタビットセル６０と極めて類似してい
ることがわかり、同一の部分が同一の参照番号で示され
る。理解されるであろうが、上述の表に示されるよう
に、最下位ビットであるビットセル５８がクロック位相
信号ＰＨ１の１サイクルごとに常にフリップされるの
で、図４のプリチャージ抵抗器Ｐ４０２およびキーパ回
路８２は除かれている。したがって、パストランジスタ
Ｐ４０１のソースはインバータ９８を介して端子Ｉ６ａ
へ接続されて、入力フリップ信号ＦＬＩＰＬを受信し、
これは接地電位に接続される（図１）。

【００３６】図５（ａ）ないし５（ｏ）は、図１の３２
ビットパスカウンタ１０の動作を理解するうえで有用な
タイミング図である。明瞭にし、かつ議論を容易にする
ために、パスカウンタの最初の４入力ビットｂ０−ｂ３
だけがクロック位相信号ＰＡ１の１サイクルについて説
明される。図１の動作を説明する際、図２ないし４も同
時に参照される。図５（ａ）からわかるように、入力端
子３８に与えられるリセット信号ＲＥＳＥＴは、時刻ｔ
０で論理「０」レベルである。時刻ｔ０では４つの出力
ビットｂ３−ｂ０の現在のカウントが図５（ｌ）−５
（ｏ）に示されるように「０１１１」を記憶するように
セットされると仮定する。リセット信号ＲＥＳＥＴが時
刻ｔ０でローであるため、伝送ゲートＴ１は閉じられ、
それによって正常な計数を行なうことができる。さら
に、時刻ｔ０では、図５（ｃ）および５（ｄ）にそれぞ
れ示されるように、第１のクロック位相信号ＰＨ１はハ
イ（ＰＨ１＝１）であり、補数ＰＨ１Ｌはロー（ＰＨ１
Ｌ＝０）である。したがって、ゲートＮＤ６Ａの出力に
おける信号Ｑ１は図５（ｅ）に示されるようにハイであ
ろう。ゲートＮＤ３の出力におけるライン５２上のプリ
チャージ信号もまたハイであり、それによってビットセ
ル６０−１、６０−２および６０−３のプリチャージト
ランジスタＰ４０２（図４）は非導通状態となる。

【００３７】図５（ｃ）に示されるように、第１のクロ
ック位相信号ＰＨ１が時刻ｔ１でローになると、補数Ｐ
Ｈ１Ｌは図５（ｄ）に示されるように時刻ｔ２でハイに
なる。これによってプリチャージ信号ＰＣＨは時刻ｔ３
でローになり、それによってトランジスタＰ４０２をタ
ーンオンし、ビットセルのすべてのフリップノード８９
をハイレベルにプリチャージする。これは図５（ｆ）に
示される。これにより同じくゲートＮＤ４の出力もハイ
になる。同時に、ゲートＮＤ７Ａの出力における信号Ｑ
２は、図５（ｊ）に示されるようにハイレベルにセット
される。ライン５４上の補数ＲＥＳＥＴＬもハイである
ので、ゲートＮＤ５の出力における信号ＥＶＡＬはロー
である。これによりトランジスタ４６はターンオフさ
れ、したがって信号ＰＨ２ＥＶＡＬは発生されない。第
２のクロック位相信号ＰＨ２が図５（ｇ）に示されるよ
うに時刻ｔ４でローからハイへの遷移を行なうまで、制
御回路２２はこの状態を継続する。そして、図５（ｈ）
に示されるように補数ＰＨ２Ｌは時刻ｔ５でローにな
る。これによってゲートＮＤ６Ｂの出力はハイになり、
信号Ｑ１は時刻ｔ６でローになる。その結果、プリチャ
ージ信号ＰＣＨは時刻ｔ７でハイレベルに戻り、プリチ
ャージトランジスタＰ４０２をターンオフする。

【００３８】時刻ｔ７において、信号ＰＣＨがハイにな
るとともにゲートＮＤ４の出力はローになり、それによ
り信号ＥＶＡＬは時刻ｔ８でハイになる。それによっ
て、評価プロセスが始まる。結果として、トランジスタ
４６は導通状態にされ、信号ＰＨ２ＥＶＡＬは時刻ｔ９
でローとなる。この信号ＰＨ２ＥＶＡＬは、現在の出力
ビット信号が次の状態で値を変化すべきでない、前に充
電されたビットセルの適切なフリップノード８９をすべ
て放電させる機能を行なう。その後、第２のクロック位
相信号ＰＨ２は時刻ｔ１０でローになり、それにより信
号Ｑ２は時刻ｔ１１でローになり、信号ＥＶＡＬは時刻
ｔ１２でローになる。これによって、評価プロセスが完
了される。

【００３９】計数回路ブロック１２の入力端子Ｉ６上の
信号ＦＬＩＰ ＩＮＬの値と、個々のカウンタビットセ
ルの現在の状態とに応じて、信号ＰＨ２ＥＶＡＬが時刻
ｔ９でローになると、対応するフリップノード８９は放
電されたり、されなかったりする。この態様において、
個々のカウンタビットセルの次の状態が決定される。こ
の放電プロセスは、Ｎチャネルトランジスタ７０によっ
て形成された複数の梯子形回路網６２−１ないし６２−
７によって達成される。計数回路ブロック１２内のカウ
ンタビットセルの数が増加するに伴い、個々の梯子形回
路網が長くなることは当業者には明らかであろう。回路
ブロック１２の並列接続されたトランジスタの数を制限
するために、ＮＡＮＤゲート６４が信号ＦＰＬおよびＦ
ＬＩＰＯＵＴＬをそれぞれ発生するように設けられる。
計数回路ブロック１２内の前の下位８ビット（ｂ０−ｂ
７）のいずれか１つが０であると、信号ＦＰＬはハイに
なり、それによって上位ビット（ｂ８−ｂ１５）のフリ
ップノード８９をすべて放電させる。同様に、計数回路
ブロック１２内の前の下位１６ビット（ｂ０−ｂ１５）
のいずれか１つが０であると、信号ＦＬＩＰ ＯＵＴＬ
はハイであり、それにより計数回路ブロック１４内の上
位ビット（ｂ１６−ｂ３１）のフリップノードをすべて
放電させる。

【００４０】この特定的な例において、４つのビットセ
ルの現在の状態は０１１１であり、入力端子Ｉ６上の信
号ＦＬＩＰ ＩＮＬは接地電位に接続されることが想起
される。インバータ９８の出力におけるフリップノード
８９は常にハイであり、クロック位相信号ＰＨ１がハイ
になると充電／放電ノード８８へ転送されるので、ビッ
トセル５８は常にフリップされる。図３からわかるよう
に、クロック位相信号ＰＨ１が時刻ｔ１３でハイにな
り、補数ＰＨ１Ｌが時刻ｔ１４でローになると（図５
（ｄ））、第１のクロック動作される半ラッチ７６は透
過性となり、それにより出力ノード９６がハイ論理レベ
ルとなり、それはインバータ８０によって反転され、パ
ストランジスタＮ４０３を通り、インバータＩＮＶ４０
１の出力に達する。インバータＩＮＶ４０１によって、
ノード９０はハイ論理レベルとなる。さらに、このハイ
論理レベルはインバータＩＮＶ４０３によって再度反転
され、それにより、クロック位相信号ＰＨ２がさらにハ
イになると、出力ビットセル５８（ｂ０＝０）をフリッ
プする。

【００４１】出力端子ＯＵＴは時刻ｔ８までビットセル
６０−１、６０−２および６０−３に対してローである
ので、その中の対応するフリップノード８９は、信号Ｅ
ＶＡＬが時刻ｔ８でハイになると充電されたままであ
る。言い換えると、回路網６２−１、６２−２および６
２−３のＮチャネルトランジスタ７０はいずれも時刻ｔ
８でターンオンされない。図４からわかるように、補数
ＰＨ１Ｌが時刻ｔ１４でローになると、セル６０−１の
第１のクロック半ラッチ７６は透過性になり、それによ
って入力ノード９６がハイ論理レベルとなり、それはイ
ンバータ８０によって反転され、パストランジスタＮ４
０３を通り、インバータＩＮＶ４０１の出力へ到達す
る。インバータＩＮＶ４０１によって、ノード９０はハ
イ論理レベルになる。さらに、このハイ論理レベルはイ
ンバータＩＮＶ４０３によって再度反転され、それによ
り、第２のクロック位相信号ＰＨ２がさらにハイになる
と出力セル６０−１（ｂ１＝０）をフリップする。これ
はビットセル６０−２および６０−３にも等しく当ては
まるので、出力ビット信号ｂ２およびｂ３は同様にフリ
ップされるであろう（ｂ２＝０およびｂ３＝１）。

【００４２】同時に、ビットセル６０−４およびすべて
の上位ビットにおけるフリップノード８９は、信号ＥＶ
ＡＬが時刻ｔ８でハイになると放電されることがわか
る。これは、ビットセル６０−３および上位ビットセル
の信号ＯＵＴＬがハイレベルであるからである。したが
って、回路網６２−４ないし６２−７のＮチャネルトラ
ンジスタの１つは時刻ｔ８でターンオンされ、それによ
り対応するフリップノードを放電させる。上記の表のビ
ットフリップマップの行４からわかるように、最初の下
位４ビットだけがフリップされるために必要である。梯
子形回路網は放電手段として機能し、下位ビットの信号
ＰＨ２ＥＶＡＬ、ＦＬＩＰ ＩＮＬ、およびＯＵＴＬに
応答して、特定の出力ビットセルの現在の状態をフリッ
プするか否かを決定する。このアプローチを使用するこ
とによって、計数回路ブロック１２および１４は、比較
的低コストで最小の伝搬遅延をもたらすような、３２ビ
ットカウンタでの使用のための均一な遅延構造を実現す
るために構成されている。

【００４３】高速カウンタ１０の動作全体は３つの主要
部に分けられることができる。第１の部分は、第１のク
ロック位相信号ＰＨ１がローになってから、第２のクロ
ック位相信号ＰＨ２がハイになるまでの間の不動作時間
（いずれもロー）中（すなわちｔ１からｔ４）、個々の
ビットセルのフリップノードがすべてプリチャージされ
る動作である。第２の部分は、第２のクロック位相信号
ＰＨ２がハイになると、各ビットセルの前に充電された
フリップノードが評価され、各カウンタセルの出力ビッ
ト信号が完了される動作である。第３の部分は、第１の
クロック位相信号ＰＨ１がハイになると、各ビットセル
が必要に応じてフリップされたり、フリップされなかっ
たりする動作である。

【００４４】４つの８−１均一遅延構造を利用するこの
発明の３２ビット高速カウンタ１０を、従来の３２ビッ
トリップルキャリカウンタと比較すると、この高速カウ
ンタがセル当り約１．３個のトランジスタをリップルカ
ウンタより多く必要とすることがわかる。しかし、高速
カウンタの伝搬遅延はリップルカウンタの約４分１にす
ぎない。したがって、セル当り比較的僅かな追加コスト
で高速カウンタの性能が著しく改良されると結論づける
ことができる。

【００４５】上述の詳細な説明から、この発明が、クロ
ック発生器と制御回路と計数回路とを含む改良された高
速カウンタを提供することが理解される。計数回路は複
数の実質的に同じビットセルを有し、その各ビットセル
はビットセルの順に関係なくほぼ同じ遅延量を有する均
一な遅延構造から形成される。さらに、均一遅延構造は
超大規模集積に適当な正規構成からなる。

【００４６】現在のところこの発明の好ましい実施例と
考えられるものが例示かつ記述されてきたが、様々な変
更および修正が行なわれてもよく、この発明の真の範囲
から逸脱せずしてその構成要素の代わりに同等のものを
用いてもよいことが当業者には理解されるであろう。さ
らに、特定の状況または材料をこの発明の教示にその中
心範囲から逸脱せずに適用させるように多くの変更が行
なわれてもよい。したがって、この発明はそれを行なう
ために意図されたベストモードとして開示された特定の
実施例に限定されないが、前掲の特許請求の範囲内に包
括されるすべての実施例を含むことが意図される。

【図面の簡単な説明】

【図１】この発明の原理に従って構成された３２ビット
高速カウンタのブロック図である。

【図２】図１の３２ビット高速カウンタに使用するため
の計数ブロック１２の概略回路図である。

【図３】図２の最下位ビットカウンタ段５８に使用する
ためのこの発明のカウンタセルの概略回路図である。

【図４】図２のカウンタ段６０に使用するためのこの発
明のカウンタセルの概略回路図である。

【図５】図１の高速カウンタの動作を理解するうえで役
立つタイミング図である。

【符号の説明】

１２：計数回路 １８：クロック発生器 ２２：制御回路 １２ａ，１２ｂ：均一遅延構造 ５８，６０：カウンタビットセル

Claims (9)

【特許請求の範囲】
1. 【請求項１】 重ならない第１および第２のクロック位
   相信号を発生するためのクロック発生手段（１８）と、 前記第１のクロック位相信号および前記第２のクロック
   位相信号の補数に応答して、プリチャージ信号および評
   価信号を発生するための制御回路手段（２２）と、 少なくとも１つの均一な遅延構造（１２ａ、１２ｂ）か
   ら形成され、前記プリチャージ信号および前記評価信号
   に応答して、出力ビット信号を発生するための計数手段
   （１２、１４）とを含む高速カウンタであって、 前記均一な遅延構造は、各々が対応する出力ビットおよ
   びフリップノードを有する複数のカウンタビットセル
   （５８、６０）と、各々が１つのビットセルの出力と次
   の上位ビットセルのフリップノードとの間に作動的に接
   続される複数の梯子形回路網とから形成され、 各カウンタビットセルの前記フリップノードは、前記プ
   リチャージ信号がローの値にあるとき、ハイレベルにプ
   リチャージされ、 各カウンタビットセルの前記フリップノードは、前記梯
   子形回路網の対応するものに応答し、前記評価信号がハ
   イの値にあるとき、フリップノードの充電状態を維持す
   るか、またはフリップノードを放電するかのいずれかを
   評価され、 各カウンタビットセルは前記フリップノードの前記対応
   する値に応答して、前記第１のクロック位相信号がハイ
   の値にあるとき、出力ビット信号の現在の状態をフリッ
   プしたり、しなかったりする、高速カウンタ。
2. 【請求項２】 カウンタビットセルの前記フリップノー
   ドは、前記第１のクロック位相信号がローの値になって
   から前記第２のクロック位相信号がハイの値になるまで
   の時間中、プリチャージ信号によってプリチャージされ
   る、請求項１に記載の高速カウンタ。
3. 【請求項３】 前記複数の梯子形回路網の各々は複数の
   Ｎチャネルトランジスタから形成され、それらのソース
   は前記評価信号を受信するように共通接続され、それら
   のドレインは次の上位ビットセルのフリップノードに共
   通接続され、前記Ｎチャネルトランジスタのゲートは前
   の下位ビットにおける出力ビット信号の補数の対応する
   ものに接続される、請求項２に記載の高速カウンタ。
4. 【請求項４】 前記均一な遅延構造は、８−１均一遅延
   構造を規定するように接続された８つのビットセルと７
   つの梯子形回路網とから構成される、請求項３に記載の
   高速カウンタ。
5. 【請求項５】 前記８−１均一遅延構造のうち４つは、
   ３２ビット高速カウンタを形成するように共通に相互接
   続される、請求項４に記載の高速カウンタ。
6. 【請求項６】 各カウンタビットセルは前記対応する出
   力ビット信号を記憶するためのラッチ手段を含む、請求
   項１に記載の高速カウンタ。
7. 【請求項７】 前記ラッチ手段は、入力および出力を有
   する第１のクロック動作される半ラッチ（７６）と、前
   記第１のクロック動作される半ラッチの出力に接続され
   る入力と、出力とを有し、前記対応する出力ビット信号
   を記憶するための第２のクロック動作される半ラッチ
   （７８）と、前記第２のクロック動作される半ラッチの
   出力に接続される入力と、前記第１のクロック動作され
   る半ラッチの入力に接続されている前記出力ビット信号
   の補数を規定する出力とを有するインバータ（８０）と
   を含み、制御手段は前記第１のクロック位相信号の補数
   に応答して、充電／放電ノードへフリップノード値を転
   送し、前記第１のクロック動作される半ラッチは前記充
   電／放電ノードに応答して、前記出力ビット信号の状態
   をフリップすることを許容する、請求項６に記載の高速
   カウンタ。
8. 【請求項８】 前記第１のクロック動作される半ラッチ
   は、第１のパストランジスタ（Ｎ４０３）と、１対の第
   １および第２のインバータ（ＩＮＶ４０１、ＩＮＶ４０
   ２）とから形成される、請求項７に記載の高速カウン
   タ。
9. 【請求項９】 前記第２のクロック動作される半ラッチ
   は、第２のパストランジスタ（Ｎ４０４）と、１対の第
   ３および第４のインバータ（ＩＮＶ４０３、ＩＮＶ４０
   ４）とから形成される、請求項８に記載の高速カウン
   タ。