JPH07231316A - 双方向通信装置 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模が小さく、ＰＬＬクロック再生技術
に適合し、高速で確実に同期が確立できる双方向通信装
置を提供すること。 【構成】 親通信機１０１が、ビット同期信号を子通信
機へ送信し、子通信機が、それを用いてＰＬＬによりビ
ット同期を確立し、続いて、ビット同期信号を親通信機
１０１へ送信し、親通信機１０１は、それを用いてＰＬ
Ｌ１１０によりビット同期を確立し、続いて、フレーム
同期信号を子通信機へ送信し、子通信機は、それを用い
てフレーム同期を確立し、その後、フレーム同期信号を
親通信機１０１へ送信し、親通信機１０１が、それを用
いてフレーム同期を確立する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビット同期とフレーム
同期を確立して、パラレルデータをシリアルデータに変
換して伝送する双方向通信装置に関するものである。

【０００２】

【従来の技術】近年、同期式通信技術はＩＣ化技術の進
展により、幹線系に代表される大規模アプリケーション
から、ＬＡＮに代表される小規模アプリケーションへと
応用の範囲を広げている。これに伴い、同期式通信装置
の汎用性を一段と向上させることが求められている。

【０００３】この様な同期式通信装置に於いては、電源
投入後等において送受信機間でビット同期、フレーム同
期がとれていない時、ある手順にしたがって同期を確立
する必要があり、システム毎に予め送信機、受信機の従
うべき同期確立の為の手順が定められているが、上述し
た様な汎用化への要請から、これらの送受信機間の同期
確立手順を制御する装置に対しても、様々な要求が挙げ
らている。

【０００４】まず、頻繁に電源の断続が行なわれること
に対応し、電源投入後、高速、かつ確実にビット同期、
フレーム同期をとり、速やかに通信を確立する事が要求
される。

【０００５】また、低価格化のためには部品の共用化も
重要であり、１品種の送受信機を用いて、用途に応じ、
送信クロックの周波数や周波数精度が異なる通信システ
ムを構築することが出来ねばならない。位相同期ループ
（以下ＰＬＬと記述）によるクロック再生技術はこうし
た柔軟性の要求を満たし、かつ、ＩＣ化による小型、低
価格、省電力化が可能であるため極めて重要であり、Ｐ
ＬＬによるクロック再生技術に適した同期確立技術が必
要とされている。

【０００６】また、従来より双方向通信装置には、送受
信のビットクロックが互いに独立な装置と、互いに同期
している装置の２種類が存在する。送受信のクロックが
互いに同期していない場合には、様々な付加装置が必要
とされ、例えば受信したデータを折り返すためにはスタ
ッフビットの付加等を行なう付帯装置を要し、単一のク
ロックで動作する端末等の機器とインターフェイスを行
なう場合にも特別な付加回路を要する。それに対して、
送受信で互いに同期したビットクロックを使用する通信
機では、これらの付加回路を要せず、通信機の回路を簡
素化できる。そのため、送受信で互いに同期したビット
クロックを使用する通信機技術は重要であり、この技術
に適合した同期確立技術が必要とされている。

【０００７】一方、従来よりビット同期が取れていない
状態から同期確立を行なう手順を実装したシステムとし
ては、 1)データ伝送線と別に独立した手順制御専用線を設け、
それにより送受信機間で手順を制御するシステム。

【０００８】2)送受信機間では特に制御信号をやり取り
せず、送信側がビット同期信号やフレーム同期信号を含
む信号を所定の期間送信し、受信側ではこれらが受信さ
れる期間内に同期を取るシステム。

【０００９】3)双方向伝送装置に於て、予め定められた
ユニークなビットパターンを互いに伝送し、制御情報を
やり取りするシステム。等が存在した。

【００１０】

【発明が解決しようとする課題】しかしながら、前述し
た様な小規模アプリーケーションを考慮した場合、上述
の例の1)の様に、データ伝送線の他に制御のための専用
制御線を設けることは、コストと容積の点で許容しがた
いものとなる。

【００１１】また、受信機側でＰＬＬによるクロック抽
出を用いた場合、受信機側ＰＬＬの状態に依存し、時と
して長い同期引き込み時間を生ずる場合がある。そのた
め、上述の例の2)の様な、特に制御情報をやり取りしな
い方式において確実に同期をとるためには、予め相当長
い同期用期間を設ける必要があり、このため、通信確立
までの所要時間が増加する。

【００１２】3)の、ビットパターンにより制御情報をや
りとりする例では、ビット同期確立前後において、ビッ
ト同期ずれによる誤った制御情報の識別、フレーム同期
の疑似引き込み等の問題があり、これらの対策のため、
厳重な誤り訂正や、長い保護期間が必要で、この事によ
り回路規模の増大や、通信確立までの所要時間の増加を
引き起こす。また、厳重な誤り訂正のために伝送容量を
多く必要とするため、制御情報を伝送している時に送受
信できるデータ量は少なく、伝送容量に無駄を生ずる。

【００１３】また、送受信で互いに同期したビットクロ
ックを使用する通信機に於いては、適切な制御を行なわ
ないと、誤った受信信号のため、誤った位相や周波数の
ビットクロックを用いて発生したビット同期信号やフレ
ーム同期信号を送信する可能性があり、この様な事態を
回避して同期を確立を行わなければならない。等の課題
があり、これらの観点から、同期式通信装置に於ける、
高速で、回路規模が小さく、かつ確実で、ＰＬＬクロッ
ク再生技術と、送受信で同期したクロックを用いる通信
機に適合した同期確立手段が求められている。

【００１４】本発明は、従来の双方向通信装置のこのよ
うな課題を考慮し、回路規模が小さく、ＰＬＬクロック
再生技術に適合し、高速で確実に同期が確立できる双方
向通信装置を提供することを目的とするものである。

【００１５】

【課題を解決するための手段】請求項１の本発明は、ビ
ット同期を確立するための第１の位相同期ループ及びフ
レーム同期を確立するための第１のフレーム同期回路を
有する第１の通信機と、ビット同期を確立するための第
２の位相同期ループ及びフレーム同期を確立するための
第２のフレーム同期回路を有する第２の通信機とを備え
た双方向通信装置であって、第１の通信機は、第２の通
信機から受信したビット同期信号が多重された信号に基
づいて、第１の位相同期ループによってビット同期を確
立し、第２の通信機は、第１の通信機から受信したビッ
ト同期信号が多重された信号に基づいて、第２の位相同
期ループによってビット同期を確立し、第１の通信機及
び第２の通信機の両者でビット同期が確立された後、第
１の通信機は、第２の通信機から受信したフレーム同期
信号が多重された信号に基づいて、第１のフレーム同期
回路によってフレーム同期を確立し、第２の通信機は、
第１の通信機から受信したフレーム同期信号が多重され
た信号に基づいて、第２のフレーム同期回路によってフ
レーム同期を確立する双方向通信装置である。

【００１６】請求項２の本発明は、ビット同期を確立す
るための第１の位相同期ループ及びフレーム同期を確立
するための第１のフレーム同期回路を有する第１の通信
機と、ビット同期を確立するための第２の位相同期ルー
プ及びフレーム同期を確立するための第２のフレーム同
期回路を有する第２の通信機とを備えた双方向通信装置
であって、第１の通信機は、ビット同期信号が多重され
た信号Ａを第２の通信機へ送信し、第２の通信機は、そ
の信号Ａに基づいて、第２の位相同期ループによりビッ
ト同期を確立した場合は、ビット同期信号が多重された
信号Ｂを第１の通信機へ送信し、第１の通信機は、その
信号Ｂに基づいて、第１の位相同期ループによりビット
同期を確立した場合は、フレーム同期信号が多重された
信号Ｃを第２の通信機へ送信し、第２の通信機は、その
信号Ｃに基づいて、第２のフレーム同期回路によりフレ
ーム同期を確立した場合は、フレーム同期信号が多重さ
れた信号Ｄを第１の通信機へ送信し、第１の通信機は、
その信号Ｄに基づいて、第１のフレーム同期回路により
フレーム同期を確立することにより、第１の通信機及び
第２の通信機間の同期を確立する双方向通信装置であ
る。

【００１７】

【作用】本発明は、それぞれ、受信したビット同期信号
が多重された信号に基づいて、第１の通信機が、第１の
位相同期ループによってビット同期を確立し、第２の通
信機が、第２の位相同期ループによってビット同期を確
立した後、それぞれ、受信したフレーム同期信号が多重
された信号に基づいて、第１の通信機が、第１のフレー
ム同期回路によってフレーム同期を確立し、第２の通信
機が、第２のフレーム同期回路によってフレーム同期を
確立する。

【００１８】また、本発明は、第１の通信機が、ビット
同期信号が多重された信号Ａを第２の通信機へ送信し、
第２の通信機が、その信号Ａに基づいて、第２の位相同
期ループによりビット同期を確立した後、ビット同期信
号が多重された信号Ｂを第１の通信機へ送信し、第１の
通信機は、その信号Ｂに基づいて、第１の位相同期ルー
プによりビット同期を確立した後、フレーム同期信号が
多重された信号Ｃを第２の通信機へ送信し、第２の通信
機は、その信号Ｃに基づいて、第２のフレーム同期回路
によりフレーム同期を確立した後、フレーム同期信号が
多重された信号Ｄを第１の通信機へ送信し、第１の通信
機が、その信号Ｄに基づいて、第１のフレーム同期回路
によりフレーム同期を確立して、第１の通信機及び第２
の通信機間の同期を確立する。

【００１９】

【実施例】以下に、本発明をその実施例を示す図面に基
づいて説明する。 （実施例１）図１及び図２は、本発明にかかる第１の実
施例の双方向通信装置のブロック図である（特許請求範
囲の請求項１に記載の同期確立手順を行なう通信システ
ムの例を示している）。すなわち、双方向通信装置は、
図１に示す第１の通信機である親通信機１０１及び図２
に示す第２の通信機である子通信機１０２により構成さ
れ、それら親通信機１０１と子通信機１０２とは伝送路
１１１，１１２により接続されている。

【００２０】親通信機１０１は、４ビットパラレルデー
タ（本実施例では、伝送データは４ビットで１フレーム
を構成する）をシリアルデータに変換するパラレルシリ
アル変換器１０３、送信するデータを切り換えるマルチ
プレクサ１１３、そのマルチプレクサ１１３を同期状態
に応じて制御するコントローラ１１５、受信したシリア
ルデータをパラレルデータに変換するシリアルパラレル
変換器１０６、ビット同期を確立するためのＰＬＬ（位
相同期ループ）１１０、フレーム同期パターンと受信デ
ータとを比較する４ビット比較器１１９等により構成さ
れている。又、子通信機１０２も親通信機１０１と同様
に、パラレルシリアル変換器１０４、マルチプレクサ１
１４、コントローラ１１６、シリアルパラレル変換器１
０５、ＰＬＬ１０９、４ビット比較器１２０等により構
成されている。前述のシリアルパラレル変換器１０６の
一部及び４ビット比較器１１９等が第１のフレーム同期
回路を構成し、シリアルパラレル変換器１０５の一部及
び４ビット比較器１２０等が第２のフレーム同期回路を
構成している。

【００２１】親通信機１０１のマルチプレクサ１１３
は、出力をデータ１２１、ビットパターン１２５、１２
６のうち何れかに切り替え、子通信機１０２のマルチプ
レクサ１１４は、出力をデータ１２２、ビットパターン
１２５、１２６、１２７のうちの何れかに切り換える。

【００２２】親通信機１０１は、コントローラ１１５が
マルチプレクサ１１３を同期状態に応じて制御し、４ビ
ットパラレルのデータ１２１、及びビットパターン１２
５、１２６のいずれかを選択してパラレルシリアル変換
器１０３に入力し、これをクロック発生器１０７からの
クロックに従ってシリアルビット列に変換して伝送路１
１１へ送出する。

【００２３】同様に子通信機１０２は、コントローラ１
１６がマルチプレクサ１１４を制御し、４ビットパラレ
ルのデータ１２２、及びビットパターン１２２、１２
５、１２６、１２７のいずれかを選択してパラレルシリ
アル変換器１０４に入力し、これをクロック発生器１０
８からのクロックに従ってシリアルビット列に変換して
伝送路１１２へ送出する。

【００２４】次に、上記第１の実施例の双方向通信装置
の動作について説明する。

【００２５】以下では、親子両通信機１０１，１０２
が、電源投入後の初期状態であり、各々のビット同期信
号再生用のＰＬＬ１１０，１０９は受信信号に対しビッ
ト同期を確立しておらず、同様にフレーム同期も確立さ
れていないとして、ビット同期、フレーム同期を順次行
なっていく手順を述べる。

【００２６】まず、初期状態で、子通信機１０２では０
連続のアイドリングパターン１２７が選択され送信され
る。一方、親通信機１０１からは［０１０１］パターン
１２５が送信される。このようにビット同期を行なう段
階では、［０１０１］パターン１２５のような特にビッ
ト同期信号を多く含み、フレーム情報を含まない信号が
伝送される。

【００２７】次に、子通信機１０２は［０１０１］パタ
ーンを受信し、その受信した信号に対してＰＬＬ１０９
でビット同期を確立する。ＰＬＬ１０９によるビット同
期引き込み時間は、一般に、受信した信号がビット同期
信号を多く含むほど短くなるが、この［０１０１］パタ
ーンは純粋にビット同期信号のみよりなるため、ＰＬＬ
１０９による引き込み時間を最短にすることが出来、特
に受信機側でのビット同期確立時間短縮に寄与するとい
う利点がある。子通信機１０２ではコントローラ１１６
がＰＬＬ１０９を監視し、ビット同期の確立を検出する
とマルチプレクサ１１４を制御して［０１０１］パター
ン１２５の送信を開始する。そうすると、親通信機１０
１はこの信号を受信し、ＰＬＬ１１０によりビット同期
信号を抽出してビット同期を確立する。この段階で両通
信機１０１，１０２間のビット同期が確立される。

【００２８】このとき、親通信機１０１のシリアルパラ
レル変換器１０６は、ＰＬＬ１１０からの再生クロック
に従って伝送路１１２より受信した伝送路信号をシリア
ルパラレル変換して受信データ１２３とする。一方、子
通信機１０２のシリアルパラレル変換器１０５はＰＬＬ
１０９からの再生クロックに従って伝送路１１１より受
信した伝送路信号をシリアルパラレル変換して受信デー
タ１２４とする。

【００２９】次に、親通信機１０１の４ビット比較器１
１９は、受信されたパラレルデータ１２３とフレーム同
期パターン１２６を比較し、一致しない場合はハント信
号１３０を発生する。同様に子通信機１０２の４ビット
比較器１２０は、受信されたパラレルデータ１２４とフ
レーム同期パターン１２６を比較し、一致しない場合は
ハント信号１３１を発生する。

【００３０】ここで、ビット同期確立までは、フレーム
同期信号が受信されることはありえないので、誤ったフ
レーム同期確立を避けるため、親通信機１０１ではコン
トローラ１１５がゲート１２８を閉じ、ハント信号１３
０は無視され、子通信機１０２ではコントローラ１１６
がゲート１２９を閉じ、ハント信号１３１は無視され
る。両通信機１０１，１０２は受信した伝送路信号への
ビット同期確立を確認すると同時にこれらのゲート１２
８，１２９を開いてハンチングモードにはいるが、この
直後はクロック信号しか受信されず、フレーム同期情報
を持つ信号の受信までハンチングを繰り返しつつ待機す
る。このように本実施例に於いてはハンチングモードに
入った時は既にビット同期が確立されているうえ、送信
側が制御信号としてフレーム同期信号をデータに多重し
て送信してくるまで、受信信号にはフレーム同期信号が
全く含まれていないため、誤ってフレーム同期をする確
率はきわめて低く、結果としてフレーム同期後方保護の
段数が少なく出来、同期過程が高速に出来る等、本発明
の効果は大きい。

【００３１】次に、親通信機１０１のコントローラ１１
５は、ＰＬＬ１１０でのビット同期確立を検出すると、
フレーム同期信号とビット同期信号を含んだデータとし
て［０００１］パターン１２６を選択し、これをシリア
ルビット列に変換して送信を開始する。この［０００
１］パターンを受信した子通信機１０２は、これを用い
てハンチング動作を行いフレーム同期を確立する。ハン
チングによりフレーム同期が確立されると、後方保護カ
ウンタ１１８は、ハンチング信号が発生しなくなった
後、所定時間をおいてコントローラ１１６に同期確立を
通知する。そうすると、コントローラ１１６は［０００
１］パターン１２６を選択し、送信を開始する。

【００３２】最後に親通信機１０１が、子通信機１０２
と同様にフレーム同期を確立し、後方保護カウンタ１１
７がコントローラ１１５に同期確立を通知すると、双方
向通信装置で同期が確立したと判断され、親通信機１０
１では送信データ１２１が選択されて送信が開始され、
子通信機１０２では受信データ１２４が受信される。あ
るいは又、子通信機１０２では送信データ１２２が選択
されて送信が開始され、親通信機１０１では受信データ
１２３が受信される。

【００３３】このように、本発明で実施される手順は高
速でかつ信頼性が高く、また、これを行なうための装置
は、従来例での専用制御線や、誤り保護のための誤り訂
正回路等を要せず、簡単な回路で構成できる。 （実施例２）図３及び図４は、本発明にかかる第２の実
施例の双方向通信装置のブロック図である（請求項３に
記載の同期確立手順を行なう通信システムの例を示して
いる）。すなわち、双方向通信装置は、図３に示す第１
の通信機である親通信機２０１及び図４に示す第２の通
信機である子通信機２０２により構成され、それら親通
信機２０１と子通信機２０２とは伝送路２２８，２２９
により接続されている。

【００３４】親通信機２０１は、４ビットパラレルデー
タ（本実施例では、伝送データは４ビットで１フレーム
を構成する）をシリアルデータに変換するパラレルシリ
アル変換器２０３、その変換されたシリアルデータをＣ
ＭＩ符号化するＣＭＩ符号化器２０７、受信したデータ
を復号するＣＭＩ復号化器２１０、その復号されたシリ
アルデータをパラレルデータに変換するシリアルパラレ
ル変換器２０５、ビット同期を確立するためのＰＬＬ２
１３、ビット同期を検出するビット同期検出器２１７、
フレーム信号を発生するフレーム信号発生器２１４等に
より構成されている。又、子通信機２０２は、４ビット
パラレルデータをシリアルデータに変換するパラレルシ
リアル変換器２０４、その変換されたシリアルデータを
ＣＭＩ符号化するＣＭＩ符号化器２０８、受信したデー
タを復号するＣＭＩ復号化器２０９、その復号されたシ
リアルデータをパラレルデータに変換するシリアルパラ
レル変換器２０６、ビット同期を確立するためのＰＬＬ
２１２、ビット同期を検出するビット同期検出器２１８
等により構成されている。前述のＣＭＩ復号化器２１０
の一部等が第１のフレーム同期回路を構成し、ＣＭＩ復
号化器２０９の一部等が第２のフレーム同期回路を構成
している。

【００３５】親通信機２０１において、クロック発生器
２１１が基準クロック２３０を発生し、フレーム信号発
生器２１４が４クロックに１回のフレーム信号２３６を
発生する。パラレルシリアル変換器２０３は、フレーム
信号２３６に従って４ビットパラレルデータである入力
信号２２４を読み込み、基準クロック２３０に従って１
ビットずつシリアルビット列に変換する。シリアルビッ
ト列はゲート２１９を通ってＣＭＩ符号化器２０７に入
力され、ＣＭＩ符号の伝送路信号となり伝送路２２８に
送出される。また、ＣＭＩ符号化器２０７にゲート２２
１を通じてフレーム同期信号２３６が入力された場合、
ＣＭＩ符号化器２０７はフレーム同期信号２３６に従っ
て、４ビットに１ビットのＣＲＶ（ＣＭＩ符号則違反／
Coding Rule Violation）をデータに多重する。

【００３６】子通信機２０２において、ＰＬＬ２１２が
親通信機２０１より受信した伝送路信号からビット同期
信号成分を抽出し、再生クロック２３１を発生する。ま
た、ＣＭＩ復号化器２０９が親通信機２０１より受信し
た伝送路信号中のＣＲＶを識別し、それに従って４クロ
ックに１回のフレーム同期信号２３３を発生する。パラ
レルシリアル変換器２０４は、ゲート２２２が開いてフ
レーム信号２３３の分配が許可されている場合、これに
従って、４ビットパラレルデータである入力信号２２５
を読み込み、再生クロック２３１に従って１ビットずつ
シリアルビット列に変換する。シリアルビット列はゲー
ト２２０を通ってＣＭＩ符号化器２０８に入力され、Ｃ
ＭＩ符号の伝送路信号となり、ゲート２２３を通じて伝
送路２２９に送出される。また、ゲート２２２が開いて
フレーム信号２３３の分配が許可されている場合、ＣＭ
Ｉ符号化器２０８はフレーム同期信号２３３に従って、
４ビットに１ビットのＣＲＶをデータに多重する。

【００３７】次に、上記第２の実施例の双方向通信装置
の動作について説明する。

【００３８】以下では、親子両通信機２０１，２０２
が、電源投入後の初期状態であり、各々のビット同期信
号再生用のＰＬＬ２１３，２１２は受信信号に対しビッ
ト同期を確立しておらず、同様にフレーム同期も確立さ
れていないとして、同期確立を行なっていく手順を述べ
る。

【００３９】まず、初期状態の子通信機２０２のＰＬＬ
２１２は、伝送路２２８からの受信信号に対し、ビット
同期を確立していない。ビット同期検出器２１８はＰＬ
Ｌ２１２を監視し、ビット同期を確立していない場合
は、ゲート２２３により伝送路２２９への信号を０に固
定し、送出させないようにする。また、初期状態の後方
保護カウンタ２１６は、ゲート２２０を閉じてＣＭＩ符
号化器２０８への入力を０に固定し、ゲート２２２によ
り再生フレーム同期信号２３３の分配を禁止している。

【００４０】初期状態の親通信機２０１のＣＭＩ復号化
器２１０には、伝送路２２９より０しか入力されず、ビ
ット同期信号が全く入力されないため、やはりビット同
期が確立していない。ビット同期検出器２１７はＰＬＬ
２１３を監視し、ビット同期が確立されていない場合
は、ゲート２２１により、フレーム信号２３６をデータ
に多重することを禁止する。また、初期状態の後方保護
カウンタ２１５は、ＣＭＩ符号化器２０７への入力をゲ
ート２１９により０に固定する。このため、ＣＭＩ符号
化器２０７は［００００］パターンをＣＭＩ符号化した
［０１０１０１０１］パターンを伝送路２２８へ送信す
る。

【００４１】次に、子通信機２０２は、この［０１０１
０１０１］パターンを受信し、それに対してＰＬＬ２１
２でビット同期を確立する。このパターンが完全なクロ
ックである事から、（実施例１）と同様、ビット同期確
立時間を短縮出来る。この様にＰＬＬによるビット同期
引き込み時に、ビット同期引き込み特性を劣化させるＣ
ＲＶが多重されないことが保証されるため、良好な引き
込み特性を得ることができるという利点を得る。ＰＬＬ
２１２がビット同期を確立すると、ビット同期検出器２
１８はゲート２２３を解放し、信号送信を許可する。こ
の時、まだゲート２２０は閉じており、ＣＭＩ符号化器
２０８には０しか入力されないため、ＣＭＩ符号化器２
０８は再生クロック２３１に従って、［００００］パタ
ーンをＣＭＩ符号化した［０１０１０１０１］パターン
の伝送路２２９への送信を開始する。

【００４２】そうすると、親通信機２０１は、この［０
１０１０１０１］パターンを受信し、それに対してＰＬ
Ｌ２１３でビット同期を確立する。親通信機２０１に於
いても、ビット同期に関して子通信機２０２と同様に良
好な引き込み特性が保証される。ＰＬＬ２１３がビット
同期を確立すると、ビット同期検出器２１７がゲート２
２１を開き、フレーム信号２３６の多重を開始させる。
本実施例に於いては、ＣＲＶをデータの最初の１ビット
に多重するとすると、この時送信されるＣＭＩ符号化さ
れたパターンは［１００１０１０１０１］となる。

【００４３】次に、子通信機２０２では、ＣＭＩ復号化
器２０９がこの伝送路信号を受信し、ＣＲＶを識別して
フレーム信号２３３として再生する。後方保護カウンタ
２１６は、このフレーム信号２３３を検出し、所定の後
方保護期間をおいた後、ゲート２２２を開いてフレーム
信号２３３の分配を許可し、同時にＣＭＩ符号化器２０
８へのビット列入力を許可する。この様にビット同期が
確立されるまで、フレーム同期に関する動作を行なわな
いうえ、送信側が制御信号としてフレーム同期信号をデ
ータに多重して送信してくるまで、受信する伝送路信号
にはフレーム同期信号が全く含まれていないため、誤っ
てフレーム同期をする確率はきわめて低く、結果として
フレーム同期後方保護の段数が少なく出来、同期過程が
高速に出来る等、本発明の効果は大きい。

【００４４】フレーム信号２３３の分配が許可される
と、シリアルパラレル変換器２０６、パラレルシリアル
変換器２０４が、このフレーム信号２３３に従って動作
を開始する。

【００４５】パラレルシリアル変換器２０４が動作を開
始すると、送信信号２２５がシリアルビット列に変換さ
れ、ゲート２２０を通じてＣＭＩ符号化器２０８に入力
され、ＣＭＩ符号化器２０８によりＣＭＩ符号化され、
またフレーム信号２３３に従って４ビットに１回のＣＲ
Ｖ信号を多重され、ゲート２２３を通じて伝送路２２９
へ送信される。

【００４６】次に、親通信機２０１では、ＣＭＩ復号化
器２１０がこの伝送路信号を受信し、ＣＲＶを識別して
フレーム信号２３４として再生する。シリアルパラレル
変換器２０５は、再生クロック２３２に従ってシリアル
ビット列を読み込み、フレーム信号２３４に従って、４
ビットパラレルに変換された受信データ２２７を送り出
す。この時点で、子通信機２０２側の送信データ２２５
は、親通信機側の受信データ２２７として受信でき、子
通信機２０２より親通信機２０１へ通信が確立する。

【００４７】一方、後方保護カウンタ２１５はフレーム
信号２３４を検出すると、所定の後方保護期間をおいた
後、ゲート２１９を開いて、パラレルシリアル変換器２
０３からＣＭＩ符号化器２０７へシリアルビット列を入
力することを許可し、これにより送信データ２２４の伝
送路２２８への伝送が開始される。

【００４８】そうすると、子通信機２０２のＣＭＩ復号
化器２０９が、この伝送路信号を受信し、シリアルパラ
レル変換器２０６は、再生クロック２３１に従ってシリ
アルビット列を読み込み、フレーム信号２３３に従っ
て、４ビットパラレルに変換された受信データ２２６を
送り出す。この時点で、親通信機２０１側の送信データ
２２４は、子通信機２０２側の受信データ２２６として
受信でき、親通信機２０１から子通信機２０２へ通信が
確立し、双方向のデータ通信が開始される。

【００４９】このように、本発明で実施される手順は高
速でかつ信頼性が高く、また、これを行なうための装置
は、従来例のような専用制御線や、誤り保護のための誤
り訂正回路等を要しない。また、もともと比較的単純な
回路で構成できるＣＭＩ符号によるビット同期、ＣＲＶ
よるフレーム同期を行なう通信装置に、単純な機能の後
方保護回路、ビット同期検出器、ゲートを付加するだけ
で、本発明の同期確立制御機能を備えた通信装置を実現
できるうえ、伝送容量の無駄を生じない等、優れた効果
を得る。

【００５０】以上のように、第１段階として親通信機か
ら始まるループ状の順序にしたがってビット同期が確立
される。この様に各々の通信機は、まず受信した信号に
対しビット同期を確立し、確立した後クロック伝送を開
始するため、伝送路信号を受信した側がその信号中にク
ロック成分を検出した時点で、その伝送路信号を送信し
た側の機器は正常に動作していることが保証されてお
り、誤った引き込みの心配なく直ちにＰＬＬによるビッ
ト同期引き込みを開始できる。

【００５１】第２段階として親通信機から始まるループ
状の制御の順序にしたがってフレーム同期が確立され
る。この様に、フレーム同期とビット同期を取る期間が
分離されており、誤った引き込みの心配がなく直ちにフ
レーム同期引き込みを開始できる。

【００５２】この同期確立の際、ビット同期信号、また
はフレーム同期信号の有無自体が、送信側の通信機のビ
ット同期確立状態、またはフレーム同期確立状態を示す
制御信号であるため、これらの制御信号の多重によって
伝送容量に無駄が生じない利点がある。又、受信側が同
期確立を行なうことが適切でない段階では、ビット同期
信号やフレーム同期信号自体が伝送されないため、誤っ
た同期引き込みを起こす可能性が小さい。さらに、各々
の段階で、必要な同期を確立するとすぐに制御信号を送
信し、次の同期を取る動作を開始するため、高速な手順
となる。また、回路は非常に単純なもので良く、回路規
模が縮小できる。

【００５３】また、第２の実施例では、どの様なデータ
を符号化しても強いビット同期信号が多重されるという
ＣＭＩ符号化の性質を利用し、ＣＭＩ符号則に従うデー
タ符号化自身をビット同期信号の多重化手段とする。ま
た、ＣＲＶがデータ内容に関係なくデータ列中に多重出
来る利点を利用して、これをフレーム同期信号として利
用する。これらの方法により、ビット同期信号、フレー
ム同期信号を多重する事による伝送容量の無駄が防げる
とともに、回路を小規模化できる。

【００５４】一方、ＣＭＩ符号化ビット列にＣＲＶを多
重する手段には、ビット同期信号の位相を乱すという欠
点が存在する。ＰＬＬのビット同期引き込みの際にＣＲ
Ｖが多重されていると、引き込み特性を劣化させる等の
影響があるため、従来この対策のための付加装置等が用
いられた。そのような装置の例としては、特公平02-031
536等がある。これに対し本発明によると、クロック引
き込み時にはＣＲＶが多重されないことが保証されてい
る為、この様な付加装置を要せずに良好な引き込み特性
を得る事が出来る利点がある。この様にＣＭＩ符号化に
よりビット同期信号を多重し、ＣＲＶをフレーム同期信
号として用いることは、特に本発明の構成に適合する。

【００５５】更に、子通信機において送受信で同期した
クロックを使用する。このため、子通信機においてビッ
ト同期信号、フレーム同期信号発生のための回路が簡略
化出来、外部とのインターフェースのタイミングが１本
化され、様々な付加回路も不要となる。また、本発明の
手順によると、このような通信機を子通信機として用い
ても、ビット同期、フレーム同期がそれぞれ確立されな
い限り、子通信機よりビット同期信号やフレーム同期信
号が送信される事が無いため、誤った信号を送出する事
なく、確実に同期が確立できる。また、送受信のビット
クロックが同期した形式の子通信機であっても、非同期
の形式の子通信機であっても、同期確立手順は同じであ
ることから、同一の親通信機を使用する通信系に於い
て、任意の形式の子通信機を選択して使用することが出
来、また１機種で両形式に対応できる子通信機を構成す
ることも容易であるため、通信系を構築するに際し、柔
軟性が増し機器の共用化が図れる。

【００５６】なお、上記第１の実施例では、親通信機１
０１へ送信するビット同期信号及びフレーム同期信号
を、子通信機１０２内で発生させる構成としたが、これ
に代えて、親通信機１０１より受信した伝送路信号から
再生したビット同期信号とフレーム同期信号を、親通信
機１０１へ送信するビット同期信号とフレーム同期信号
に再び用いる構成としてもよい。

【００５７】また、上記実施例では、伝送データを４ビ
ットで１フレームを構成したが、１フレームを構成する
ビット数は、これに限定されるものではない。

【００５８】

【発明の効果】以上述べたところから明らかなように本
発明は、回路規模が小さく、ＰＬＬクロック再生技術に
適合し、高速で確実に同期が確立できるという長所を有
する。

【図面の簡単な説明】

【図１】本発明にかかる第１の実施例の双方向通信装置
における第１の通信機を示すブロック図である。

【図２】同第１の実施例の双方向通信装置における第２
の通信機を示すブロック図である。

【図３】本発明にかかる第２の実施例の双方向通信装置
における第１の通信機を示すブロック図である。

【図４】同第２の実施例の双方向通信装置における第２
の通信機を示すブロック図である。

【符号の説明】

１０１、２０１ 親通信機 １０２、２０２ 子通信機 １０３、１０４、２０３、２０４ パラレルシリアル変
換器 １０５、１０６、２０５、２０６ シリアルパラレル変
換器 １０７、１０８、２１１ クロック発生器 １０９、１１０、２１２、２１３ ＰＬＬ １１３、１１４ マルチプレクサ １１５、１１６ コントローラ １１７、１１８、２１５、２１６ 後方保護カウンタ １１９、１２０ ４ビット比較器 ２０７、２０８ ＣＭＩ符号化器 ２０９、２１０ ＣＭＩ復号化器 ２１４ フレーム信号発生器 ２１７、２１８ ビット同期検出器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/08

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ビット同期を確立するための第１の位相
   同期ループ及びフレーム同期を確立するための第１のフ
   レーム同期回路を有する第１の通信機と、ビット同期を
   確立するための第２の位相同期ループ及びフレーム同期
   を確立するための第２のフレーム同期回路を有する第２
   の通信機とを備えた双方向通信装置であって、 前記第１の通信機は、前記第２の通信機から受信したビ
   ット同期信号が多重された信号に基づいて、前記第１の
   位相同期ループによってビット同期を確立し、前記第２
   の通信機は、前記第１の通信機から受信したビット同期
   信号が多重された信号に基づいて、前記第２の位相同期
   ループによってビット同期を確立し、 前記第１の通信機及び前記第２の通信機の両者でビット
   同期が確立された後、前記第１の通信機は、前記第２の
   通信機から受信したフレーム同期信号が多重された信号
   に基づいて、前記第１のフレーム同期回路によってフレ
   ーム同期を確立し、前記第２の通信機は、前記第１の通
   信機から受信したフレーム同期信号が多重された信号に
   基づいて、前記第２のフレーム同期回路によってフレー
   ム同期を確立することを特徴とする双方向通信装置。
2. 【請求項２】 ビット同期を確立するための第１の位相
   同期ループ及びフレーム同期を確立するための第１のフ
   レーム同期回路を有する第１の通信機と、ビット同期を
   確立するための第２の位相同期ループ及びフレーム同期
   を確立するための第２のフレーム同期回路を有する第２
   の通信機とを備えた双方向通信装置であって、 前記第１の通信機は、ビット同期信号が多重された信号
   Ａを前記第２の通信機へ送信し、 前記第２の通信機は、その信号Ａに基づいて、前記第２
   の位相同期ループによりビット同期を確立した場合は、
   ビット同期信号が多重された信号Ｂを前記第１の通信機
   へ送信し、 前記第１の通信機は、その信号Ｂに基づいて、前記第１
   の位相同期ループによりビット同期を確立した場合は、
   フレーム同期信号が多重された信号Ｃを前記第２の通信
   機へ送信し、 前記第２の通信機は、その信号Ｃに基づいて、前記第２
   のフレーム同期回路によりフレーム同期を確立した場合
   は、フレーム同期信号が多重された信号Ｄを第１の通信
   機へ送信し、 前記第１の通信機は、その信号Ｄに基づいて、前記第１
   のフレーム同期回路によりフレーム同期を確立すること
   を特徴とする双方向通信装置。
3. 【請求項３】 第２の通信機から前記第１の通信機へ送
   信するビット同期信号は、前記第１の通信機により送信
   されたビット同期信号が多重された信号から再生した信
   号であり、また前記第２の通信機から前記第１の通信機
   へ送信するフレーム同期信号は、前記第１の通信機によ
   り送信されたフレーム同期信号が多重された信号から再
   生した信号であることを特徴とする請求項１、又は２記
   載の双方向通信装置。
4. 【請求項４】 ビット同期信号の多重手段がＣＭＩ符号
   化であり、フレーム同期信号の多重手段がＣＭＩ符号則
   違反であることを特徴とする請求項１、２、又は３記載
   の双方向通信装置。