JPH0723214A

JPH0723214A - 画像処理装置

Info

Publication number: JPH0723214A
Application number: JP5149055A
Authority: JP
Inventors: Hideki Morita; 秀樹森田; Takashi Hasebe; 孝長谷部; Tatsuo Kumada; 辰男熊田
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 1993-06-21
Filing date: 1993-06-21
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】ラインメモリの削減により画像処理装置の簡素
化及びコストダウンを実現する。【構成】画像処理部に、２走査線分の一つのラインメモ
リ11Ａ，11Ｂと、拡大・縮小画像データを作成するデー
タ補間回路12との位置を切換えるセレクタ14，15を設け
る。そして、拡大時は一対のラインメモリ11Ａ，11Ｂを
データ補間回路12の前段に位置させ、縮小時はデータ補
間回路12の後段に一対のラインメモリ11Ａ，11Ｂを位置
させるように、セレクタ14，15を切り換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像情報を光電変換し
て読み取ったＡ／Ｄ変換後の画像データを用いて、主走
査方向の画像データを電気的に拡大・縮小する画像処理
を行い、出力装置への出力を行う画像処理装置に関す
る。

【０００２】

【従来の技術】従来、この種の画像処理装置において、
クロックに同期して画像処理部に読み取った画像データ
を連続的に入力し、画像処理部で拡大・縮小処理された
変換画像データを前記クロックに同期して画像処理部か
ら連続的に出力装置へ出力することが望ましい。

【０００３】ところで、ＣＣＤ等の光電変換素子を用い
て読み取った画像を拡大・縮小処理する場合、原画の画
像データに対して、拡大・縮小倍率に応じて画像データ
を増大したり、間引いたりすることによって拡大・縮小
された画像信号を得るようにしているのが一般的であ
る。従って、拡大・縮小時に原画の画像データに対して
画像データの増減があるにも拘らず、画像処理部の画像
データの入出力を同一のクロックに同期させて連続的に
行うために、画像処理部の入出力側にそれぞれ一対のラ
インメモリを備えた入力バッファと出力バッファを設け
るようにしたものが提案されている（特開昭６３−９５
７７５号公報等参照）。

【０００４】即ち、図７に示すように、画像処理部の入
力側と出力側にそれぞれ一対のラインメモリ１Ａ，１Ｂ
と２Ａ，２Ｂを設け、これら一対のラインメモリ１Ａ，
１Ｂと２Ａ，２Ｂの間に、拡大・縮小時に倍率に応じて
原画の画像データを拡大・縮小処理して変換画像データ
を作成するデータ補間回路３を配置するようにしてい
る。

【０００５】かかる従来装置の動作は以下のようにな
る。拡大時は、主走査方向の１走査線分毎に、一方のラ
インメモリ１Ａ( 又はラインメモリ１Ｂ) に画像データ
を書き込むと同時に既に画像データが書き込まれた他方
のラインメモリ１Ｂ( 又はラインメモリ１Ａ) から、図
８のＤi で示すように拡大倍率（この場合４／３倍）に
応じて間欠的に画像データを読み出してデータ補間回路
３に入力し、データ補間回路３で作成された変換画像デ
ータを、図中のＤo で示すように連続的に一方のライン
メモリ２Ａ( 又はラインメモリ２Ｂ)に書き込むと同時
に既に画像データが書き込まれた他方のラインメモリ２
Ｂ( 又はラインメモリ２Ａ) から画像データを読み出し
て出力装置に出力する。

【０００６】また、縮小時は、主走査方向の１走査線分
毎に、一方のラインメモリ１Ａ( 又はラインメモリ１
Ｂ) に画像データを書き込むと同時に他方のラインメモ
リ１Ｂ( 又はラインメモリ１Ａ) から、図９のＤi で示
すように連続的に画像データを読み出してデータ補間回
路３へ入力し、データ補間回路３で作成された変換画像
データを、図中のＤo で示すように縮小倍率（この場合
３／４倍）に応じて間欠的に一方のラインメモリ２Ａ(
又はラインメモリ２Ｂ) に書き込むと同時に他方のライ
ンメモリ２Ｂ( 又はラインメモリ２Ａ) から画像データ
を読み出して出力装置に出力する。

【０００７】このようにすれば、拡大・縮小のタイミン
グを制御する変倍タイミング回路４によって、同一のク
ロックに同期して、画像処理部へ画像データが連続的に
入力され、画像処理部で拡大・縮小処理された変換画像
データが連続的に出力装置へ出力されることになる。
尚、画像処理部の入力側と出力側にそれぞれ２つのライ
ンメモリ１Ａ，１Ｂと２Ａ，２Ｂを設けるのは、１走査
線分毎に画像データを交互に入力して画像データの読み
出しと書き込みをリアルタイムで処理するためである。

【０００８】

【発明が解決しようとする課題】ところが、上述したよ
うに、拡大時では、データ補間回路３からの画像データ
の出力は連続的でよく、縮小時では、データ補間回路３
への画像データの入力は連続的でよい。このため、拡大
時はデータ補間回路３からの変換画像データを直接出力
装置側に出力しても何ら差し支えなく、必ずしもデータ
補間回路３からの変換画像データをラインメモリ２Ａ，
２Ｂに一旦記憶させる必要はない。また、縮小時も、デ
ータ補間回路３へ画像データを直接入力させても何ら差
し支えなく、必ずしもデータ補間回路３より前段のライ
ンメモリ１Ａ，１Ｂは必要でない。

【０００９】本発明は上記の事情に鑑みなされたもの
で、無駄なラインメモリを削減することにより、部品点
数を減らして装置の簡素化及びコストダウンを図ること
を目的とする。

【００１０】

【課題を解決するための手段】このため、本発明は、画
像情報を光電変換して読み取ったＡ／Ｄ変換後の画像デ
ータを用いて、主走査方向の画像データを電気的に拡大
・縮小する画像処理を行い、出力装置への出力を行う画
像処理装置であって、クロックに同期して画像処理部に
連続的に画像データが入力され、画像処理部で拡大・縮
小処理された変換画像データが前記クロックに同期して
画像処理部から連続的に出力装置へ出力される構成のも
のにおいて、画像処理部に、少なくとも拡大・縮小の倍
率に応じて前記画像データを拡大・縮小処理して変換画
像データを作成するデータ補間部と、２走査線分の一対
のラインメモリとを備え、拡大時は前記一対のラインメ
モリがデータ補間部の前段に位置するように、また縮小
時は前記一対のラインメモリがデータ補間部の後段に位
置するように、一対のラインメモリとデータ補間部との
位置を切り換える切換手段と、拡大時は一方のラインメ
モリへ画像データを連続的に入力すると同時に他方のラ
インメモリに書き込まれた１走査線分の画像データを拡
大倍率に応じて間欠的に読み出してデータ補間部へ画像
データを入力し、且つ、データ補間部から拡大処理され
た変換画像データを連続的に出力し、縮小時は画像デー
タをデータ補間部へ直接連続的に入力し、且つ、データ
補間部から一方のラインメモリへ変換画像データを縮小
倍率に応じて間欠的に書き込むと同時に他方のラインメ
モリに書き込まれた変換画像データを連続的に読み出し
出力装置へ出力するよう拡大・縮小時のタイミングを制
御する拡大・縮小タイミング制御手段とを備えて構成し
た。

【００１１】ここで、前記ラインメモリがランダムアク
セス可能なメモリ構造である時、拡大時に倍率に応じて
ラインメモリからの読み出し開始アドレスを指定でき、
縮小時に倍率に応じてラインメモリへの書き込みアドレ
スを指定できる構成とするとよい。また、前記ラインメ
モリがファーストイン・ファーストアウト構造のメモリ
である時は、拡大時に倍率に応じてラインメモリへの書
き込み開始位置を設定でき、縮小時に倍率に応じてライ
ンメモリからの読み出し開始位置を設定できる構成とす
るとよい。

【００１２】前記拡大・縮小タイミング制御手段は、少
なくとも１つの加算器と、該加算器の出力を記憶するラ
ッチ回路とを備えて構成され、前記加算器の一方の入力
には、変換倍率の逆数が入力され、他方の入力には前記
ラッチ回路出力の少数部が入力され、前記ラッチ回路出
力の整数部の値に応じて拡大・縮小処理時の読み出し、
書き込みのタイミングを制御するように構成した。

【００１３】また、拡大時には前記拡大・縮小タイミン
グ制御手段のラッチ回路出力の整数部が“０”のときラ
インメモリからの読み出しを休みデータ補間部にて使用
するデータを前回と同じデータとし、前記整数部が
“１”のとき次のデータが読み出されるようにし、縮小
時には前記ラッチ回路出力の整数部が“１”のときライ
ンメモリに新たなデータを書き込み、前記整数部が
“２”のときラインメモリにデータを書き込まないよう
にし且つ前記加算器からの出力を１回のみラッチ回路に
取り込むのを停止するよう構成した。

【００１４】

【作用】かかる構成において、拡大時には、一対のライ
ンメモリをデータ補間部の前段に位置させることで、読
み取った原画の画像データを一旦ラインメモリに記憶さ
せ、データ補間部へ間欠的に入力させることができる。
そして、データ補間部からは出力装置側に連続的に変換
データを出力させる。

【００１５】また、縮小時には、一対のラインメモリを
データ補間部の後段に位置させることで、読み取った原
画の画像データを連続的にデータ補間部へ入力する一
方、データ補間部からはラインメモリに間欠的に変換デ
ータを書き込ませた後、出力装置側に連続的に出力させ
ることができる。このように、拡大時と縮小時とで、一
対のラインメモリをデータ補間部の前段と後段に切換接
続することで、従来よりラインメモリ数を削減できる。

【００１６】また、ラインメモリにランダムアクセス可
能なメモリを使用した場合に、拡大時に倍率に応じてラ
インメモリからの読み出し開始アドレスを指定でき、縮
小時に倍率に応じてラインメモリへの書き込みアドレス
を指定できるよう構成したり、或いは、ラインメモリが
ファーストイン・ファーストアウト構造のメモリである
時に、拡大時に倍率に応じてラインメモリへの書き込み
開始位置を設定でき、縮小時に倍率に応じてラインメモ
リからの読み出し開始位置を設定できるよう構成すれ
ば、拡大・縮小した画像を記録する場合に、記録紙上で
画像位置が偏って記録されたり、必要な余白部分まで拡
大記録されて画像がはみ出たりする心配がなく、記録紙
上の中央線を基準として正しい位置に記録することがで
きるようになる。

【００１７】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１及び図２は、本発明の一実施例を示してい
る。図１において、ＣＣＤ等の光電変換素子を主走査方
向に列設してなる画像読取装置により光電変換して読み
取った画像は、Ａ／Ｄ変換後、シェーデング補正、色分
離、その他の画像処理がなされて所定ビットの画像デー
タに変換された後、２走査線分の一対のラインメモリ１
１Ａ，１１Ｂ、データ補間回路１２及び拡大・縮小タイ
ミング制御手段としての変倍タイミング回路１３等を備
えた図１に示す画像処理部に入力される。この画像処理
部では、入力された画像データを設定倍率に応じて拡大
・縮小処理して変換画像データを作成した後、図示しな
い出力装置へ出力され、レーザ記録或いは画像メモリへ
のファイリングがなされる。

【００１８】ここで、画像処理部には、切換手段として
のセレクタ１４，１５が設けられており、これらセレク
タ１４，１５は、変倍タイミング回路１３からの変倍指
令に従って、拡大時と縮小時とで切換えられる。拡大時
は、セレクタ１４，１５がａ側に切換えられ、一対のラ
インメモリ１１Ａ，１１Ｂがデータ補間回路１２の前段
に位置するようになる。即ち、入力画像データが、ライ
ンメモリ１１Ａ，１１Ｂに一旦書き込まれた後に、デー
タ補間回路１２へ入力される。縮小時は、セレクタ１
４，１５がｂ側に切換えられ、一対のラインメモリ１１
Ａ，１１Ｂがデータ補間回路１２の後段に位置するよう
になる。即ち、入力画像データが、データ補間回路１２
へ直接入力された後、ラインメモリ１１Ａ，１１Ｂに書
き込まれる。

【００１９】また、セレクタ１６，１７がラインメモリ
１１Ａ，１１Ｂの前後に設けられ、変倍タイミング回路
１３からの指令によって１走査線分の読み込み終了毎に
切換えられる。この場合、セレクタ１６，１７は、一方
のラインメモリ１１Ａ（又は１１Ｂ）が書き込みモード
の時に他方のラインメモリ１１Ｂ（又は１１Ａ）が読み
出しモードとなるよう相補的に切換制御される。このた
め、例えばセレクタ１７側にはインバータ１８を介して
指令信号が供給される。

【００２０】画像データの拡大・縮小処理は、変倍タイ
ミング回路１３からラインメモリ１１Ａ，１１Ｂ及びデ
ータ補間回路１２に供給される各タイミング信号に基づ
いて行われる。即ち、変倍タイミング回路１３は、拡大
時は、データ補間回路１２の前段側に切換位置させた一
方のラインメモリ１１Ａ（又は１１Ｂ）へ画像データを
連続的に入力すると同時に他方のラインメモリ１１Ｂ
（又は１１Ａ）に書き込まれた１走査線分の画像データ
を拡大倍率に応じて間欠的に読み出してデータ補間回路
１２へ画像データを入力し、且つ、データ補間回路１２
から拡大処理された変換画像データを連続的に出力装置
側に出力するよう、各ラインメモリ１１Ａ，１１Ｂの書
き込み及び読み出しタイミング及びデータ補間回路１２
のデータ出力タイミングを制御する。また、縮小時は、
画像データをデータ補間回路１２へ直接連続的に入力
し、且つ、データ補間回路１２からその後段側に切換位
置させた一方のラインメモリ１１Ａ（又は１１Ｂ）へ変
換画像データを縮小倍率に応じて間欠的に書き込むと同
時に他方のラインメモリ１１Ｂ（又は１１Ａ）に書き込
まれた変換画像データを連続的に読み出し出力装置へ出
力するよう、各ラインメモリ１１Ａ，１１Ｂの書き込み
及び読み出しタイミング及びデータ補間回路１２のデー
タ出力タイミングを制御する。

【００２１】図２に変倍タイミング回路１３の具体的な
回路構成を示す。図２において、本実施例の変倍タイミ
ング回路１３は、１つの加算器２１と、該加算器２１の
出力を記憶するラッチ回路としてのＤフリップフロップ
回路２２（以下、Ｄ−Ｆ．Ｆ回路２２とする）と、これ
とは別のＤ−Ｆ．Ｆ回路２３と、２つのＡＮＤゲート２
４，２５と３つのＮＯＴ回路２６〜２８等を備えて構成
される。ここで前記加算器２１は、指定された倍率の逆
数（倍率をｍとすると１／ｍ）とＤ−Ｆ．Ｆ回路２２の
小数部ｐ（出力端子Ｑ₂の出力）を加算するものであ
る。ここで、前記小数部ｐは、図３に示すように、変換
画素Ｄ_out（データ補間回路１２の出力）と原画素Ｄ_1,
Ｄ₂（データ補間回路１２への入力データ）との位置関
係を示すことになる。尚、Ｄ−Ｆ．Ｆ回路２２は、加算
器２１からの出力の整数部ｎが“１”のとき出力端子Ｑ
₁が立ち上がり、“２”のとき出力端子Ｑ₀が立ち上が
る。

【００２２】かかる変倍タイミング回路１３の動作を説
明する。拡大時は、加算器２１の一方の入力である倍率
の逆数１／ｍは１より小さい値となるので、加算器２１
の加算結果の整数部ｎは“０”か“１”の値を持つ。そ
して、加算器２１の加算結果の整数部ｎが“０”である
ということは、図３に示すように、変換画素Ｄ_out1がそ
の前に求めた変換画素Ｄ_out0にて使用した同じ原画素Ｄ
₁，Ｄ₂を使用して作成される。そのため、データ補間
回路１２内の原画素データはそのまま保持するようにす
る。一方、加算器２１の加算結果の整数部ｎが“１”で
ある（出力端子Ｑ₁が立ち上がる）ということは、図３
において、変換画素Ｄ_out2が原画素Ｄ₂の図中右側に位
置することを意味し、データ補間回路１２では原画素Ｄ
₁，Ｄ₂の代わりに原画素Ｄ₂，Ｄ₃を使用して変換画
素Ｄ _out3を作成するため、データ補間回路１２へ次の原
画素Ｄ₃を入力するようにする。

【００２３】これにより、拡大時は、ラインメモリ１１
Ａ又は１１Ｂ内のデータは、整数部ｎが“１”のときに
読み出されてデータ補間回路１２へ入力され、整数部が
“０”の時には読み出しが行われずデータ補間回路１２
へのデータ入力がない。このようにして、拡大時にはデ
ータ補間回路１２へのデータの入力が間欠的に行われ
る。

【００２４】一方、縮小時は、加算器２１の一方の入力
である倍率の逆数１／ｍは１より大きい値となるので、
例えば0.5 倍以上では、加算器２１の加算結果の整数部
ｎは“１”か“２”の値を持つ。そして、加算器２１の
加算結果の整数部ｎが“１”である時は、データ補間回
路１２からの出力は有効な変換画素であるので、ライン
メモリ１１Ａ又は１１Ｂに書き込みを行う。一方、加算
器２１の加算結果の整数部ｎが“２”である（出力端子
Ｑ₀が立ち上がる）時は、データ補間回路１２からの出
力は無効な変換画素であるので、ラインメモリ１１Ａ又
は１１Ｂへのデータの書き込みは行わない。また、整数
部ｎが“２”となって出力端子Ｑ₀が立ち上がると、そ
れ以前においてＤ−Ｆ．Ｆ回路２３の端子Ｑの出力が
“Ｌ”であってＮＯＴ回路２７を介してＡＮＤゲート２
５の一方の入力が“Ｈ”になっているので、ＡＮＤゲー
ト２５の出力が“Ｈ”となってＮＯＴ回路２８を介して
Ｄ−Ｆ．Ｆ回路２２の端子ＣＥの入力が“Ｌ”となり、
Ｄ−Ｆ．Ｆ回路２２をディスイネーブル状態とする。ま
た、出力端子Ｑ₀の立ち上がりによってＡＮＤゲート２
４の出力が“Ｈ”となってＤ−Ｆ．Ｆ回路２３の端子Ｄ
の入力が“Ｈ”状態となる。そして、次のクロック入力
によって、Ｄ−Ｆ．Ｆ回路２３の端子Ｑの出力が“Ｈ”
となり、ＡＮＤゲート２５の出力が“Ｌ”となって、Ｄ
−Ｆ．Ｆ回路２２が再びイネーブル状態に復帰する。従
って、整数部ｎが“２”になると、１クロック分、Ｄ−
Ｆ．Ｆ回路２２をディスイネーブル状態として加算出力
の受付を停止する。

【００２５】これにより、縮小時は、データ補間回路１
２から出力される変換画像データは、整数部ｎが“１”
のときにラインメモリ１１Ａ又は１１Ｂ内に書き込ま
れ、整数部が“２”の時には書き込みが行われない。こ
のようにして、縮小時にはデータ補間回路１２からライ
ンメモリ１１Ａ又は１１Ｂへのデータの書き込みが間欠
的に行われる。

【００２６】ここで、図４にデータ補間回路１２の具体
的な回路構成を示す。入力データを順番に取り込むＤ−
Ｆ．Ｆ回路３０，３１と、入力データと変倍タイミング
回路１３にて得られた小数部Ｐ，（１−Ｐ）とをそれぞ
れ乗算する乗算器３２，３３と、両乗算器３２，３３の
出力を加算する加算器３４と、加算器３４の出力を取り
込むＤ−Ｆ．Ｆ回路３５とからなる。そして、拡大時、
原画素Ｄ₁，Ｄ₂のデータを保持するために、Ｄ−Ｆ．
Ｆ回路３０，３１のクロックイネーブルを制御する。

【００２７】尚、この例においては、データ補間方法と
して以下の式で示す線形補間方法を示した。Ｄ_out0＝Ｐ×Ｄ₂＋（１−Ｐ）×Ｄ₁ かかる構成によれば、２つのラインメモリ１１Ａ，１１
Ｂを設けるだけで、従来と同様に、同一のクロック周波
数で拡大・縮小処理する画像処理部へのデータ入力と画
像処理部からのデータ出力を連続的に行うことができ、
ラインメモリの従来装置に対して半分にでき、装置の簡
素化及びコストダウンを図ることができるようになる。

【００２８】ところで、画像読み取り或いは画像記録が
原稿（記録紙）の中央を基準にして実行されるような画
像処理装置に適用する場合、拡大時は、図５に示すよう
に、ラインメモリに書き込んだ入力画像データの途中か
らデータ補間回路１２に入力する必要がある。このた
め、ラインメモリ１１Ａ，１１Ｂに、ランダムアクセス
可能なメモリ、例えばＳＲＡＭ等を使用した場合には、
読み出し開始アドレスを拡大倍率に応じて設定できるよ
うに構成する。また、ＦＩＦＯ（ファーストイン・ファ
ーストアウト）メモリを使用した場合には、入力画像デ
ータのラインメモリへの書き込み開始位置を拡大倍率に
応じて設定できるように構成する。

【００２９】また、縮小時は、図６に示すように、ライ
ンメモリ１１Ａ，１１Ｂに、ランダムアクセス可能なメ
モリ、例えばＳＲＡＭ等を使用した場合には、データ補
間後の画像データのメモリへの書き込み開始アドレスを
縮小倍率に応じて設定できるように構成する。また、Ｆ
ＩＦＯメモリを使用した場合には、ラインメモリからの
読み出し開始位置を縮小倍率に応じて設定できるように
構成する。

【００３０】このようにすれば、拡大時及び縮小時共
に、記録紙の中央に拡大画像や縮小画像を正しく記録す
ることができ、拡大時に余白部分も拡大されて画像が記
録紙からはみ出したり、縮小画像が記録紙上に偏って記
録されることを防止できる。尚、ＦＩＦＯメモリを使用
した場合、一対のラインメモリ１１Ａ，１１Ｂをシリア
ルに接続して構成することもできる。即ち、ＦＩＦＯメ
モリは、通常、データ入力端子とデータ出力端子を別々
に持っており、前段のラインメモリ１１Ａにデータを書
き込んでいる最中に、その前に書き込んだデータを読み
出すことができるので、ｎライン目のデータをラインメ
モリ１１Ａに書き込んでいる最中に、（ｎ−１）ライン
目のデータを読み出し後段のラインメモリ１１Ｂにデー
タを移動させ、そのデータをラインメモリ１１Ｂから読
み出すことにより目的を達成できる。

【００３１】このとき、拡大時は、ラインメモリ１１Ｂ
からのデータ読み出しを間欠的に行い、縮小時には、ラ
インメモリ１１Ａへのデータ書き込みを間欠的に行うよ
うにする。

【００３２】

【発明の効果】以上説明したように本発明によれば、拡
大時と縮小時とでラインメモリとデータ補間部との位置
を入れ換えることにより、ラインメモリ数を半分に削減
でき、部品点数の削減により、画像処理装置の簡素化及
びコストダウンを図ることができる。

【００３３】また、ラインメモリに、ランダムアクセス
可能なメモリを使用した場合に倍率に応じて拡大時はラ
インメモリからの読み出し開始アドレスを指定でき、縮
小時はラインメモリへの書き込みアドレスを指定できる
構成とし、ラインメモリに、ファーストイン・ファース
トアウト構造のメモリを使用した場合には、倍率に応じ
て拡大時にラインメモリへの書き込み開始位置を設定で
き、縮小時にラインメモリからの読み出し開始位置を設
定できる構成とすれば、それぞれ拡大・縮小時に記録紙
上の中央を基準として画像の記録ができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す概略構成図

【図２】同上実施例の変倍タイミング回路の回路図

【図３】画像データの入出力タイミングを説明する図

【図４】データ補間回路の具体的な回路例を示す図

【図５】拡大時における中央基準の記録説明のための図

【図６】縮小時における中央基準の記録説明のための図

【図７】従来装置の概略図

【図８】拡大時のデータ補間回路の画像データ入出力状
態を示す図

【図９】縮小時のデータ補間回路の画像データ入出力状
態を示す図

【符号の説明】

１１Ａ，１１Ｂラインメモリ１２データ補間回路１３変倍タイミング回路１４，１５セレクタ１６，１７セレクタ２１加算器２２，２３Ｄ−Ｆ．Ｆ回路２４，２５ＡＮＤゲート２６〜２８ＮＯＴ回路

Claims

【特許請求の範囲】

【請求項１】画像情報を光電変換して読み取ったＡ／Ｄ
変換後の画像データを用いて、主走査方向の画像データ
を電気的に拡大・縮小する画像処理を行い、出力装置へ
の出力を行う画像処理装置であって、クロックに同期し
て画像処理部に連続的に画像データが入力され、画像処
理部で拡大・縮小処理された変換画像データが前記クロ
ックに同期して画像処理部から連続的に出力装置へ出力
される構成のものにおいて、画像処理部に、少なくとも拡大・縮小の倍率に応じて前
記画像データを拡大・縮小処理して変換画像データを作
成するデータ補間部と、２走査線分の一対のラインメモ
リとを備え、拡大時は前記一対のラインメモリがデータ補間部の前段
に位置するように、また縮小時は前記一対のラインメモ
リがデータ補間部の後段に位置するように、一対のライ
ンメモリとデータ補間部との位置を切り換える切換手段
と、拡大時は一方のラインメモリへ画像データを連続的に入
力すると同時に他方のラインメモリに書き込まれた１走
査線分の画像データを拡大倍率に応じて間欠的に読み出
してデータ補間部へ画像データを入力し、且つ、データ
補間部から拡大処理された変換画像データを連続的に出
力し、縮小時は画像データをデータ補間部へ直接連続的
に入力し、且つ、データ補間部から一方のラインメモリ
へ変換画像データを縮小倍率に応じて間欠的に書き込む
と同時に他方のラインメモリに書き込まれた変換画像デ
ータを連続的に読み出し出力装置へ出力するよう拡大・
縮小時のタイミングを制御する拡大・縮小タイミング制
御手段と、を備えて構成したことを特徴とする画像処理装置。
【請求項２】前記ラインメモリがランダムアクセス可能
なメモリ構造である時、拡大時に倍率に応じてラインメ
モリからの読み出し開始アドレスを指定でき、縮小時に
倍率に応じてラインメモリへの書き込みアドレスを指定
できる構成としたことを特徴とする請求項１記載の画像
処理装置。
【請求項３】前記ラインメモリがファーストイン・ファ
ーストアウト構造のメモリである時、拡大時に倍率に応
じてラインメモリへの書き込み開始位置を設定でき、縮
小時に倍率に応じてラインメモリからの読み出し開始位
置を設定できる構成としたことを特徴とする請求項１記
載の画像処理装置。
【請求項４】前記拡大・縮小タイミング制御手段は、少
なくとも１つの加算器と、該加算器の出力を記憶するラ
ッチ回路とを備えて構成され、前記加算器の一方の入力
には、変換倍率の逆数が入力され、他方の入力には前記
ラッチ回路出力の少数部が入力され、前記ラッチ回路出
力の整数部の値に応じて拡大・縮小処理時の読み出し、
書き込みのタイミングを制御するように構成したことを
特徴とする請求項１記載の画像処理装置。
【請求項５】拡大時には前記拡大・縮小タイミング制御
手段のラッチ回路出力の整数部が“０”のときラインメ
モリからの読み出しを休みデータ補間部にて使用するデ
ータを前回と同じデータとし、前記整数部が“１”のと
き次のデータが読み出されるようにし、縮小時には前記
ラッチ回路出力の整数部が“１”のときラインメモリに
新たなデータを書き込み、前記整数部が“２”のときラ
インメモリにデータを書き込まないようにし且つ前記加
算器からの出力を１回のみラッチ回路に取り込むのを停
止するよう構成したことを特徴とする請求項４記載の画
像処理装置。