JPH07235642A - 基準電位発生回路 - Google Patents
基準電位発生回路Info
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- JPH07235642A JPH07235642A JP6297646A JP29764694A JPH07235642A JP H07235642 A JPH07235642 A JP H07235642A JP 6297646 A JP6297646 A JP 6297646A JP 29764694 A JP29764694 A JP 29764694A JP H07235642 A JPH07235642 A JP H07235642A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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Abstract
(57)【要約】
【目的】 非常に単純な構成で，温度およびプロセス・
パラメータが変化しても正確で，かつ，安定した基準電
位を供給することができ，同時に電源供給に対しても安
定している回路構成を提供する。 【構成】 少なくとも１つの電界効果トランジスタ（Ｍ
１）１０３と，それに関連する供給電源Ｖｃｃとアース
間において直列に接続された抵抗性バイアス・エレメン
ト（Ｒ）１０２とから構成され，さらに，基準電位が２
つのトランジスタの各々のスレッショルド電圧間の差と
して取り出させるようにトランジスタ１０３に第２の電
界効果トランジスタ（Ｍ２）１０４を接続している。
パラメータが変化しても正確で，かつ，安定した基準電
位を供給することができ，同時に電源供給に対しても安
定している回路構成を提供する。 【構成】 少なくとも１つの電界効果トランジスタ（Ｍ
１）１０３と，それに関連する供給電源Ｖｃｃとアース
間において直列に接続された抵抗性バイアス・エレメン
ト（Ｒ）１０２とから構成され，さらに，基準電位が２
つのトランジスタの各々のスレッショルド電圧間の差と
して取り出させるようにトランジスタ１０３に第２の電
界効果トランジスタ（Ｍ２）１０４を接続している。
Description
【０００１】
【産業上の利用分野】本発明は，安定した基準電位を発
生するための基準電位発生回路に関し，より詳細には，
温度およびプロセス・パラメータに対して補償され，供
給電圧値に関連して非常に安定している基準電位を提供
することができる基準電位発生回路に関するものであ
る。
生するための基準電位発生回路に関し，より詳細には，
温度およびプロセス・パラメータに対して補償され，供
給電圧値に関連して非常に安定している基準電位を提供
することができる基準電位発生回路に関するものであ
る。
【０００２】
【従来の技術】公知のように，多くの種類の電子回路
は，長時間安定した基準電位Ｖｒｅｆを必要とする。例
えば，電子回路に対する供給電圧Ｖｃｃからそのような
基準電位を引き出すために，いくつかの方式が提案され
ている。それを達成するための最も単純な方法は，例え
ば，供給電圧Ｖｃｃを抵抗分割することである。換言す
ると，抵抗分割器を供給電極とアースとの間に接続し，
基準電位を抵抗器接続ノードから取り出すようにすれば
足りる。
は，長時間安定した基準電位Ｖｒｅｆを必要とする。例
えば，電子回路に対する供給電圧Ｖｃｃからそのような
基準電位を引き出すために，いくつかの方式が提案され
ている。それを達成するための最も単純な方法は，例え
ば，供給電圧Ｖｃｃを抵抗分割することである。換言す
ると，抵抗分割器を供給電極とアースとの間に接続し，
基準電位を抵抗器接続ノードから取り出すようにすれば
足りる。
【０００３】しかしながら，こうした方式にあっては，
以下に示すような重大な問題が発生する。すなわち，第
１に，集積回路用抵抗器には幅のある製造許容誤差があ
り，その結果，その値を正確に知ることは不可能であ
る。その結果，目標電圧からずれてしまうような基準電
位が得られる場合がある。第２に，抵抗器の集積にあっ
ては，集積コストに不利に反映する回路面積の観点から
見て不利である。加えて，基準電位は，回路動作温度か
らの熱的ドリフトおよび／または供給電圧との干渉によ
って影響を受ける場合がある。図２に示すような，トラ
ンジスタ・タイプの分割器２００を用いて，改良型の抵
抗分割器を構成することができる。例えば，図示のよう
に３つのＭＯＳトランジスタ２０１ａ〜２０１ｃを直列
に配列して，温度に影響を受けない基準電位を得ること
ができる。
以下に示すような重大な問題が発生する。すなわち，第
１に，集積回路用抵抗器には幅のある製造許容誤差があ
り，その結果，その値を正確に知ることは不可能であ
る。その結果，目標電圧からずれてしまうような基準電
位が得られる場合がある。第２に，抵抗器の集積にあっ
ては，集積コストに不利に反映する回路面積の観点から
見て不利である。加えて，基準電位は，回路動作温度か
らの熱的ドリフトおよび／または供給電圧との干渉によ
って影響を受ける場合がある。図２に示すような，トラ
ンジスタ・タイプの分割器２００を用いて，改良型の抵
抗分割器を構成することができる。例えば，図示のよう
に３つのＭＯＳトランジスタ２０１ａ〜２０１ｃを直列
に配列して，温度に影響を受けない基準電位を得ること
ができる。
【０００４】
【発明が解決しようとする課題】しかしながら，上記従
来の方式にあっては，供給電圧Ｖｃｃに密接に依存する
基準電位しか供給できないという欠点を有している。ま
た，このタイプの方式の電圧は，ＭＯＳトランジスタの
スレッショルド電圧の３倍以下のレベルではあり得ない
ため，低い電位での回路の使用を不可能にするという問
題点があった。さらに，上記先行技術に係る方式は，回
路の複雑さの増大という代償を支払ってのみ，安定した
基準電位を得ることができ，加えて，基準電位を正確な
方法で設定することができないという問題点があった。
来の方式にあっては，供給電圧Ｖｃｃに密接に依存する
基準電位しか供給できないという欠点を有している。ま
た，このタイプの方式の電圧は，ＭＯＳトランジスタの
スレッショルド電圧の３倍以下のレベルではあり得ない
ため，低い電位での回路の使用を不可能にするという問
題点があった。さらに，上記先行技術に係る方式は，回
路の複雑さの増大という代償を支払ってのみ，安定した
基準電位を得ることができ，加えて，基準電位を正確な
方法で設定することができないという問題点があった。
【０００５】本発明は，上記に鑑みてなされたものであ
って，非常に単純な構成で，温度およびプロセス・パラ
メータが変化しても正確で，かつ，安定した基準電位を
供給することができ，同時に電源供給に対しても安定し
ている回路構成を提供する基準電位発生回路を得ること
を目的とする。
って，非常に単純な構成で，温度およびプロセス・パラ
メータが変化しても正確で，かつ，安定した基準電位を
供給することができ，同時に電源供給に対しても安定し
ている回路構成を提供する基準電位発生回路を得ること
を目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係る基準電位発生回路は，温度および
プロセス・パラメータが変化した場合にも安定した基準
電位を発生するための，少なくとも１つの電界効果トラ
ンジスタと，供給電源とアースとの間に直列に接続され
た関連抵抗性バイアス・エレメントとから構成される基
準電位発生回路において，前記電界効果トランジスタ
に，前記基準電位を該トランジスタのそれぞれのスレッ
ショルド電圧間における差として取り出すことができる
ように第２の電界効果トランジスタを接続したものであ
る。
めに，請求項１に係る基準電位発生回路は，温度および
プロセス・パラメータが変化した場合にも安定した基準
電位を発生するための，少なくとも１つの電界効果トラ
ンジスタと，供給電源とアースとの間に直列に接続され
た関連抵抗性バイアス・エレメントとから構成される基
準電位発生回路において，前記電界効果トランジスタ
に，前記基準電位を該トランジスタのそれぞれのスレッ
ショルド電圧間における差として取り出すことができる
ように第２の電界効果トランジスタを接続したものであ
る。
【０００７】また，請求項２に係る基準電位発生回路
は，前記電界効果トランジスタおよび第２の電界効果ト
ランジスタが，ナチュラルＭＯＳタイプである。
は，前記電界効果トランジスタおよび第２の電界効果ト
ランジスタが，ナチュラルＭＯＳタイプである。
【０００８】また，請求項３に係る基準電位発生回路
は，前記電界効果トランジスタが，ナチュラルｐ−チャ
ンネルＭＯＳである。
は，前記電界効果トランジスタが，ナチュラルｐ−チャ
ンネルＭＯＳである。
【０００９】また，請求項４に係る基準電位発生回路
は，前記第２の電界効果トランジスタが，ナチュラルｐ
−チャンネルＭＯＳである。
は，前記第２の電界効果トランジスタが，ナチュラルｐ
−チャンネルＭＯＳである。
【００１０】また，請求項５に係る基準電位発生回路
は，前記電界効果トランジスタおよび第２の電界効果ト
ランジスタの両方が，それぞれのゲート端子およびドレ
イン端子を共に接続したダイオード構成により回路内に
おいて接続されているものである。
は，前記電界効果トランジスタおよび第２の電界効果ト
ランジスタの両方が，それぞれのゲート端子およびドレ
イン端子を共に接続したダイオード構成により回路内に
おいて接続されているものである。
【００１１】また，請求項６に係る基準電位発生回路
は，前記第２の電界効果トランジスタが，少なくとも１
つの端子を前記電界効果トランジスタと共通に保有して
いるものである。
は，前記第２の電界効果トランジスタが，少なくとも１
つの端子を前記電界効果トランジスタと共通に保有して
いるものである。
【００１２】また，請求項７に係る基準電位発生回路
は，前記共通の端子が，前記電界効果トランジスタおよ
び第２の電界効果トランジスタのソース端子である。
は，前記共通の端子が，前記電界効果トランジスタおよ
び第２の電界効果トランジスタのソース端子である。
【００１３】また，請求項８に係る基準電位発生回路
は，前記第２の電界効果トランジスタが，前記関連抵抗
性バイアス・エレメントに接続されたドレイン端子と基
準電位を取り出すために用いられるソース端子を有して
いるものである。
は，前記第２の電界効果トランジスタが，前記関連抵抗
性バイアス・エレメントに接続されたドレイン端子と基
準電位を取り出すために用いられるソース端子を有して
いるものである。
【００１４】
【作用】本発明によって開示された技術的思想は，第１
のナチュラルＰ−チャンネルＭＯＳトランジスタを，こ
れもナチュラル第２のｎ−チャンネルＭＯＳトランジス
タと共に使用するものであり，基準電位はこれら２つの
トランジスタのスレッショルド電圧間における差として
得られるものである。この技術的思想に基づいて上記の
技術的な課題は，上記特許請求の範囲に記載された特徴
部分により定義されているような回路によって解決され
る。
のナチュラルＰ−チャンネルＭＯＳトランジスタを，こ
れもナチュラル第２のｎ−チャンネルＭＯＳトランジス
タと共に使用するものであり，基準電位はこれら２つの
トランジスタのスレッショルド電圧間における差として
得られるものである。この技術的思想に基づいて上記の
技術的な課題は，上記特許請求の範囲に記載された特徴
部分により定義されているような回路によって解決され
る。
【００１５】本発明による回路の特徴と利点は，例示の
ためであって，本発明を限定するものではない１つの実
施例に関する以下の説明と関連図面を参照することによ
って明白になる。
ためであって，本発明を限定するものではない１つの実
施例に関する以下の説明と関連図面を参照することによ
って明白になる。
【００１６】
【実施例】以下，この発明に係る基準電位発生回路の実
施例を図面に基づいて詳細に説明する。図１は，この発
明の実施例に係る基準電位発生回路の構成を示す回路図
であり，図において，１００は比較器１０１に対する入
力として機能することができる，安定した基準電位を発
生するための電子回路（基準電位発生回路）である。電
子回路１００において，Ｖｒｅｆで示す基準電位を供給
電源Ｖｃｃから得ることができる。
施例を図面に基づいて詳細に説明する。図１は，この発
明の実施例に係る基準電位発生回路の構成を示す回路図
であり，図において，１００は比較器１０１に対する入
力として機能することができる，安定した基準電位を発
生するための電子回路（基準電位発生回路）である。電
子回路１００において，Ｖｒｅｆで示す基準電位を供給
電源Ｖｃｃから得ることができる。
【００１７】この電子回路１００は，より具体的には，
電圧源ＶｃｃとアースＧＮＤとの間に接続されており，
バイアス・レジスタ（Ｒ）１０２，第１のトランジスタ
（Ｍ１）１０３，および，第２のトランジスタ（Ｍ２）
１０４とから構成されている。
電圧源ＶｃｃとアースＧＮＤとの間に接続されており，
バイアス・レジスタ（Ｒ）１０２，第１のトランジスタ
（Ｍ１）１０３，および，第２のトランジスタ（Ｍ２）
１０４とから構成されている。
【００１８】バイアス・レジスタ（Ｒ）１０２は，その
ゲート電極がアースされているＰ−チャンネル・タイプ
のバイアスＭＯＳトランジスタと取り替えることがで
き，これは，集積回路を構成するには好ましい回路の実
施例である。
ゲート電極がアースされているＰ−チャンネル・タイプ
のバイアスＭＯＳトランジスタと取り替えることがで
き，これは，集積回路を構成するには好ましい回路の実
施例である。
【００１９】第１のトランジスタ（Ｍ１）１０３および
第２のトランジスタ（Ｍ２）１０４は，ＭＯＳタイプの
電界効果トランジスタであり，その各々は，ドレイン端
子Ｄ１（１０３ａ）／Ｄ２（１０４ａ），ソース端子Ｓ
１（１０３ｂ）／Ｓ２（１０４ｂ），そして，コントロ
ール・ゲート端子Ｇ１（１０３ｃ）／Ｇ２（１０４ｃ）
を有している。
第２のトランジスタ（Ｍ２）１０４は，ＭＯＳタイプの
電界効果トランジスタであり，その各々は，ドレイン端
子Ｄ１（１０３ａ）／Ｄ２（１０４ａ），ソース端子Ｓ
１（１０３ｂ）／Ｓ２（１０４ｂ），そして，コントロ
ール・ゲート端子Ｇ１（１０３ｃ）／Ｇ２（１０４ｃ）
を有している。
【００２０】第１のトランジスタ（Ｍ１）１０３は，ナ
チュラルｐ−チャンネルＭＯＳであり，第２のトランジ
スタ（Ｍ２）１０４は，ナチュラルｎ−チャンネルＭＯ
Ｓである。
チュラルｐ−チャンネルＭＯＳであり，第２のトランジ
スタ（Ｍ２）１０４は，ナチュラルｎ−チャンネルＭＯ
Ｓである。
【００２１】いわゆる“ナチュラル”タイプのトランジ
スタは，そのスレッショルド電圧が温度および／または
パラメータに同様の方法で関連付けられている。したが
って，それらのスレッショルド電圧の差は，そうしたパ
ラメータが変化しても一定のレベルに保持される。
スタは，そのスレッショルド電圧が温度および／または
パラメータに同様の方法で関連付けられている。したが
って，それらのスレッショルド電圧の差は，そうしたパ
ラメータが変化しても一定のレベルに保持される。
【００２２】加えて，第１のトランジスタ（Ｍ１）１０
３および第２のトランジスタ（Ｍ２）１０４は，両方と
も，電子回路１００においてダイオード構成，すなわ
ち，各々コントロール・ゲート端子（Ｇ１／Ｇ２）１０
３ｃ，１０４ｃとドレイン端子（Ｄ１／Ｄ２）１０３
ａ，１０４ａが接続されている。
３および第２のトランジスタ（Ｍ２）１０４は，両方と
も，電子回路１００においてダイオード構成，すなわ
ち，各々コントロール・ゲート端子（Ｇ１／Ｇ２）１０
３ｃ，１０４ｃとドレイン端子（Ｄ１／Ｄ２）１０３
ａ，１０４ａが接続されている。
【００２３】特に，第１のトランジスタ（Ｍ１）１０３
のコントロール・ゲート端子（Ｇ１）１０３ｃはドレイ
ン端子（Ｄ１）１０３ａに短絡されており，第２のトラ
ンジスタ（Ｍ２）１０４のコントロール・ゲート端子
（Ｇ２）１０４ｃはドレイン端子（Ｄ２）１０４ａに短
絡されている。また，第１のトランジスタ（Ｍ１）１０
３は，バイアス・レジスタ（Ｒ）１０２に接続されたソ
ース端子（Ｓ１）１０３ｂとアースで接地されたドレイ
ン端子（Ｄ１）１０３ａとを有している。バイアス・レ
ジスタ（Ｒ）１０２の他端は電圧源Ｖｃｃに接続されて
いる。
のコントロール・ゲート端子（Ｇ１）１０３ｃはドレイ
ン端子（Ｄ１）１０３ａに短絡されており，第２のトラ
ンジスタ（Ｍ２）１０４のコントロール・ゲート端子
（Ｇ２）１０４ｃはドレイン端子（Ｄ２）１０４ａに短
絡されている。また，第１のトランジスタ（Ｍ１）１０
３は，バイアス・レジスタ（Ｒ）１０２に接続されたソ
ース端子（Ｓ１）１０３ｂとアースで接地されたドレイ
ン端子（Ｄ１）１０３ａとを有している。バイアス・レ
ジスタ（Ｒ）１０２の他端は電圧源Ｖｃｃに接続されて
いる。
【００２４】ソース端子（Ｓ１）１０３ｂは，第２のト
ランジスタ（Ｍ２）１０４のドレイン端子（Ｄ２）１０
４ａと共通である。第２のトランジスタ（Ｍ２）の他の
ソース端子（Ｓ２）１０４ｂは，所望の基準電位Ｖｒｅ
ｆが取り出される部分となる。
ランジスタ（Ｍ２）１０４のドレイン端子（Ｄ２）１０
４ａと共通である。第２のトランジスタ（Ｍ２）の他の
ソース端子（Ｓ２）１０４ｂは，所望の基準電位Ｖｒｅ
ｆが取り出される部分となる。
【００２５】以上のような構成により，第２のトランジ
スタ（Ｍ２）１０４のソース端子（Ｓ２）における電圧
はトランジスタ（Ｍ１）１０３のスレッショルド電圧Ｖ
Ｔ（ｐ−ｃｈ ｎａｔ）とトランジスタ（Ｍ２）１０４
のスレッショルド電圧ＶＴ（ｎ−ｃｈ ｎａｔ）との差
に等しくなる。
スタ（Ｍ２）１０４のソース端子（Ｓ２）における電圧
はトランジスタ（Ｍ１）１０３のスレッショルド電圧Ｖ
Ｔ（ｐ−ｃｈ ｎａｔ）とトランジスタ（Ｍ２）１０４
のスレッショルド電圧ＶＴ（ｎ−ｃｈ ｎａｔ）との差
に等しくなる。
【００２６】例えば，ナシュラルｐ−チャンネル・トラ
ンジスタのスレッショルド電圧が１．７Ｖ程度（ＶＴ
（ｐ−ｃｈ ｎａｔ）＝１．７Ｖ）であり，ナチュラル
ｎ−チャンネル・トランジスタのスレッショルド電圧
０．６Ｖ程度（ＶＴ（ｎ−ｃｈｎａｔ）であると仮定す
ると，基準電位Ｖｒｅｆの値（Ｖｒｅｆ＝ＶＴ（ｐ−ｃ
ｈ ｎａｔ）−ＶＴ（ｎ−ｃｈ ｎａｔ））は１．１Ｖ
程度となる。
ンジスタのスレッショルド電圧が１．７Ｖ程度（ＶＴ
（ｐ−ｃｈ ｎａｔ）＝１．７Ｖ）であり，ナチュラル
ｎ−チャンネル・トランジスタのスレッショルド電圧
０．６Ｖ程度（ＶＴ（ｎ−ｃｈｎａｔ）であると仮定す
ると，基準電位Ｖｒｅｆの値（Ｖｒｅｆ＝ＶＴ（ｐ−ｃ
ｈ ｎａｔ）−ＶＴ（ｎ−ｃｈ ｎａｔ））は１．１Ｖ
程度となる。
【００２７】温度およびプロセス・パラメータの偏差
は，トランジスタのスレッショルド電圧を同じ方向（そ
れらを増大させるか，減少させるか）に変化させ，それ
らの差を取った場合，キャンセル・アウトする。その結
果として得られる基準電位は，したがって，温度および
プロセス・パラメータによって何ら影響されない。
は，トランジスタのスレッショルド電圧を同じ方向（そ
れらを増大させるか，減少させるか）に変化させ，それ
らの差を取った場合，キャンセル・アウトする。その結
果として得られる基準電位は，したがって，温度および
プロセス・パラメータによって何ら影響されない。
【００２８】幅広い温度範囲（−４０℃から＋１５０
℃）内におけるシミュレーションによって得られる基準
電位は，１．１Ｖという望ましい値を中心としたガウス
分布を有しており，その前後での分散度が非常に小さ
く，これが本発明の課題であり，従来における回路の問
題点を十分に緩和するものとなる。本発明による回路構
成は非常に単純なものであり，有効なものである。
℃）内におけるシミュレーションによって得られる基準
電位は，１．１Ｖという望ましい値を中心としたガウス
分布を有しており，その前後での分散度が非常に小さ
く，これが本発明の課題であり，従来における回路の問
題点を十分に緩和するものとなる。本発明による回路構
成は非常に単純なものであり，有効なものである。
【００２９】当然のことであるが，上記特許請求の範囲
内において定義された本発明の範囲内において，実施例
の内容を変更および修正することができる。
内において定義された本発明の範囲内において，実施例
の内容を変更および修正することができる。
【００３０】
【発明の効果】以上説明した通り，本発明に係る基準電
位発生回路は，温度およびプロセス・パラメータが変化
した場合にも安定した基準電位を発生するための，少な
くとも１つの電界効果トランジスタと，供給電源とアー
スとの間に直列に接続された関連抵抗性バイアス・エレ
メントとから構成される基準電位発生回路において，上
記電界効果トランジスタに，上記基準電位を該トランジ
スタのそれぞれのスレッショルド電圧間における差とし
て取り出すことができるように第２の電界効果トランジ
スタを接続したものであるため，非常に単純な構成で，
温度およびプロセス・パラメータが変化しても正確で，
かつ，安定した基準電位を供給することができ，同時に
電源供給に対しても安定している回路構成を提供するこ
とができる。
位発生回路は，温度およびプロセス・パラメータが変化
した場合にも安定した基準電位を発生するための，少な
くとも１つの電界効果トランジスタと，供給電源とアー
スとの間に直列に接続された関連抵抗性バイアス・エレ
メントとから構成される基準電位発生回路において，上
記電界効果トランジスタに，上記基準電位を該トランジ
スタのそれぞれのスレッショルド電圧間における差とし
て取り出すことができるように第２の電界効果トランジ
スタを接続したものであるため，非常に単純な構成で，
温度およびプロセス・パラメータが変化しても正確で，
かつ，安定した基準電位を供給することができ，同時に
電源供給に対しても安定している回路構成を提供するこ
とができる。
【図１】本発明に係る基準電位発生回路の構成を示す回
路図である。
路図である。
【図２】従来における基準電位発生回路の構成を示す回
路図である。
路図である。
１００ 基準電位発生回路 １０１ 比較器 １０２ バイアス・レジスタ １０３ 第１のトランジスタ １０４ 第２のトランジスタ
フロントページの続き (72)発明者 カルラ ゴッラ イタリア国，イ−20099 ミラノ，セスト サン ジョバンニ，ビア ベッカリア, ５
Claims (8)
- 【請求項１】 温度およびプロセス・パラメータが変化
した場合にも安定した基準電位を発生するための，少な
くとも１つの電界効果トランジスタと，供給電源とアー
スとの間に直列に接続された関連抵抗性バイアス・エレ
メントとから構成される基準電位発生回路において，前
記電界効果トランジスタに，前記基準電位を該トランジ
スタのそれぞれのスレッショルド電圧間における差とし
て取り出すことができるように第２の電界効果トランジ
スタを接続したことを特徴とする基準電位発生回路。 - 【請求項２】 前記電界効果トランジスタおよび第２の
電界効果トランジスタが，ナチュラルＭＯＳタイプであ
ることを特徴とする請求項１記載の基準電位発生回路。 - 【請求項３】 前記電界効果トランジスタが，ナチュラ
ルｐ−チャンネルＭＯＳであることを特徴とする請求項
１記載の基準電位発生回路。 - 【請求項４】 前記第２の電界効果トランジスタが，ナ
チュラルｎ−チャンネルＭＯＳであることを特徴とする
請求項１記載の基準電位発生回路。 - 【請求項５】 前記電界効果トランジスタおよび第２の
電界効果トランジスタの両方が，それぞれのゲート端子
およびドレイン端子を共に接続したダイオード構成によ
り回路内において接続されていることを特徴とする請求
項１記載の基準電位発生回路。 - 【請求項６】 前記第２の電界効果トランジスタが，少
なくとも１つの端子を前記電界効果トランジスタと共通
に保有していることを特徴とする請求項１記載の基準電
位発生回路。 - 【請求項７】 前記共通の端子が，前記電界効果トラン
ジスタおよび第２の電界効果トランジスタのソース端子
であることを特徴とする請求項６記載の基準電位発生回
路。 - 【請求項８】 前記第２の電界効果トランジスタが，前
記関連抵抗性バイアス・エレメントに接続されたドレイ
ン端子と基準電位を取り出すために用いられるソース端
子を有していることを特徴とする請求項６記載の基準電
位発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93830482A EP0655669B1 (en) | 1993-11-30 | 1993-11-30 | Stable reference voltage generator circuit |
| IT938304821 | 1993-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235642A true JPH07235642A (ja) | 1995-09-05 |
| JP2656911B2 JP2656911B2 (ja) | 1997-09-24 |
Family
ID=8215262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6297646A Expired - Fee Related JP2656911B2 (ja) | 1993-11-30 | 1994-11-30 | 基準電位発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6392469B1 (ja) |
| EP (1) | EP0655669B1 (ja) |
| JP (1) | JP2656911B2 (ja) |
| DE (1) | DE69328623T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG83670A1 (en) * | 1997-09-02 | 2001-10-16 | Oki Techno Ct Singapore | A bias stabilization circuit |
| IT1303209B1 (it) * | 1998-12-03 | 2000-10-30 | Cselt Centro Studi Lab Telecom | Dispositivo per la compensazione delle variazioni dei parametridi processo ed operativi in circuiti integrati in tecnologia cmos |
| JP2003347852A (ja) * | 2002-05-24 | 2003-12-05 | Toshiba Corp | バイアス回路及び半導体装置 |
| JP4792034B2 (ja) * | 2005-08-08 | 2011-10-12 | スパンション エルエルシー | 半導体装置およびその制御方法 |
| CN115328262A (zh) * | 2022-09-01 | 2022-11-11 | 中国科学技术大学 | 具有工艺补偿的低压低功耗cmos基准电压源及调试方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60243717A (ja) * | 1984-10-24 | 1985-12-03 | Hitachi Ltd | 電圧レギユレ−タ |
| JPS60252923A (ja) * | 1984-09-28 | 1985-12-13 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3805095A (en) * | 1972-12-29 | 1974-04-16 | Ibm | Fet threshold compensating bias circuit |
| JPS50142128A (ja) * | 1974-05-07 | 1975-11-15 | ||
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| US4307307A (en) * | 1979-08-09 | 1981-12-22 | Parekh Rajesh H | Bias control for transistor circuits incorporating substrate bias generators |
| US4843265A (en) * | 1986-02-10 | 1989-06-27 | Dallas Semiconductor Corporation | Temperature compensated monolithic delay circuit |
| US4754168A (en) * | 1987-01-28 | 1988-06-28 | National Semiconductor Corporation | Charge pump circuit for substrate-bias generator |
| KR890005159B1 (ko) * | 1987-04-30 | 1989-12-14 | 삼성전자 주식회사 | 백 바이어스 전압 발생기 |
| IT1224644B (it) * | 1987-12-22 | 1990-10-18 | Sgs Thomson Microelectronics | Circuito per il mantenimento in conduzione di un transistore mos in mancanza di tensione di alimentazione elettrica. |
| JPH0673092B2 (ja) * | 1988-04-12 | 1994-09-14 | 日本電気株式会社 | 定電圧発生回路 |
-
1993
- 1993-11-30 DE DE69328623T patent/DE69328623T2/de not_active Expired - Fee Related
- 1993-11-30 EP EP93830482A patent/EP0655669B1/en not_active Expired - Lifetime
-
1994
- 1994-11-30 US US08/347,788 patent/US6392469B1/en not_active Expired - Lifetime
- 1994-11-30 JP JP6297646A patent/JP2656911B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252923A (ja) * | 1984-09-28 | 1985-12-13 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60243717A (ja) * | 1984-10-24 | 1985-12-03 | Hitachi Ltd | 電圧レギユレ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0655669A1 (en) | 1995-05-31 |
| DE69328623T2 (de) | 2001-02-08 |
| US6392469B1 (en) | 2002-05-21 |
| EP0655669B1 (en) | 2000-05-10 |
| DE69328623D1 (de) | 2000-06-15 |
| JP2656911B2 (ja) | 1997-09-24 |
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Legal Events
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| R250 | Receipt of annual fees |
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