JPH07235952A - 信号伝送回路およびその回路を用いた信号伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】 外付け部品が少なく、消費電力が小さい高速
の信号伝送回路を提供する。 【構成】 入力信号ＩＮは、信号送信部６０で相補出力
信号Ｓ６３，Ｓ６７に変換されて伝送線路７０を伝搬
し、信号受信部８０の相補入力端子ｂ，ｂ／に入力す
る。このとき、伝送線路７０は受信端にて終端抵抗７１
で終端され、インピーダンス整合が取られている。信号
受信部８０では、制御入力信号ＰＲが“Ｌ”のとき、相
補出力信号Ｓ６３，Ｓ６７はＰＭＯＳ８１，８２のゲー
トにそれぞれ入力し、差動増幅されてＰＭＯＳ８１のド
レインからインバータ８６を介してＣＭＯＳレベルの出
力信号ＯＵＴが出力する。制御入力信号ＰＲが“Ｌ”か
ら“Ｈ”になると、出力信号ＯＵＴは“Ｈ”になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ツイストペア線等の伝
送媒体を通じて、２値信号の送受信を行う信号伝送回路
およびその回路を用いた信号伝送装置に関するものであ
る。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば特開平３−１７１８４９号公報に記載されるもの
があった。図２は、従来の信号伝送回路の一構成例を示
す概略の回路図である。この信号伝送回路では、送信側
は伝送する相補信号を抵抗を介して伝送線路に出力し、
受信側は伝送線路の特性インピーダンスに整合した終端
抵抗を設け、信号振幅を小振幅として伝送することによ
り、高速の信号伝送を低消費電力で実現するものであ
る。

【０００３】図２において、入力端子９は、信号送信部
１０中のインバータ１１の入力に接続されている。この
信号送信部１０は、入力信号ＩＮに基づいた相補信号を
相補出力端子Ａ／，Ａから出力する回路であり、例えば
５Ｖの内部回路用の電源電圧ＶＤＤが供給された相補型
ＭＯＳ（以下、ＣＭＯＳという）インバータ１１，１
３，１５，１６，１８を有し、ＣＭＯＳインバータ１１
の出力はＮＭＯＳ１２のゲートに接続されている。又、
ＣＭＯＳインバータ１１の出力は、ＣＭＯＳインバータ
１３を介してＮチャネル型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）１４のゲートにも接続されている。Ｎ
ＭＯＳ１２のドレインは電源電圧ＶＤＤに接続されてい
る。ＮＭＯＳ１２のソースはＮＭＯＳ１４のドレインに
接続されると共に逆相出力端子Ａ／にも接続されてい
る。ＮＭＯＳ１４のソースはＧＮＤに接続されている。

【０００４】一方、入力端子９はＣＭＯＳインバータ１
５の入力にも接続され、ＣＭＯＳインバータ１５の出力
はＣＭＯＳインバータ１６の入力に接続されている。Ｃ
ＭＯＳインバータ１６の出力側はＮＭＯＳ１７のゲート
に接続されている。又、ＣＭＯＳインバータ１６の出力
は、ＣＭＯＳインバータ１８を介してＮＭＯＳ１９のゲ
ートにも接続されている。ＮＭＯＳ１７のドレインは電
源電圧ＶＤＤに接続されている。ＮＭＯＳ１７のソース
はＮＭＯＳ１９のドレインに接続されると共に正相出力
端子Ａにも接続されている。ＮＭＯＳ１９のソースはＧ
ＮＤに接続されている。

【０００５】相補出力端子Ａ／，Ａには、抵抗２１，２
２をそれぞれ介して、例えば、ツィストペア線等で構成
される一対の伝送線路対２３の一端が接続されている。
伝送線路対２３は、その特性インピーダンスと同一値の
終端抵抗２４によってそれぞれの他端が互いに接続さ
れ、かつそれぞれの他端近傍で抵抗２５，２６をそれぞ
れ介して電源電圧ＶＤＤに接続されている。伝送線路２
３は、相補出力端子Ａ／，Ａからの相補信号を信号受信
部３０へ伝送するものである。信号受信部３０は、伝送
線路２３を介して入力した相補出力端子Ａ／，Ａからの
相補信号を差動増幅し、図示しない外部回路へ出力する
回路であり、相補信号対を入力する相補入力端子Ｂ／，
Ｂを有している。この相補入力端子Ｂ／，ＢはＮＭＯＳ
３１，３２の各ゲートに接続されている。ＮＭＯＳ３
１，３２は、各ドレインが相互に接続され、終端抵抗２
４の抵抗値よりも十分大きい入力インピーダンスを有し
ている。又、この信号受信部３０は、ＮＭＯＳ３１，３
２からなる差動増幅器と、ＮＭＯＳ３３，３４からなる
カレントミラー回路とを有している。このカレントミラ
ー回路はＮＭＯＳ３４のゲートとドレインとが接続さ
れ、更に、ＮＭＯＳ３１，３２の各ソースとＮＭＯＳ３
３，３４の各ドレインとがそれぞれ接続されている。
又、ＮＭＯＳ３３，３４の各ソースが共にＮＭＯＳ３５
のドレインに接続され、ＮＭＯＳ３５のソースがグラン
ドに接続されている。

【０００６】一方、ＮＭＯＳ３１，３２の各ドレインは
共に電源電圧ＶＤＤに接続されている。ＮＭＯＳ３１，
３２の各ソースは、ソースが相互に接続されたＮＭＯＳ
３６，３７の各ゲートに接続されている。ＮＭＯＳ３
６，３７の各ドレインは、Ｐチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯＳという）３８，３９からなるカレ
ントミラー回路の各ドレインにそれぞれ接続されてい
る。このカレントミラー回路はＰＭＯＳ３９のゲートと
ドレインとが接続されている。ＰＭＯＳ３８，３９の各
ソースは共に電源電圧ＶＤＤに接続されている。又、Ｎ
ＭＯＳ３６，３７の各ソースは、共にＮＭＯＳ４０のド
レインに接続され、ＮＭＯＳ４０のソースがグランドに
接続されている。一方、ＮＭＯＳ３６のドレインは、イ
ンバータ４１を介して出力端子ＯＵＴに接続されてい
る。又、インバータ４１の入力側はＰＭＯＳ４２のドレ
インに接続され、ＰＭＯＳ４２のソースが電源電圧ＶＤ
Ｄに接続されている。ＮＭＯＳ３５，４０、及びＰＭＯ
Ｓ４２の各ゲートは制御入力端子ＰＲに接続されてい
る。

【０００７】

【発明が解決しようとする課題】しかしながら、従来に
おいては、次のような課題があった。 （１）信号の伝送を行うために、多くの外付け部品が必
要である。例えば、図２の信号伝送回路では、外付け抵
抗として抵抗２１〜２６が使用されているので、プリン
ト回路基板（以下、ＰＣＢという）上の実装効率が低下
する。 （２）図２の信号伝送回路を複数使用して複数ビットの
信号伝送回路を構成した場合、消費電力が大きい。例え
ば、直列抵抗２１，２２の抵抗値を９００Ω、終端抵抗
２４〜２６の抵抗値を１００Ω、及び電源電圧ＶＤＤを
５Ｖとすると、伝送線路に流れる電流は５ｍＡとなり、
この電流による消費電力は２５ｍＷとなる。そのため、
この信号伝送回路を用いて複数の信号伝送を行う場合、
この消費電力が無視できず、消費電力を削減することが
困難であった。

【０００８】

【課題を解決するための手段】前記課題を解決するため
に本発明においては、信号伝送回路を、第１の電源で動
作し、入力信号に基づいた制御信号を生成する制御回路
と、この第１の電源より低い電源で動作し、制御信号に
基づいた一対の相補送信信号を生成する一対のプッシュ
プル型ドライバとを有する信号送信部と、この信号伝送
部のプッシュプル型ドライバにそれぞれの一端が接続さ
れ、その特性インピーダンスとほぼ同一値の終端抵抗を
介してそれぞれの他端が互いに接続される一対の伝送線
路と、この伝送線路に接続され、終端抵抗の抵抗値より
も大きい入力インピーダンスを有する信号受信部とから
構成した。

【０００９】

【作用】信号送信部において、制御手段は、第１の電源
で動作して入力信号に基づいた制御信号を生成する。一
対のプッシュプル型ドライバは第１の電源より低い電位
の電源で動作して制御信号に応じた相補送信用信号を生
成する。このため、相補送信用信号は第１の電源より低
い電位を有する。この低電位を有する相補送信用信号が
消費電力を低くするよう作用する。また、この低電位を
有する相補送信用信号が抵抗等を必要としないよう作用
するのである。

【００１０】

【実施例】

第１の実施例 図１は、本発明の第１の実施例を示す信号伝送回路の概
略の回路図である。この信号伝送回路では、信号送信部
６０及び信号受信部８０は、異なる半導体集積回路装置
内に形成されており、信号送信部６０の相補出力端子
ａ，ａ／は、信号受信部８０の相補入力端子ｂ，ｂ／に
伝送線路７０を介して接続されている。ここで、伝送線
路７０とは、例えば、一般に使用されているＰＣＢに形
成されたマイクロストリップ線やツイストペア線等であ
り、図１では簡略化して図示している。

【００１１】信号送信部６０は、これが形成された半導
体集積回路装置内の図示しない内部回路からの入力信号
が入力端子５９に入力されることにより、互いに相補的
なレベルを有する送信信号対Ｓ６３，Ｓ６７を相補出力
端子ａ，ａ／から出力する回路である。即ち、信号送信
部６０は、入力端子５９及び、例えば、５Ｖの内部回路
用の第１の電源である電源電圧ＶＤＤが供給されたＣＭ
ＯＳインバータ６１，６２，６４，６５，６６を有す
る。入力端子５９はＣＭＯＳインバータ６１の入力に接
続され、ＣＭＯＳインバータ６１の出力はＣＭＯＳイン
バータ６２の入力に接続されている。ＣＭＯＳインバー
タ６２の出力はプッシュプル型ドライバ６３中のＮＭＯ
Ｓ６３ａのゲートに接続されている。又、ＣＭＯＳイン
バータ６２の出力は、ＣＭＯＳインバータ６４を介して
プッシュプル型ドライバ６３中のＮＭＯＳ６３ｂのゲー
トにも接続されている。ＮＭＯＳ６３ａのドレインは第
２の電源である例えば１．２Ｖの電源電圧ＶＤＬに接続
されている。ＮＭＯＳ６３ａのソースはＮＭＯＳ６３ｂ
のドレインに接続されると共に正相出力端子ａに接続さ
れている。又、ＮＭＯＳ６３ｂのソースがグランドに接
続されている。

【００１２】一方、入力端子５９はＣＭＯＳインバータ
６５の入力に接続され、ＣＭＯＳインバータ６５の出力
はプッシュプル型ドライバ６７中のＮＭＯＳ６７ａのゲ
ートに接続されている。又、ＣＭＯＳインバータ６５の
出力は、ＣＭＯＳインバータ６６を介してＮＭＯＳ６７
ｂのゲートに接続されている。ＮＭＯＳ６７ａのドレイ
ンは第２の電源であるＶＤＬに接続されている。ＮＭＯ
Ｓ６７ａのソースはＮＭＯＳ６７ｂのドレインに接続さ
れると共に逆相出力端子ａ／に接続されている。ＮＭＯ
Ｓ６７ｂのソースがグランドに接続されている。ここ
で、ＮＭＯＳ６３ａ，６３ｂ，６７ａ，６７ｂのゲート
入力電圧が５Ｖにおけるオン状態時の３極管領域での出
力インピーダンスは、それぞれ約１００Ωに設定されて
いるものとする。この出力インピーダンスは、近年のＣ
ＭＯＳ製造技術において十分可能な値である。

【００１３】相補出力端子ａ，ａ／には、例えば、ツィ
ストペア線等で構成される一対の伝送線路７０が接続さ
れている。伝送線路７０は、その特性インピーダンスと
同一値の終端抵抗７１を介して互いに接続されており、
前述の送信信号対を信号受信部８０へ伝送するものであ
る。第１の実施例では、この特性インピーダンスを１０
０Ωとしている。そのため、終端抵抗７１の値も１００
Ωとしている。

【００１４】信号受信部８０は、相補入力端子ｂ，ｂ／
を有し、この入力端子にはカレントミラー型増幅器８０
Ａの入力が接続されている。なお、信号受信部８０の入
力インピーダンスは、終端抵抗７１の抵抗値より十分大
きく設定されている。カレントミラー型増幅器８０Ａ
は、ソースが相互に接続されたＰＭＯＳ８１，８２を有
し、相補入力端子ｂ，ｂ／がＰＭＯＳ８１，８２の各ゲ
ートにそれぞれ接続されている。さらに、このカレント
ミラー型増幅器８０ＡはＮＭＯＳ８３，８４からなるカ
レントミラー回路を有している。このカレントミラー回
路はＮＭＯＳ８４のゲートとドレインとが接続され、Ｐ
ＭＯＳ８１，８２の各ドレインとＮＭＯＳ８３，８４の
各ドレインとがそれぞれ接続されている。ＮＭＯＳ８
３，８４の各ソースは共通にグランドに接続されてい
る。又、ＰＭＯＳ８１，８２の各ソースは共通にＰＭＯ
Ｓ８５のドレインに接続され、ＰＭＯＳ８５のソースが
電源電圧ＶＤＤに接続されている。

【００１５】このカレントミラー型増幅器８０Ａは、近
年の微細ＣＭＯＳ製造技術を用いて適切に設計すること
により、約２００ｍＶ以下の振幅の相補入力信号に基づ
き１５０ＭＨｚを越える速度で動作する回路である。な
お、ＰＭＯＳ８１のドレインは、インバータ８６を介し
て出力端子ＯＵＴに接続されている。また、インバータ
８６の入力はＮＭＯＳ８７のドレインに接続され、ＮＭ
ＯＳ８７のソースがグランドに接続されている。ＮＭＯ
Ｓ８５，８７の各ゲートは制御入力端子ＰＲに共通に接
続されている。

【００１６】図３は、図１の動作を説明するタイムチャ
ートであり、横軸に時間、縦軸に電圧がとられている。
この図を参照しつつ、第１の実施例の信号伝送回路の動
作を説明する。入力端子５９に入力された入力信号ＩＮ
が“Ｈ”のとき、インバータ６１で反転されて“Ｌ”に
なり、更に、インバータ６２で反転されて“Ｈ”になる
ので、ＮＭＯＳ６３ａがオン状態になる。又、インバー
タ６２の出力信号はインバータ６４で反転されて“Ｌ”
になり、ＮＭＯＳ６３ｂがオフ状態になるので、正相出
力端子ａの出力信号は“Ｈ”になる。一方、入力信号Ｉ
Ｎが“Ｌ”のとき、インバータ６１で反転されて“Ｈ”
になり、更に、インバータ６２で反転されて“Ｌ”にな
るので、ＮＭＯＳ６３ａがオフ状態になる。又、インバ
ータ６２の出力信号はインバータ６４で反転されて
“Ｈ”になり、ＮＭＯＳ６３ｂがオン状態になるので、
正相出力端子ａの出力信号は“Ｌ”になる。

【００１７】同様に、入力端子５９に入力された入力信
号ＩＮが“Ｈ”のとき、インバータ６５で反転されて
“Ｌ”になるので、ＮＭＯＳ６７ａがオフ状態になる。
又、インバータ６５の出力信号はインバータ６６で反転
されて“Ｈ”になるので、ＮＭＯＳ６７ｂがオン状態に
なり、逆相出力端子ａ／の出力信号は“Ｌ”になる。一
方、入力信号ＩＮが“Ｌ”のとき、インバータ６５で反
転されて“Ｈ”になるので、ＮＭＯＳ６７ａがオン状態
になる。又、インバータ６５の出力信号はインバータ６
６で反転されて“Ｌ”になり、ＮＭＯＳ６７ｂがオフ状
態になるので、逆相出力端子ａ／の出力信号は“Ｈ”に
なる。

【００１８】相補出力端子ａ，ａ／から出力された相補
出力信号Ｓ６３，Ｓ６７は、伝送線路７０を伝搬し、伝
送線路長に依存する伝搬遅延時間の後、信号受信部８０
の相補入力端子ｂ，ｂ／に入力する。このとき、伝送線
路７０は受信端にて終端抵抗７１を介して互いに接続さ
れ、インピーダンス整合が取られているので、相補出力
端子ａ，ａ／における信号振幅及び信号波形をほぼ忠実
に相補入力端子ｂ，ｂ／に伝送する。ここで、相補出力
信号Ｓ６３，Ｓ６７の振幅Ｖswing は、ＮＭＯＳ６３
ａ，６３ｂ，６７ａ，６７ｂの出力インピーダンスをＲ
ＯＮ、終端抵抗７１の抵抗値をＲＬ、信号送信回路用の
電源電圧をＶＤＬとすると、次の（１）式で与えられる Ｖswing ＝ＶＤＬ×ＲＬ／（ＲＬ＋２×ＲＯＮ）・・・（１） 従って、本実施例の条件では、Ｖswing ＝１．２×１０
０／（１００＋２×１００）＝０．４Ｖとなり、“Ｈ”
は８００ｍＶ、“Ｌ”は４００ｍＶとなる。

【００１９】次に、信号受信部８０では、制御入力端子
９２に入力される制御入力信号ＰＲが“Ｌ”のとき、Ｐ
ＭＯＳ８１，８２のゲートにそれぞれ入力された相補出
力信号Ｓ６３，Ｓ６７は差動増幅されてＰＭＯＳ８１の
ドレインから出力され、さらにインバータ８６を介して
出力端子９１からＣＭＯＳレベルの出力信号ＯＵＴとし
て出力される。尚、ＮＭＯＳ８３，８４からなるカレン
トミラー回路は、ＰＭＯＳ８１，８２に同一の電流を流
している。制御入力端子９２に入力される制御入力信号
ＰＲが“Ｌ”から“Ｈ”に遷移すると、ＰＭＯＳ８５は
オフ状態になり、電流が流れない。又、ＮＭＯＳ８７は
オン状態になるので、インバータ８６の入力は“Ｌ”に
なり、出力信号ＯＵＴは“Ｈ”になる。又、ＮＭＯＳ８
７はオン状態になるため、インバータ８６の入力は
“Ｌ”に固定され、インバータ８６には貫通電流が発生
しない。

【００２０】以上のように、この第１の実施例では、伝
送線路７０を伝搬する信号を約４００ｍＶの小振幅信号
にできるので、大きい寄生負荷容量を有する伝送線路に
おいても高速の充放電が可能であり、高速の信号伝送が
できる。又、伝送線路７０に終端抵抗７１を設けて、そ
の特性インピーダンスと整合させた状態で信号伝送を行
うため、インピーダンス不整合による反射等のノイズの
発生を抑制することができる。又、伝送線路７０に重畳
するクロストーク等のカップリングノイズはコモンモー
ドとなり、差動入力型の信号受信部８０の増幅動作への
影響は極めて小さい。しかも、第１の実施例の信号送信
部６０では、その出力段であるプッシュプル型ドライバ
６３，６７へ供給する電圧を内部回路用の電源電圧ＶＤ
Ｄに対して極めて小さい送信回路用の電源電圧ＶＤＬと
したので、図２に示した従来回路に比較して大幅の消費
電力の低減が可能になる。

【００２１】例えば、電源電圧ＶＤＤを５Ｖとすると、
伝送線路７０に流れる電流による消費電力は、１回路当
たり２５ｍＷとなる。一方、電源電圧ＶＤＬを１．２Ｖ
としたときの図１の伝送線路７０に流れる電流による消
費電力ＰＤは次の（２）式のようになる。 ＰＤ＝ＶＤＬ×ＶＤＬ／（ＲＬ＋２×ＲＯＮ）・・・（２） 本実施例の各素子の値によると、伝送線路７０に流れる
電流による消費電力ＰＤは、４．８ｍＷとなり、従来の
回路に対して同等の伝送特性を維持しつつ、消費電力が
約８０％削減できる。又、信号送信部のＮＭＯＳ６３
ａ，６３ｂ，６７ａ，６７ｂの出力インピーダンスＲＯ
Ｎを適切に設定することにより、図２に示した従来の信
号伝送回路で必要であった直列抵抗２１，２２を省略し
て同等の小振幅の信号伝送ができるので、ＰＣＢ上の部
品の実装効率を大幅に向上できる。

【００２２】第１の実施例を実施するためには、５Ｖの
電源電圧ＶＤＤに加えて、例えば１．２Ｖのような低電
圧を信号送信部に供給するための電源電圧ＶＤＬを追加
する必要があるが、１．２Ｖの電圧を生成する電源は、
例えば５Ｖの電圧を生成する電源の変換効率の６０％以
上の変換効率を確保できるので、特に本実施例のような
信号伝送回路を搭載したＰＣＢ或いはそれらが集積され
た装置では、その総消費電力を低減できる。

【００２３】第２の実施例 図４は、本発明の第２の実施例を示す信号伝送装置の概
略の回路図である。この信号伝送装置は、１対の伝送線
路に複数の信号送信部と複数の信号受信部が接続された
バス形式の信号伝送装置である。この信号伝送装置で
は、半導体集積回路９１，９２に信号送信部９１ｄ，９
２ｄがそれぞれ搭載され、半導体集積回路９３，９４に
信号受信部９３ｒ，９４ｒがそれぞれ搭載されている。
又、半導体集積回路９５，９６には、信号送信部９５
ｄ，９６ｄがそれぞれ搭載されると共に信号受信部９５
ｒ，９６ｒもそれぞれ併せて搭載されている。信号受信
部９３ｒ，９４ｒ，９５ｒ，９６ｒは、第１の実施例を
示す図１の信号受信部８０と同一の回路である。これら
の信号送信部９１ｄ，９２ｄ，９５ｄ，９６ｄ及び信号
受信部９３ｒ，９４ｒ，９５ｒ，９６ｒが伝送線路９７
を介して相互に接続されている。 尚、伝送線路９７の
両端は、終端抵抗９８，９９を介してそれぞれ接続さ
れ、インピーダンス整合されている。

【００２４】図５は、図４中の信号送信部９１ｄ，９２
ｄ，９５ｄ，９６ｄの概略の回路図であり、第１の実施
例を示す図１の要素と共通の要素には共通の符号が付し
てその説明を省略する。この信号送信部６０Ａでは、図
１中のプッシュプル型ドライバ６３，６７を構成するＮ
ＭＯＳ６３ａ，６３ｂ，６７ａ，６７ｂの各ゲートにＣ
ＭＯＳのＡＮＤゲート６８ａ，６８ｂ，６８ｃ，６８ｄ
の出力がそれぞれ接続されている。即ち、インバータ６
２の出力はＡＮＤゲート６８ａの一方の入力に接続さ
れ、ＡＮＤゲート６８ａの出力はＮＭＯＳ６３ａのゲー
トに接続されている。又、インバータ６４の出力はＡＮ
Ｄゲート６８ｂの一方の入力に接続され、ＡＮＤゲート
６８ｂの出力はＮＭＯＳ６３ｂのゲートに接続されてい
る。同様に、インバータ６５の出力はＡＮＤゲート６８
ｃの一方の入力に接続され、ＡＮＤゲート６８ｃの出力
はＮＭＯＳ６７ａのゲートに接続されている。さらに、
インバータ６６の出力はＡＮＤゲート６８ｄの一方の入
力に接続され、ＡＮＤゲート６８ｄの出力はＮＭＯＳ６
７ｂのゲートに接続されている。一方、出力イネーブル
制御入力端子ＥＮが各ＡＮＤゲート６８ａ，６８ｂ，６
８ｃ，６８ｄの他方の入力に共通に接続されている。こ
のため、出力イネーブル制御入力端子ＥＮに”Ｈ”レベ
ルの信号が入力されたときのみ、その信号送信部６０Ａ
が動作状態になり、出力イネーブル制御入力端子ＥＮ
に”Ｌ”レベルの信号が入力された場合、その信号送信
部６０Ａが非動作状態になる。その他の構成については
第１の実施例と同様の構成である。

【００２５】次に、図４及び図５に示した第２の実施例
の信号伝送装置の動作を説明する。各半導体集積回路９
１〜９６には、内部回路用の電源電圧として例えば５Ｖ
の電源電圧ＶＤＤが供給されると共に、信号送信部９１
ｄ，９２ｄ，９５ｄ，９６ｄを有する半導体集積回路９
１，９２，９５，９６には、信号送信回路用の電源電圧
として例えば１．２Ｖの電源電圧ＶＤＬが供給され、信
号送信部９１ｄ，９２ｄ，９５ｄ，９６ｄ内の図１中の
プッシュプル型ドライバ６３，６７に相当する回路に供
給されている。

【００２６】第２の実施例の信号伝送装置では、信号送
信部９１ｄ，９２ｄ，９５ｄ，９６ｄ内のプッシュプル
型ドライバを構成するＮＭＯＳの出力インピーダンスを
終端抵抗９８，９９の１／２の抵抗値に設定することに
より、例えば、送信回路用の電源電圧ＶＤＬを１．２Ｖ
とした場合、約４００ｍＶの信号振幅で伝送線路９７に
おける信号伝送を行う。第２の実施例では、信号送信部
９１ｄ，９２ｄ，９５ｄ，９６ｄが信号送信部６０Ａを
各々採用している。ここで、信号送信部９１ｄ，９２
ｄ，９５ｄ，９６ｄに入力される出力イネーブル信号Ｅ
Ｎのうち、ひとつのみを”Ｈ”レベルとし、その他を”
Ｌ”レベルにする。これにより、信号送信部９１ｄ，９
２ｄ，９５ｄ，９６ｄのうちの１つが択一的に動作状態
（出力イネーブル状態）とされる。この択一的に動作状
態になった信号伝送部が伝送線路９７を駆動して信号受
信部９３ｒ，９４ｒ，９５ｒ，９６ｒに小振幅の信号を
伝送する。

【００２７】以上のように、第２の実施例のように複数
の信号伝送回路を搭載したＰＣＢでは、消費電力の削減
効果が大きく、発熱等に起因する部品配置の制約等、Ｐ
ＣＢの設計上の制約を大幅に緩和できる。又、本実施例
を実施するためには、５Ｖの電源電圧ＶＤＤに加えて、
例えば１．２Ｖのような低電圧を信号送信部に供給する
ための電源電圧ＶＤＬを追加する必要があるが、１．２
Ｖの電圧を生成する電源は、例えば５Ｖの電圧を生成す
る電源の変換効率の６０％以上の変換効率を確保できる
ので、特に本実施例のような複数の信号伝送回路を搭載
したＰＣＢ或いはそれらが集積された装置は、その総消
費電力を低減できる。又、伝送線路９７を介した複数の
半導体集積回路間での双方向の信号伝送が可能となる。

【００２８】例えば、広帯域ＩＳＤＮ（Broadband-ISD
N、Ｂ−ＩＳＤＮという）用の交換装置、伝送装置、半
導体集積回路間の２値信号の高速な伝送を必要とするコ
ンピュータ等の他、種々の電子回路装置に第２の実施例
は広く適用できる。又、現在、標準化が進められている
インタフェース方式であるガンニング・トランシーバ・
ロジック（Gunnig Transciever Logic、ＧＴＬという）
は、１．２Ｖ或いは１．５Ｖの終端電圧を利用し、従来
のＴＴＬやＣＭＯＳのインタフェースよりも高速のデジ
タル信号伝送ができる方式であるが、このＧＴＬを採用
しているＰＣＢ或いはそのＰＣＢが集積された装置にお
いては、予め１．２Ｖ或いは１．５Ｖ程度の電圧を生成
する電源を備えているので、新たに電源を追加すること
なく第２の実施例を適用できる。

【００２９】第３の実施例 図６は、本発明の第３の実施例を示す信号伝送回路の概
略の回路図である。図６において、信号送信部６０、伝
送線路７０、終端抵抗７１、信号受信部８０の各構成要
素は第１の実施例と同一であるため、同一の記号を付し
てその説明を省略する。第３の実施例の信号伝送回路
は、第１の実施例の回路の信号送信部６０の相補出力端
子ａ、ａ／間に抵抗１０１を付加したものである。

【００３０】第３の実施例の信号伝送回路の動作は、第
１の実施例の信号伝送回路と同様であるが、第１実施例
の回路に比べて伝送特性上の改善がなされている。第１
実施例の回路では、伝送線路７０は受信端にて線路と同
一インピーダンスの抵抗値を有する終端抵抗７１にて終
端されているため、送信回路部６０から信号受信部８０
への伝送信号に起因する反射信号は理論的には生成され
ないはずだが、実際には受信回路部８０の寄生入力容量
が存在するため、これがインピーダンス不整合要因とな
り、受信回路部８０から送信回路部６０へ向けての反射
信号（第１次反射信号）が発生することがある。この第
１次反射信号は、伝送線路７０からみた送信回路部６０
の出力インピーダンスＺｏが伝送線路７０の特性インピ
ーダンスと整合していればここでほぼ消滅するが、第１
実施例の装置では送信回路部６０のインピーダンスＺｏ
は ２×ＲＯＮ（ＲＯＮ＝１００Ω）よりＺｏ＝２００
Ωであるため、第１次反射信号に起因する第２次反射信
号が発生し、これが伝送線路７０内での伝送信号のひず
みの原因となり、本回路の伝送速度をさらに高速化する
ための妨げになる場合がある。

【００３１】そこで、第３の実施例の回路では、例えば
ＲＳ＝２００Ωの抵抗値を有する抵抗１０１を付加した
ことにより、伝送線路７０からみた送信回路部６０およ
び抵抗１０１による出力インピーダンスＺｏは １／
（（１／ＲＳ）＋（１／（２×ＲＯＮ）））で計算さ
れ、Ｚｏ＝１００Ωとすることができる。よって、第３
の実施例の回路では、上述した第２次反射信号の発生を
抑制でき、より高速な伝送速度を達成する信号伝送回路
を構成することが可能となる。なお、抵抗１０１は、外
付部品としてプリント回路基板上に設置できるほか、信
号送信部６０を搭載する半導体集積回路内に作成するこ
ともできる。

【００３２】第４の実施例 図７は、本発明の第４の実施例を示す信号伝送回路の概
略の回路図である。図７において、信号送信部６０、伝
送線路７０、終端抵抗７１、信号受信部８０の各構成要
素は第１の実施例と同一であるため、同一の記号を付し
てその説明を省略する。第４の実施例の信号伝送回路
は、第１の実施例の装置において、信号送信部６０の相
補出力端子ａ、ａ／と伝送線路７０との間にそれぞれ抵
抗１１１、１１２を伝送線路７０に対し直列に付加した
ものである。

【００３３】この第４の実施例の信号伝送回路は、第１
の実施例の回路における伝送線路７０からみた信号送信
回路６０の出力インピーダンスＺｏが１００Ωよりも小
さい場合において、出力インピーダンスを１００Ωと
し、第２次反射信号を抑制することが可能となる。な
お、その原理は第３の実施例と同等であるのでその説明
は省略する。

【００３４】第５の実施例 さらに、図８に本発明の第５の実施例の信号伝送回路の
概略の回路図を示す。図８において、信号送信部６０、
伝送線路７０、終端抵抗７１、信号受信部８０、抵抗１
１１、１１２の各構成要素は第４の実施例と同一である
ため、同一の記号を付してその説明を省略する。第５の
実施例の信号伝送回路は、第４の実施例の回路におい
て、一端が信号送信部６０の相補出力端子ａ、ａ／に接
続された抵抗１１１と抵抗１１２のそれぞれの他端の間
に抵抗１１３を付加したものである。

【００３５】第５の実施例の信号伝送回路の構成では、
抵抗１１１、１１２および１１３の抵抗値を適切に設定
することにより、伝送線路７０から見た信号送信部６０
と抵抗１１１、１１２および１１３による出力インピー
ダンスＺｏを伝送線路の特性インピーダンスに整合しつ
つ、信号振幅をある程度自由に設定可能となる。第１の
実施例の信号伝送回路における説明と同様に、送信回路
部６０のみの出力インピーダンスをＲＯＮ、終端抵抗７
１の抵抗値をＲＬ、抵抗１１１、１１２の抵抗値をＲ
Ｓ、抵抗１１３の抵抗値をＲＰとすると、伝送線路７０
から見た信号送信部６０と抵抗１１１、１１２および１
１３による出力インピーダンスＺｏは（３）式となる。 １／Ｚｏ＝１／（２×ＲＯＮ＋２×ＲＳ）＋１／ＲＰ・・・（３） また、出力信号振幅Ｖswingは（４）式で示される。 Ｖswing＝ＶＤＬ×ＲＧ／（ＲＧ＋２×ＲＯＮ＋２×ＲＳ）・・・（４） （ただし、１／ＲＧ＝１／ＲＬ＋１／ＲＰ、ＶＤＬは第
２の電源の電圧） よって、（３）式のＺｏが伝送線路の特性インピーダン
スと等しく範囲において、抵抗値ＲＳとＲＰの値を任意
に設定できるため、第５の実施例の信号伝送回路では出
力信号振幅Ｖswingを任意に調整できる。なお、この第
５の実施例の信号伝送回路に於ても、第３及び第４の実
施例と同様に第２次反射信号を抑制することが可能であ
る。なお、その原理は第３及び第４の実施例と同等であ
るのでその説明は省略する。

【００３６】第６の実施例 図９は、本発明の第６の実施例を示す信号伝送回路の概
略回路図である。図９において、信号送信部６０、伝送
線路７０、終端抵抗７１、信号受信部８０の各構成要素
は第１の実施例と同一であるため、同一の記号を付して
その説明を省略する。第６の実施例の信号伝送回路は、
第１の実施例の装置において、信号受信部８０の相補入
力端子ｂ、ｂ／の一方と電源ＶＤＤとの間に抵抗手段１
２１を付加し、さらに他方とＧＮＤとの間に抵抗手段１
２２を付加したものである。ここで抵抗手段１２１と１
２２の抵抗値は終端抵抗７１に比べ、極めて大きいもの
に設定する。

【００３７】現在の通信システムなどでは、装置の電源
を投入したままの状態で、その中のプリント回路基板を
挿抜する「ホット・リプレース」が行われることがあ
る。第１の実施例の回路では、信号受信部８０が搭載さ
れるプリント基板の電源が投入された状態で信号送信部
６０が搭載されたプリント回路基板が取り去られた場
合、信号受信部８０の入力ｂとｂ／の入力電圧が同電位
かつ不定となるため、カレントミラー型増幅器８０Ａの
出力ｃの出力電圧が不定となり次段以降の回路の貫通電
流の増大や、最悪の場合カレントミラー型増幅器８０Ａ
が発振してしまう恐れがある。これはカレントミラー型
増幅器では、その相補入力電圧は同電位となる近傍の動
作領域においては、その出力論理が”０”とも”１”と
も定まらない不確定動作領域が存在するためである。

【００３８】しかしながら、第６の実施例の回路では、
抵抗手段１２１、１２２を付加したことにより、上述の
ように信号送信部６０が搭載されたプリント回路基板が
取り去られた状態においても、抵抗手段１２１、終端抵
抗７１、抵抗手段１２２を介して微弱な電流が流される
ため、信号受信部８０の相補入力端子ｂとｂ／には上記
各抵抗の分圧比で決まる電位差が生じる。この電位差を
上述の不確定動作領域とならないように設定すること
で、ホット・リプレース時におけるカレントミラー型増
幅器８０Ａの出力不定状態をなくし発振や貫通電流の増
大などの恐れをなくすることができる。抵抗手段１２
１、１２３は終端抵抗７１に対し、例えば５０〜１００
倍程度の極めて大きい抵抗値で上述の効果が得られるた
め、通常の伝送動作に与える影響は極めて小さく、無視
できるものとなる。この抵抗手段１２１、１２３は信号
受信部８０を搭載する半導体集積回路内もしくは半導体
集積回路上に形成される拡散抵抗やポリ抵抗やＭＯＳト
ランジスタなどで実現することができる。

【００３９】図１０は、本発明の他の信号送信部回路の
回路図である。図１０の信号送信部回路６０Ｂは、第１
の実施例における信号送信部６０に置き換え可能な回路
であり、図１の信号送信部６０に対し同じ構成素子につ
いては、同一記号を付してその説明を省略する。この信
号送信部回路６０Ｂでは、電源電圧ＶＤＤに基づき第２
の電源電圧ＶＤＬを生成する機能を有する電圧降下回路
１３１を設け、相補出力端子ａ、ａ／を駆動するプッシ
ュプル型ドライバ６３、６７にこれを供給している。電
圧降下回路１３１は例えば、Ｐ．Ｒ．グレイ／Ｒ．Ｇ．
メイヤー共著「超ＬＳＩのためのアナログ集積回路設計
技術」培風館出版、のＰＰ．９８の図８．３７に示され
る直列制御型安定化電源回路の原理を利用し、公知のＣ
ＭＯＳオペアンプなどを用いて半導体集積回路内もしく
は半導体集積回路上に形成できる。その他種々の構成が
可能である。

【００４０】この信号送信部回路６０Ｂを第１の実施例
の信号送信部６０に代えて使用すれば、信号送信部が搭
載される半導体集積回路に例えば１．２Ｖの第２の電源
電圧ＶＤＬを外部から供給することなく、第１の電源電
圧ＶＤＤの供給のみにより本発明の技術を実現すること
が可能である。

【００４１】このように、信号送信部回路６０Ｂを第１
の実施例に適用した場合、電圧降下回路１３１内で電圧
を降下させるための電力を消費するため総消費電力が大
きくなるというデメリットがあるものの、外部より第２
の電源であるＶＤＬを供給する必要がないため、電源を
２種類用意する必要がなくなる。本方式は半導体集積回
路内に形成される送信回路部の回路数が少ないときに特
に有効である。

【００４２】尚、本発明は、上記実施例に限定されず種
々の変形が可能である。その変形例としては、例えば次
のようなものがある。 （１） 図１の信号伝送部回路６０ではＣＭＯＳインバ
ータ６１、６２、６４〜６６によってプッシュプル型ド
ライバ６３，６４を駆動しているがこれらの駆動回路
は、他の構成にしてもよい。 （２） プッシュプル型ドライバ６３，６４は、ＮＭＯ
Ｓによる構成のほかに、ＰＭＯＳを含んで構成すること
も可能である。例えば、図１において、ＮＭＯＳ６３
ａ，６７ａをＰＭＯＳに置き換え、その駆動回路を適切
に変更することにより、ＣＭＯＳインバータ型のプッシ
ュプル型ドライバを構成できる。 （３） 伝送線路７０はツイストペア線に限らず、ＰＣ
Ｂ上のマイクロストリップ線等、種々の伝送線路に適用
できる。 （４） 信号受信部８０は、高入力インピーダンスの相
補入力端子を有して差動電圧増幅する回路であれば、種
々の回路構成が適用できる。例えば、ＣＭＯＳカレント
ミラー型差動増幅器や、バイポーラトランジスタを使用
したカレントスイッチ型差動増幅器等を含んだものでも
構成が可能である。

【００４３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、信号送信部の出力段をプッシュプル型ドライバで
構成し、このプッシュプル型ドライバには、内部回路の
電源電圧よりも低い信号送信部用の電源電圧を供給する
構成にしたので、伝送線路に流れる電流による消費電力
を、従来の回路に比較して大幅に低減できる。更に、伝
送線路の終端抵抗以外の外付け部品を付けることなくＭ
ＯＳトランジスタで構成された出力段で小振幅の高速な
信号伝送が可能となるので、従来の回路に比較してＰＣ
Ｂ上の部品の実装効率の大幅な向上と装置コストの削減
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す信号伝送回路の概
略の回路図である。

【図２】従来の信号伝送回路の概略の回路図である。

【図３】図１の動作を説明するためのタイムチャートで
ある。

【図４】本発明の第２の実施例を示す信号伝送装置の概
略の構成ブロック図である。

【図５】図４中の信号送信部回路図である。

【図６】本発明の第３の実施例を示す信号伝送装置の概
略の構成ブロック図である。

【図７】本発明の第４の実施例を示す信号伝送装置の概
略の構成ブロック図である。

【図８】本発明の第５の実施例を示す信号伝送装置の概
略の構成ブロック図である。

【図９】本発明の第６の実施例を示す信号伝送装置の概
略の構成ブロック図である。

【図１０】本発明の信号伝送装置における他の信号送信
部回路図である。

【符号の説明】

６０，９１ｄ，９２ｄ，９５ｄ，９６ｄ 信号
送信部 ６１，６２，６４，６５，６６ ＣＭ
ＯＳインバータ ６３，６７ プッ
シュプル型ドライバ ６３ａ，６３ｂ，６７ａ，６７ｂ ＮＭ
ＯＳ ６８ａ，６８ｂ，６８ｃ，６８ｄ ＡＮ
Ｄゲート ７０，９７ 伝送
線路 ７１，９８，９９ 終端
抵抗 ８０，９３ｒ，９４ｒ，９５ｒ，９６ｒ 信号
受信部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｋ 5/125 (72)発明者 池田 一雄 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の電源で動作し、入力信号に基づい
   た制御信号を生成する制御回路と、前記第１の電源より
   低い電位の第２の電源で動作し、前記制御信号に基づい
   た一対の相補的送信信号を生成する一対のプッシュプル
   型ドライバとを有する信号送信部と、 この信号伝送部のプッシュプル型ドライバにそれぞれの
   一端が接続され、その特性インピーダンスと略同一値の
   終端抵抗を介してそれぞれの他端が互いに接続される一
   対の伝送線路と、 この伝送線路に接続され、前記終端抵抗の抵抗値よりも
   大きい入力インピーダンスを有する信号受信部とを備え
   たことを特徴とする信号伝送回路。
2. 【請求項２】 前記一対の伝送線路のそれぞれの一端と
   前記一対のプッシュプル型ドライバとの間をそれぞれ抵
   抗を介して接続した請求項１記載の信号伝送回路。
3. 【請求項３】 前記一対の伝送線路のそれぞれの一端を
   抵抗を介して接続した請求項１または２記載の信号伝送
   回路。
4. 【請求項４】 前記一対の伝送線路の他端はそれぞれ抵
   抗を介して接地または電位源に接続された請求項１記載
   の信号伝送回路。
5. 【請求項５】 特性インピーダンスと同一値の終端抵抗
   で両端がそれぞれ互いに接続された一対の伝送線路に複
   数の請求項１記載の信号送信部と複数の請求項１記載の
   信号受信部とが接続された信号伝送装置において、 前記複数の信号送信部のそれぞれには、制御入力信号に
   より各信号送信部を動作可能状態にする動作制御回路を
   設けたことを特徴とする信号伝送装置。