JPH07240425A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07240425A JPH07240425A JP6030677A JP3067794A JPH07240425A JP H07240425 A JPH07240425 A JP H07240425A JP 6030677 A JP6030677 A JP 6030677A JP 3067794 A JP3067794 A JP 3067794A JP H07240425 A JPH07240425 A JP H07240425A
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Abstract
(57)【要約】
【目的】ソース電極１２とゲート電極１８間の抵抗を低
減し、高性能なＦＥＴを高歩留で製造するために、ゲー
ト電極１８をリセス１７内でソース電極１２側に精度良
くオフセットさせる。 【構成】上層１６に中間層１５より感度が高く下層１４
より感度の低い電子線レジストを用い、中間層１５に上
層１６および下層１４より低感度の電子線レジストを用
い、下層１４に上層１６および中間層１５より高感度の
電子線レジストを使用し、各層の露光箇所２４’，２
６’，２５’に選択的に電子線レジスト２４，２６，２
５が感光される量の電子線２１を照射し、これらレジス
トを同時に現像して得られた上層、中間層、下層レジス
ト１６，１５，１４のパターンを用いてリセス構造１７
およびゲート電極１８を形成する。
減し、高性能なＦＥＴを高歩留で製造するために、ゲー
ト電極１８をリセス１７内でソース電極１２側に精度良
くオフセットさせる。 【構成】上層１６に中間層１５より感度が高く下層１４
より感度の低い電子線レジストを用い、中間層１５に上
層１６および下層１４より低感度の電子線レジストを用
い、下層１４に上層１６および中間層１５より高感度の
電子線レジストを使用し、各層の露光箇所２４’，２
６’，２５’に選択的に電子線レジスト２４，２６，２
５が感光される量の電子線２１を照射し、これらレジス
トを同時に現像して得られた上層、中間層、下層レジス
ト１６，１５，１４のパターンを用いてリセス構造１７
およびゲート電極１８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に化合物半導体電界効果トランジスタのゲー
ト電極形成方法に関するものである。
係わり、特に化合物半導体電界効果トランジスタのゲー
ト電極形成方法に関するものである。
【０００２】
【従来の技術】半絶縁性基体上の活性層の表面にソース
およびドレイン電極をオーミック接続し、ソースおよび
ドレイン電極間の活性層を所定のゲート特性が得られる
膜厚になるように掘込んだリセス（Ｒｅｃｅｓｓ）構造
とし、さらにリセス内でゲート電極をソース電極側によ
せてショットキー接続する、すなわちオフセットさせる
ことにより耐圧（ドレイン耐圧もしくはゲート耐圧）を
向上させ、ソース抵抗を低減させることができる。そし
てこのソース抵抗の低減により、例えば１２ＧＨｚで雑
音指数ＮＦが０．５の低雑音ＦＥＴを得ることができ
る。
およびドレイン電極をオーミック接続し、ソースおよび
ドレイン電極間の活性層を所定のゲート特性が得られる
膜厚になるように掘込んだリセス（Ｒｅｃｅｓｓ）構造
とし、さらにリセス内でゲート電極をソース電極側によ
せてショットキー接続する、すなわちオフセットさせる
ことにより耐圧（ドレイン耐圧もしくはゲート耐圧）を
向上させ、ソース抵抗を低減させることができる。そし
てこのソース抵抗の低減により、例えば１２ＧＨｚで雑
音指数ＮＦが０．５の低雑音ＦＥＴを得ることができ
る。
【０００３】このようなリセス構造でゲート電極をオフ
セットさせて形成する従来技術の製造方法を図４−図５
に示す。
セットさせて形成する従来技術の製造方法を図４−図５
に示す。
【０００４】図４−図５は２層の電子線レジストを用い
た従来のゲート電極形成プロセスである。
た従来のゲート電極形成プロセスである。
【０００５】まず、半絶縁性基体３０上の活性層３１の
表面にソース電極３２およびドレイン電極３３を形成
し、フォトリソグラフィプロセスによりフォトレジスト
パターン３４を形成し、これをマスクにして活性層３１
を表面からエッチング除去してリセス３５を形成する
（図４（Ａ））。
表面にソース電極３２およびドレイン電極３３を形成
し、フォトリソグラフィプロセスによりフォトレジスト
パターン３４を形成し、これをマスクにして活性層３１
を表面からエッチング除去してリセス３５を形成する
（図４（Ａ））。
【０００６】次に、フォトレジスト３４を除去した後、
新たに下層電子線レジスト３６として感度の低いものを
塗布し、その上に上層電子線レジスト３７として感度の
高いものを塗布する（図４（Ｂ））。
新たに下層電子線レジスト３６として感度の低いものを
塗布し、その上に上層電子線レジスト３７として感度の
高いものを塗布する（図４（Ｂ））。
【０００７】次に、高感度の上層電子線レジスト３７の
露光箇所３９を電子線の照射量の少ない電子ビーム３８
でリセス３５に対して目合わせ露光して露光潜像を形成
する。この照射量は、高感度の上層電子線レジスト３７
には露光像が形成できるが低感度の下層電子線レジスト
３６には露光潜像が形成できない量である（図４
（Ｃ））。
露光箇所３９を電子線の照射量の少ない電子ビーム３８
でリセス３５に対して目合わせ露光して露光潜像を形成
する。この照射量は、高感度の上層電子線レジスト３７
には露光像が形成できるが低感度の下層電子線レジスト
３６には露光潜像が形成できない量である（図４
（Ｃ））。
【０００８】続いて露光箇所３９内下に位置する低感度
の下層電子線レジスト３６の露光箇所４０を、そこに露
光潜像が形成できる電子線の照射量の多いい電子ビーム
３８で目合わせ露光する（図５（Ａ））。
の下層電子線レジスト３６の露光箇所４０を、そこに露
光潜像が形成できる電子線の照射量の多いい電子ビーム
３８で目合わせ露光する（図５（Ａ））。
【０００９】次に、現像して露光箇所３９，４０を除去
した後、全体にアルミを蒸着し上層電子レジスト３７お
よび下層電子レジスト３６を用いてリフトオフを行うこ
とにより、露光箇所３９，４０と同一形状のアルミによ
るゲート電極４１が、リセス３５内にドレイン電極３３
よりもソース電極３２側に近くオフセットされて、ショ
ットキー接続して形成する（図５（Ｂ））。
した後、全体にアルミを蒸着し上層電子レジスト３７お
よび下層電子レジスト３６を用いてリフトオフを行うこ
とにより、露光箇所３９，４０と同一形状のアルミによ
るゲート電極４１が、リセス３５内にドレイン電極３３
よりもソース電極３２側に近くオフセットされて、ショ
ットキー接続して形成する（図５（Ｂ））。
【００１０】次に、リセス構造でゲート電極をオフセッ
トさせて形成する他の従来技術の製造方法を図６−図７
に示す。
トさせて形成する他の従来技術の製造方法を図６−図７
に示す。
【００１１】図６−図７は光学系の従来のゲート電極形
成プロセスを示し、例えば、特開昭６３−１６９０７６
号公報に開示されている。
成プロセスを示し、例えば、特開昭６３−１６９０７６
号公報に開示されている。
【００１２】まず半絶縁性基体５０上のソース、ドレイ
ン電極（図示省略）が形成された活性層５１上に、高感
度フォトレジスト（ＰＲ）５２、低感度フォトレジスト
（ＰＲ）５３を順次形成し、その上に明部５４’と暗部
５４’’を有するＰＲマスク５４を載置する。そして垂
直にＵＶ光５５を照射することにより、明部５４’下に
位置する低高感度フォトレジスト（ＰＲ）５３，５２の
露光箇所５６を露光して露光潜像を形成する（図６
（Ａ））。
ン電極（図示省略）が形成された活性層５１上に、高感
度フォトレジスト（ＰＲ）５２、低感度フォトレジスト
（ＰＲ）５３を順次形成し、その上に明部５４’と暗部
５４’’を有するＰＲマスク５４を載置する。そして垂
直にＵＶ光５５を照射することにより、明部５４’下に
位置する低高感度フォトレジスト（ＰＲ）５３，５２の
露光箇所５６を露光して露光潜像を形成する（図６
（Ａ））。
【００１３】引き続いて斜め方向からＵＶ光５５を照射
する。これによりＰＲマスク５４の明部５４’下より横
方向（図で右方向）に大きくオ−バーハング状に下層の
高感度フォトレジスト（ＰＲ）５２の箇所５７が露光さ
れてそこに露光潜像が形成される。しかし、上層は低感
度のフォトレジスト（ＰＲ）５３であるから、明部５
４’下より横方向（図で右方向）に小さい箇所５８がオ
−バーハング状に露光されてわずかに露光潜像が形成さ
れるにすぎない（図６（Ｂ））。
する。これによりＰＲマスク５４の明部５４’下より横
方向（図で右方向）に大きくオ−バーハング状に下層の
高感度フォトレジスト（ＰＲ）５２の箇所５７が露光さ
れてそこに露光潜像が形成される。しかし、上層は低感
度のフォトレジスト（ＰＲ）５３であるから、明部５
４’下より横方向（図で右方向）に小さい箇所５８がオ
−バーハング状に露光されてわずかに露光潜像が形成さ
れるにすぎない（図６（Ｂ））。
【００１４】そして両フォトレジスト（ＰＲ）５２，５
３を現像することにより、図６（Ｃ）に示すようなフォ
トレジストパターンを得る。
３を現像することにより、図６（Ｃ）に示すようなフォ
トレジストパターンを得る。
【００１５】次に、フォトレジストパターンの下層のフ
ォトレジスト５２のパターン部分をマスクにして活性層
５１を表面から等方エッチングによりエッチング除去し
てリセス５９を形成する。次に、ゲート電極用のメタル
６０’を蒸着により堆積して明部５４’下に相当するリ
セスの底部にショットキー接続するゲート電極６０を形
成する。斜め方向からのＵＶ光照射によりリセス５９は
マスクの明部５４’に相当する位置よりドレイン電極側
に向って非対称に形成されるため、マスクの明部５４’
に相当する位置にあるゲート電極６０はリセス５９内
で、ソース電極側にオフセットされる（図７（Ａ））。
次に、両フォトレジスト（ＰＲ）５２，５３を剥離しそ
の上のゲート電極用のメタル６０’を除去するリフトオ
フを行ない図７（Ｂ）に示す構造を得る。
ォトレジスト５２のパターン部分をマスクにして活性層
５１を表面から等方エッチングによりエッチング除去し
てリセス５９を形成する。次に、ゲート電極用のメタル
６０’を蒸着により堆積して明部５４’下に相当するリ
セスの底部にショットキー接続するゲート電極６０を形
成する。斜め方向からのＵＶ光照射によりリセス５９は
マスクの明部５４’に相当する位置よりドレイン電極側
に向って非対称に形成されるため、マスクの明部５４’
に相当する位置にあるゲート電極６０はリセス５９内
で、ソース電極側にオフセットされる（図７（Ａ））。
次に、両フォトレジスト（ＰＲ）５２，５３を剥離しそ
の上のゲート電極用のメタル６０’を除去するリフトオ
フを行ない図７（Ｂ）に示す構造を得る。
【００１６】
【発明が解決しようとする課題】上記図４−図５に示す
ＥＢ露光方法による従来技術では、予じめ形成してある
リセスパターンに対して目合わせを行なう必要があり、
十分の精度の目合わせができないから、オフセット量が
バラツキ、これによりＦＥＴの特性がバラツクことが問
題であった。
ＥＢ露光方法による従来技術では、予じめ形成してある
リセスパターンに対して目合わせを行なう必要があり、
十分の精度の目合わせができないから、オフセット量が
バラツキ、これによりＦＥＴの特性がバラツクことが問
題であった。
【００１７】また、図６−図７に示す従来技術では、光
学露光方法を用いているからゲート長を０．５μｍ以下
にすることが出来ず、ＦＥＴの性能を向上させることが
出来ないことが問題であった。
学露光方法を用いているからゲート長を０．５μｍ以下
にすることが出来ず、ＦＥＴの性能を向上させることが
出来ないことが問題であった。
【００１８】本発明の目的は、ソース電極とゲート電極
間の抵抗を低減し、かつ耐圧を向上させた高性能なＦＥ
Ｔを高歩留で製造するために、ゲート長が短かいゲート
電極をリセス内でソース電極側に精度良くオフセットさ
せることができる半導体装置の製造方法を提供すること
である。
間の抵抗を低減し、かつ耐圧を向上させた高性能なＦＥ
Ｔを高歩留で製造するために、ゲート長が短かいゲート
電極をリセス内でソース電極側に精度良くオフセットさ
せることができる半導体装置の製造方法を提供すること
である。
【００１９】
【課題を解決するための手段】本発明の特徴は、ソース
およびドレイン電極が上面に形成された基板の活性層上
に、下層電子線レジスト、前記下層電子線レジストより
低感度の中間層電子線レジスト、前記下層電子線レジス
トより低感度で前記中間層電子線レジストより高感度の
上層電子線レジストを積層形成する工程と、前記下層電
子線レジストに露光潜像が形成されるが前記中間層電子
線レジストおよび前記上層電子線レジストには露光潜像
が形成されない電子線量の電子線を選択的に照射して前
記下層電子線レジストの第１の露光箇所に露光潜像を形
成する工程と、次に、前記上層電子線レジストに露光潜
像が形成されるが前記中間層電子線レジストには露光潜
像が形成されない電子線量の電子線を選択的に照射して
前記上層電子線レジストの第２の露光箇所に露光潜像を
形成する工程と、次に、前記前記中間層電子線レジスト
に露光潜像が形成される電子線量の電子線で選択的に照
射して前記中間層電子線レジストの第３の露光箇所に露
光潜像を形成する工程と、前記下層、上層および中間層
電子線レジストを現像して前記第１、第２および第３の
露光箇所にそれぞれ第１、第２および第３の開口部を有
するレジストパターンを形成する工程と、前記下層電子
線レジストをマスクにしてそこに形成された第１の開口
部を通してエッチングを前記活性層の表面から行って前
記活性層にリセスを形成する工程と、前記上層および中
間層電子線レジストをマスクにしてそこに形成された第
２および第３の開口部内および前記第３の開口部下に前
記リセスの底部表面に接続するゲート電極を形成する工
程と、前記下層、上層および中間層電子線レジストから
なる前記レジストパターンを除去する工程とを有する半
導体装置の製造方法にある。ここで、前記中間層電子線
レジストの第３の露光箇所は前記上層電子線レジストの
第２の露光箇所の中央部下に位置していることが好まし
い。また、前記上層電子線レジストの第２の露光箇所は
前記下層電子線レジストの第１の露光箇所上に重畳して
位置していることができる。前記リセスを形成するエッ
チングは化学液のウエットエッチングの等方性エッチン
グであることが好ましい。また、前記下層、上層および
中間層電子線レジストは互いに分子量が異なるレジス
ト、例えばポリメチルメタアクリレート（ＰＭＭＡ）で
あることが好ましい。
およびドレイン電極が上面に形成された基板の活性層上
に、下層電子線レジスト、前記下層電子線レジストより
低感度の中間層電子線レジスト、前記下層電子線レジス
トより低感度で前記中間層電子線レジストより高感度の
上層電子線レジストを積層形成する工程と、前記下層電
子線レジストに露光潜像が形成されるが前記中間層電子
線レジストおよび前記上層電子線レジストには露光潜像
が形成されない電子線量の電子線を選択的に照射して前
記下層電子線レジストの第１の露光箇所に露光潜像を形
成する工程と、次に、前記上層電子線レジストに露光潜
像が形成されるが前記中間層電子線レジストには露光潜
像が形成されない電子線量の電子線を選択的に照射して
前記上層電子線レジストの第２の露光箇所に露光潜像を
形成する工程と、次に、前記前記中間層電子線レジスト
に露光潜像が形成される電子線量の電子線で選択的に照
射して前記中間層電子線レジストの第３の露光箇所に露
光潜像を形成する工程と、前記下層、上層および中間層
電子線レジストを現像して前記第１、第２および第３の
露光箇所にそれぞれ第１、第２および第３の開口部を有
するレジストパターンを形成する工程と、前記下層電子
線レジストをマスクにしてそこに形成された第１の開口
部を通してエッチングを前記活性層の表面から行って前
記活性層にリセスを形成する工程と、前記上層および中
間層電子線レジストをマスクにしてそこに形成された第
２および第３の開口部内および前記第３の開口部下に前
記リセスの底部表面に接続するゲート電極を形成する工
程と、前記下層、上層および中間層電子線レジストから
なる前記レジストパターンを除去する工程とを有する半
導体装置の製造方法にある。ここで、前記中間層電子線
レジストの第３の露光箇所は前記上層電子線レジストの
第２の露光箇所の中央部下に位置していることが好まし
い。また、前記上層電子線レジストの第２の露光箇所は
前記下層電子線レジストの第１の露光箇所上に重畳して
位置していることができる。前記リセスを形成するエッ
チングは化学液のウエットエッチングの等方性エッチン
グであることが好ましい。また、前記下層、上層および
中間層電子線レジストは互いに分子量が異なるレジス
ト、例えばポリメチルメタアクリレート（ＰＭＭＡ）で
あることが好ましい。
【００２０】
【実施例】以下、図面を参照して本発明を説明する。
【００２１】図１−図３は、本発明の実施例の半導体装
置の製造方法を工程順に示す断面図である。
置の製造方法を工程順に示す断面図である。
【００２２】図１（Ａ）に示すように、半絶縁性ＧａＡ
ｓ基体１０上の活性層（ｎ型チャネル層）１１を含んで
基板２０が構成されている。この活性層１１は、例え
ば、基体１０の上面に被着するノンドープＧａＡｓのバ
ッファ層と、その上に被着するｎ+ ＧａＡｓの動作層
と、その上に被着するｎ++ＧａＡｓのコンタクト層から
構成されている。活性層１１の表面のコンタクト層にＮ
ｉ−ＡｕＧｅ−Ａｕのソース電極１２およびドレイン電
極１３をオーミック接続して形成する。
ｓ基体１０上の活性層（ｎ型チャネル層）１１を含んで
基板２０が構成されている。この活性層１１は、例え
ば、基体１０の上面に被着するノンドープＧａＡｓのバ
ッファ層と、その上に被着するｎ+ ＧａＡｓの動作層
と、その上に被着するｎ++ＧａＡｓのコンタクト層から
構成されている。活性層１１の表面のコンタクト層にＮ
ｉ−ＡｕＧｅ−Ａｕのソース電極１２およびドレイン電
極１３をオーミック接続して形成する。
【００２３】そして全体に下層電子線レジスト１４、中
間層電子線レジスト１５および上層電子線レジスト１６
をそれぞれ塗布して積層形成する。この３層のレジスト
のうち、下層電子線レジスト１４が一番感度が高く、中
間層電子線レジスト１５が一番感度が低く、上層電子線
レジスト１６の感度が下層電子線レジストの感度と中間
層電子線レジストの感度の間の値となっている。
間層電子線レジスト１５および上層電子線レジスト１６
をそれぞれ塗布して積層形成する。この３層のレジスト
のうち、下層電子線レジスト１４が一番感度が高く、中
間層電子線レジスト１５が一番感度が低く、上層電子線
レジスト１６の感度が下層電子線レジストの感度と中間
層電子線レジストの感度の間の値となっている。
【００２４】これら電子線レジストとしては、たがいに
分子量が異なる（これにより感度が異なる）ＰＭＭＡ
（ポリメチルメタアクリレート）（ｐｏｌｙｍｅｔｈｙ
ｌ ｍｅｔｈａｃｒｙｌａｔｅ）を使用する。
分子量が異なる（これにより感度が異なる）ＰＭＭＡ
（ポリメチルメタアクリレート）（ｐｏｌｙｍｅｔｈｙ
ｌ ｍｅｔｈａｃｒｙｌａｔｅ）を使用する。
【００２５】例えば、下層電子線レジスト１４は分子量
が２４万のＰＭＭＡを膜厚１００ｎｍに塗布し、中間層
電子線レジスト１５は分子量が９６万のＰＭＭＡを膜厚
１５０ｎｍに塗布し、上層電子線レジスト１６は分子量
が５０万のＰＭＭＡを膜厚８００ｎｍに塗布して形成す
る。
が２４万のＰＭＭＡを膜厚１００ｎｍに塗布し、中間層
電子線レジスト１５は分子量が９６万のＰＭＭＡを膜厚
１５０ｎｍに塗布し、上層電子線レジスト１６は分子量
が５０万のＰＭＭＡを膜厚８００ｎｍに塗布して形成す
る。
【００２６】その後、ＥＢ装置内で上層電子線レジス
ト、中間層電子線レジストおよび下層電子線レジストを
電子線量を変えた電子ビームでそれぞれ選択的に露光す
る。
ト、中間層電子線レジストおよび下層電子線レジストを
電子線量を変えた電子ビームでそれぞれ選択的に露光す
る。
【００２７】まず最初に、図１（Ｂ）に示すように、Ｅ
Ｂ装置内で、感度の一番高い下層電子線レジスト１４を
電子線量の少ない電子線ビーム（ＥＢ）２１で露光箇所
２４を選択的に露光して露光潜像を形成する。露光箇所
２４の長さＬ１は０．８μｍである。この時、上層電子
線レジスト１６および中間層電子線レジスト１５は下層
電子線レジスト１４より感度が低いために、このステッ
プにおける電子線量では露光潜像が形成されない。
Ｂ装置内で、感度の一番高い下層電子線レジスト１４を
電子線量の少ない電子線ビーム（ＥＢ）２１で露光箇所
２４を選択的に露光して露光潜像を形成する。露光箇所
２４の長さＬ１は０．８μｍである。この時、上層電子
線レジスト１６および中間層電子線レジスト１５は下層
電子線レジスト１４より感度が低いために、このステッ
プにおける電子線量では露光潜像が形成されない。
【００２８】次に図１（Ｃ）に示すように、ＥＢ装置内
で、下層電子レジスト１４より感度が低く、中間層電子
線レジスト１５より感度の高い上層電子線レジスト１６
の露光箇所２６を、下層電子線レジスト１４を露光した
図１（Ｂ）のステップより多くした電子ビーム２１で露
光して露光潜像を形成する。露光箇所２６の長さＬ２は
０．４μｍである。この時、中間層電子線レジスト１５
は上層電子線レジスト１６より感度が低いために、この
ステップにおける電子線量では露光潜像が形成されな
い。またこの上層電子線レジスト１６の露光箇所２６は
下層電子線レジスト１４の露光箇所２４上に重畳し、か
つ両露光箇所の一方の端（図で左方の端）は一致してい
る。
で、下層電子レジスト１４より感度が低く、中間層電子
線レジスト１５より感度の高い上層電子線レジスト１６
の露光箇所２６を、下層電子線レジスト１４を露光した
図１（Ｂ）のステップより多くした電子ビーム２１で露
光して露光潜像を形成する。露光箇所２６の長さＬ２は
０．４μｍである。この時、中間層電子線レジスト１５
は上層電子線レジスト１６より感度が低いために、この
ステップにおける電子線量では露光潜像が形成されな
い。またこの上層電子線レジスト１６の露光箇所２６は
下層電子線レジスト１４の露光箇所２４上に重畳し、か
つ両露光箇所の一方の端（図で左方の端）は一致してい
る。
【００２９】次に図２（Ａ）に示すように、ＥＢ装置内
で、感度が一番低い中間層電子線レジスト１５の露光箇
所２５を電子線量の一番多い電子ビーム２１で選択的に
露光してそこに露光潜像を形成する。露光箇所２５の長
さＬ３は０．１５μｍである。またこの中間層電子線レ
ジスト１５の露光箇所２５は、上層電子線レジスト１６
の露光箇所２６および下層電子線レジスト１４の露光箇
所２４と重畳し、かつ上層電子線レジスト１６の露光箇
所２６の中央部に位置している。
で、感度が一番低い中間層電子線レジスト１５の露光箇
所２５を電子線量の一番多い電子ビーム２１で選択的に
露光してそこに露光潜像を形成する。露光箇所２５の長
さＬ３は０．１５μｍである。またこの中間層電子線レ
ジスト１５の露光箇所２５は、上層電子線レジスト１６
の露光箇所２６および下層電子線レジスト１４の露光箇
所２４と重畳し、かつ上層電子線レジスト１６の露光箇
所２６の中央部に位置している。
【００３０】次に図２（Ｂ）に示すように、現像を行っ
て各露光箇所２４，２５，２６のレジストを除去して得
られた開口部２４’，２５’，２６’を有する電子線レ
ジストパターンを形成する。
て各露光箇所２４，２５，２６のレジストを除去して得
られた開口部２４’，２５’，２６’を有する電子線レ
ジストパターンを形成する。
【００３１】上記各露光ステップにおける上層電子線レ
ジストの露光箇所、中間層電子線レジストの露光箇所、
下層電子線レジストの露光箇所のたがいの位置あわせは
機械的なステージの移動を伴わないため、±０．０４μ
ｍの高精度で行うことが可能である。
ジストの露光箇所、中間層電子線レジストの露光箇所、
下層電子線レジストの露光箇所のたがいの位置あわせは
機械的なステージの移動を伴わないため、±０．０４μ
ｍの高精度で行うことが可能である。
【００３２】次に図２（Ｃ）に示すように、電子線レジ
ストパターンの下層の電子線レジスト１４のパターン部
分をマスクにしてその開口部２４’下に活性層１１を表
面から等方エッチングによりエッチング除去してリセス
１７を形成する。このリセス１７は深さが例えば２０ｎ
ｍで、活性層１１表面のｎ++ＧａＡｓコンタクト層を貫
通して活性層１１内部のｎ+ ＧａＡｓ動作層内にその底
部を形成する。
ストパターンの下層の電子線レジスト１４のパターン部
分をマスクにしてその開口部２４’下に活性層１１を表
面から等方エッチングによりエッチング除去してリセス
１７を形成する。このリセス１７は深さが例えば２０ｎ
ｍで、活性層１１表面のｎ++ＧａＡｓコンタクト層を貫
通して活性層１１内部のｎ+ ＧａＡｓ動作層内にその底
部を形成する。
【００３３】そのあと、ゲート電極用のアルミ系メタル
１８’を蒸着堆積することにより、中間層電子線レジス
ト１５の開口部２５’内からその直下のリセス１７の底
部にショットキー接続し、かつ上層電子線レジスト１６
の開口部２６’内にゲート電極１８を形成する。
１８’を蒸着堆積することにより、中間層電子線レジス
ト１５の開口部２５’内からその直下のリセス１７の底
部にショットキー接続し、かつ上層電子線レジスト１６
の開口部２６’内にゲート電極１８を形成する。
【００３４】その後、電子線レジスト１４，１５，１６
を剥離しその上のゲート電極用のメタル１８’を除去す
るリフトオフを行ない図３に示す構造を得る。そしてこ
のゲート電極は活性層１１のリセス１７の底部の動作層
の箇所にショットキー接続してゲート特性を定めるゲー
ト長Ｌ３を設定する幅狭の部分１８Ｇとゲート抵抗を低
減する幅（Ｌ２）広の部分１８Ｗから構成される。
を剥離しその上のゲート電極用のメタル１８’を除去す
るリフトオフを行ない図３に示す構造を得る。そしてこ
のゲート電極は活性層１１のリセス１７の底部の動作層
の箇所にショットキー接続してゲート特性を定めるゲー
ト長Ｌ３を設定する幅狭の部分１８Ｇとゲート抵抗を低
減する幅（Ｌ２）広の部分１８Ｗから構成される。
【００３５】このようにして、リセス１７内でゲート電
極１８をソース電極１２側にオフセットさせることが出
来る。
極１８をソース電極１２側にオフセットさせることが出
来る。
【００３６】これにより、ゲート電極のリセス内でのオ
フセット量のバラツキは、従来±０．２μｍであったも
のが本発明の製造方法をもちいることで±０．０４μｍ
に低減することが出来た。
フセット量のバラツキは、従来±０．２μｍであったも
のが本発明の製造方法をもちいることで±０．０４μｍ
に低減することが出来た。
【００３７】また、電子ビームでレジストを露光してい
るため、ゲート長Ｌ３は０．１５μｍにすることが容易
に出来、そのため高性能の低雑音ＦＥＴを高歩留で製造
することができた。
るため、ゲート長Ｌ３は０．１５μｍにすることが容易
に出来、そのため高性能の低雑音ＦＥＴを高歩留で製造
することができた。
【００３８】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、上層に中間層より感度が高く下層より
感度の低い電子線レジストを用い、中間層に上層および
下層より低感度な電子線レジストを用い、下層に上層お
よび中間層より高感度な電子線レジストを使用し、露光
箇所に選択的に各層の電子線レジストを感光させる量の
電子線を照射し、これら上層、中間層、下層レジストの
パターンをそれぞれ形成し、それを用いてリセス構造お
よびゲート構造を形成したので、ゲート電極をリセス内
でソース電極側に精度良くオフセットすることが出来、
かつ電子ビームを使用しているために、例えば０．１５
μｍの短いゲート長のゲート電極を容易に形成すること
が出来る。そのため高性能な低雑音ＦＥＴを高歩留で製
造することができる。
置の製造方法は、上層に中間層より感度が高く下層より
感度の低い電子線レジストを用い、中間層に上層および
下層より低感度な電子線レジストを用い、下層に上層お
よび中間層より高感度な電子線レジストを使用し、露光
箇所に選択的に各層の電子線レジストを感光させる量の
電子線を照射し、これら上層、中間層、下層レジストの
パターンをそれぞれ形成し、それを用いてリセス構造お
よびゲート構造を形成したので、ゲート電極をリセス内
でソース電極側に精度良くオフセットすることが出来、
かつ電子ビームを使用しているために、例えば０．１５
μｍの短いゲート長のゲート電極を容易に形成すること
が出来る。そのため高性能な低雑音ＦＥＴを高歩留で製
造することができる。
【図１】本発明の実施例の半導体装置の製造方法を工程
順に示した断面図である。
順に示した断面図である。
【図２】図１の続きの工程を順に示した断面図である。
【図３】図２の続きの工程により得られた半導体装置を
示す断面図である。
示す断面図である。
【図４】従来技術の半導体装置の製造方法を工程順に示
した断面図である。
した断面図である。
【図５】図４の続きの工程を順に示した断面図である。
【図６】他の従来技術の半導体装置の製造方法を工程順
に示した断面図である。
に示した断面図である。
【図７】図６の続きの工程を順に示した断面図である。
１０，３０，５０ 半絶縁性基体 １１，３１，５１ 活性層 １２，３２ ソース電極 １３，３３ ドレイン電極 １４ 下層電子線レジスト １５ 中間層電子線レジスト １６ 上層電子線レジスト １７ リセス １８ ゲート電極 １８’ ゲート電極材 ２０ 基板 ２１ 電子ビーム ２４ 下層電子線レジストの露光箇所 ２４’ 下層電子線レジストの開口部 ２５ 中間層電子線レジストの露光箇所 ２５’ 中間層電子線レジストの開口部 ２６ 上層電子線レジストの露光箇所 ２６’ 下層電子線レジストの開口部 ３４ フォトレジストパターン ３５ リセス ３６ 下層電子線レジスト ３７ 上層電子線レジスト ３９ 上層電子線レジストの露光箇所 ４０ 下層電子線レジストの露光箇所 ４１ ゲート電極 ５２ 高感度フォトレジスト（ＰＲ） ５３ 低感度フォトレジスト（ＰＲ） ５４ ＰＲマスク ５４’ ＰＲマスクの明部 ５４’’ ＰＲマスクの暗部 ５５ ＵＶ光 ５６ 露光箇所 ５７ 大きくオ−バーハング状に露光される露光箇所 ５８ 小さくオ−バーハング状に露光される露光箇所 ５９ リセス ６０ ゲート電極 ６０’ ゲート電極材
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 29/417 7352−4Ｍ Ｈ０１Ｌ 21/30 ５７３ 8932−4Ｍ 29/44 Ｃ 8932−4Ｍ 29/50 Ｓ
Claims (6)
- 【請求項１】 ソースおよびドレイン電極が上面に形成
された基板の活性層上に、下層電子線レジスト、前記下
層電子線レジストより低感度の中間層電子線レジスト、
前記下層電子線レジストより低感度で前記中間層電子線
レジストより高感度の上層電子線レジストを積層形成す
る工程と、 前記下層電子線レジストに露光潜像が形成されるが前記
中間層電子線レジストおよび前記上層電子線レジストに
は露光潜像が形成されない電子線量の電子線を選択的に
照射して前記下層電子線レジストの第１の露光箇所に露
光潜像を形成する工程と、 次に、前記上層電子線レジストに露光潜像が形成される
が前記中間層電子線レジストには露光潜像が形成されな
い電子線量の電子線を選択的に照射して前記上層電子線
レジストの第２の露光箇所に露光潜像を形成する工程
と、 次に、前記前記中間層電子線レジストに露光潜像が形成
される電子線量の電子線で選択的に照射して前記中間層
電子線レジストの第３の露光箇所に露光潜像を形成する
工程と、 前記下層、上層および中間層電子線レジストを現像して
前記第１、第２および第３の露光箇所にそれぞれ第１、
第２および第３の開口部を有するレジストパターンを形
成する工程と、 前記下層電子線レジストをマスクにしてそこに形成され
た第１の開口部を通してエッチングを前記活性層の表面
より行って前記活性層にリセスを形成する工程と、 前記上層および中間層電子線レジストをマスクにしてそ
こに形成された第２および第３の開口部内および前記第
３の開口部下に前記リセスの底部表面に接続するゲート
電極を形成する工程と、 前記下層、上層および中間層電子線レジストからなる前
記レジストパターンを除去する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記中間層電子線レジストの第３の露光
箇所は前記上層電子線レジストの第２の露光箇所の中央
部下に位置していることを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項３】 前記上層電子線レジストの第２の露光箇
所は前記下層電子線レジストの第１の露光箇所上に重畳
して位置していることを特徴とする請求項１もしくは請
求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記リセスを形成するエッチングは等方
性エッチングであることを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項５】 前記下層、上層および中間層電子線レジ
ストは互いに分子量が異なるレジストであることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項６】 前記下層、上層および中間層電子線レジ
ストはポリメチルメタアクリレート（ＰＭＭＡ）である
ことを特徴とする請求項５に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030677A JPH07240425A (ja) | 1994-02-28 | 1994-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030677A JPH07240425A (ja) | 1994-02-28 | 1994-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240425A true JPH07240425A (ja) | 1995-09-12 |
Family
ID=12310345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6030677A Pending JPH07240425A (ja) | 1994-02-28 | 1994-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07240425A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003067664A1 (en) * | 2002-02-06 | 2003-08-14 | Hitachi, Ltd. | Field-effect transistor and method for manufacturing it |
| JP2020204757A (ja) * | 2019-06-13 | 2020-12-24 | 富士フイルム株式会社 | パターン形成方法、回路基板の製造方法、電子デバイス、転写材料、及び積層体 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105423A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 電界効果型半導体装置の製造方法 |
-
1994
- 1994-02-28 JP JP6030677A patent/JPH07240425A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105423A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 電界効果型半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003067664A1 (en) * | 2002-02-06 | 2003-08-14 | Hitachi, Ltd. | Field-effect transistor and method for manufacturing it |
| JP2020204757A (ja) * | 2019-06-13 | 2020-12-24 | 富士フイルム株式会社 | パターン形成方法、回路基板の製造方法、電子デバイス、転写材料、及び積層体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |