JPH0724261B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0724261B2
JPH0724261B2 JP1011624A JP1162489A JPH0724261B2 JP H0724261 B2 JPH0724261 B2 JP H0724261B2 JP 1011624 A JP1011624 A JP 1011624A JP 1162489 A JP1162489 A JP 1162489A JP H0724261 B2 JPH0724261 B2 JP H0724261B2
Authority
JP
Japan
Prior art keywords
layer
gate
insulating film
semiconductor device
polysilicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1011624A
Other languages
English (en)
Other versions
JPH02192723A (ja
Inventor
誠一 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP1011624A priority Critical patent/JPH0724261B2/ja
Priority to KR1019890019285A priority patent/KR930004117B1/ko
Priority to EP90100301A priority patent/EP0379024B1/en
Priority to DE69031712T priority patent/DE69031712T2/de
Priority to US07/466,924 priority patent/US5049514A/en
Publication of JPH02192723A publication Critical patent/JPH02192723A/ja
Publication of JPH0724261B2 publication Critical patent/JPH0724261B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/019—Contacts of silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/147—Silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/91—Controlling charging state at semiconductor-insulator interface

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はポリサイドゲート構造を用いた半導体装置の製
造方法に関するもので、特にゲート酸化膜の薄いデバイ
スに使用されるものである。
（従来の技術） MOSトランジスタの製造工程において、例えばソース，
ドレイン領域形成のためのイオン注入を行なうと、この
イオン注入によりゲート電極に電荷の充電（以下「チャ
ージアップ」という。）が起こる。このチャージアップ
はゲート電極の電位を上昇させるので、ゲート酸化膜が
薄いときにはこれが絶縁破壊を起こす恐れがある。この
ため、イオン注入は、一般にゲート電極材とシリコン基
板とを接触させた状態で行なっている。ゲート電極材を
シリコン基板に接触させておけば、イオン注入による電
荷は前記基板に抜けるためチャージアップを防止できる
からである。
しかしながら、例えばｐ型シリコン基板上にｎ型MOSFET
を形成する場合、通常ゲート電極材にはｎ型不純物をド
ープしたポリシリコンが用いられる。すなわち、ゲート
電極材をｐ型シリコン基板に接触させると、この接触部
にはpn接合が形成される。このため、前記pn接合を通し
て基板へ抜ける電荷の量は、ゲート電極のチャージアッ
プがpn接合耐圧に達するまでは少なく、充分な放電を行
なうことができない欠点がある。
また、ゲート電極材をシリコン基板へ接触させるために
は、この接触部のゲート酸化膜を例えばフォトリソグラ
フィー工程で除去する必要がある。この際、フォトレジ
ストが薄いゲート酸化膜上にかかるので、このゲート酸
化膜にダメージを与えたり、汚染物質が酸化膜中に進入
するという欠点がある。
（発明が解決しようとする課題） このように、従来は、ゲート電極におけるチャージアッ
プ防止に基板との接触で対応していたが、充分な放電が
行なえず、また、ゲート酸化膜についてプロセス中のダ
メージや汚染物質の進入という欠点があった。
よって、本発明の目的は、イオン注入時のチャージアッ
プを最小限に抑え、かつ、ゲート酸化膜についてプロセ
ス中のダメージや汚染物質の進入がない高信頼性の半導
体装置を提供することである。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体装置の製造
方法は、半導体基板上にゲート絶縁膜を形成し、このゲ
ート絶縁膜上にポリシリコン層を形成する。また、前記
ポリシリコン層及びゲート絶縁膜を選択的に除去して半
導体基板へ達する開口を形成する。この後、前記ポリシ
リコン層及び露出した半導体基板に直接接触させてシリ
サイド層を形成し、例えばソース，ドレイン領域形成の
ためのイオン注入を行なうというものである。
また、ポリサイドゲートと基板間の耐圧が実際にデバイ
ス動作時に前記ゲートにかかる耐圧より低い場合には、
イオン注入を行なった後に前記シリサイド層及びポリシ
リコン層を選択的に除去して、ポリサイドゲートとして
動作する領域を前記半導体基板から切り離せば良い。
（作用） このような方法によれば、ポリサイドゲートを構成する
シリサイド層が直接半導体基板に接触しているので、イ
オン注入時の電荷の抜けが大変良好になっている。ま
た、開口の形成時において、ポリシリコン層は例えばフ
ォトレジストから薄いゲート酸化膜を保護した状態にあ
る。従って、薄いゲート酸化膜にダメージ等を与えるこ
ともない。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図（ａ）〜（ｆ）は本発明を薄いゲート酸化膜に有
するポリサイドゲート構造の半導体装置について示した
ものである。
まず、同図（ａ）に示すように、ｐ型シリコン基板１に
素子分離領域２を形成する。また、この素子分離領域２
により分離されたトランジスタ領域Ａ及び接触領域Ｂに
例えば100Å程度の薄いゲート酸化膜３を形成する。次
に、同図（ｂ）に示すように、ポリシリコン層４を1500
Å程度堆積形成した後、このポリシリコン層４にｎ型不
純物（As,P等）をドーピングする。次に、同図（ｃ）に
示すように、フォトリソグラフィー法により接触領域Ｂ
において基板１に達する開口を形成する。具体的には、
ポリシリコン層４上にフォトレジスト５を形成する。こ
の後、接触領域Ｂにおいてフォトレジスト５をパターニ
ングする。さらに、このフォトレジスト５をマスクにし
てポリシリコン層４及びゲート酸化膜３を順次エンチン
グする。なお、トランジスタ領域Ａのゲート酸化膜３は
ポリシリコン層４によりフォトレジスト５から保護され
ている。次に、同図（ｄ）に示すように、フォトレジス
ト５を除去した後、シリサイド（タングステンシリサイ
ド（WSi）等）層６を3000Å程度堆積形成する。次に、
同図（ｅ）に示すように、必要なゲート電極のパターン
ニングを行なう。また、ソース，ドレイン領域等形成の
ためのイオン注入として、Asを例えば１×1015cm-2程度
イオン注入する。この時、ゲート電極のイオンによるチ
ャージアップは、電荷がシリサイド層６を通して基板へ
放電されるのでほとんど起こらない。次に、同図（ｆ）
に示すように、熱工程を通過するとシリサイド層６中に
注入されたAsが基板１中に拡散してｎ型拡散層７が形成
される。また、基板１とｎ型拡散層７とのpn接合耐圧が
デバイス動作上不足する場合には、例えば素子分離領域
２上でシリサイド層６及びポリシリコン層４を順次エッ
チングし、ポリサイドゲートとして動作する領域を基板
１から切り離す。なお、前記pn接合耐圧がデバイス動作
上充分な場合には、このような分離は行なわなくともよ
い。この後、層間絶縁膜８及び金属配線層９を周知の方
法により形成する。
ところで、前記実施例は一層ゲート構造の場合について
示したが、二層ゲート構造又はそれ以上の積層ゲート構
造の場合についても適用可能であることは言うまでもな
い。特に、EPROMのようなメモリセルにおいて、そのコ
ントロールゲート電極が多数のセルで共有されている場
合には、セルアレイの端部一ケ所で基板と接触を取れば
よいのでチップ面積の増大の割合いもほとんど無視でき
る。
なお、前記実施例ではゲート電極材にポリシリコン層と
WSi層を用いたポリサイドゲート構造について述べた
が、シリサイド層はWSiに限らずMoSi、TiSi等であって
も良い。また、シリサイド層の堆積方法はスパッタ法、
CVD法等が可能である。
［発明の効果］ 以上、説明したように本発明の半導体装置の製造方法に
よれば次のような効果を奏する。
薄いゲート酸化膜に対するプロセス中のダメージや汚染
物質の進入を防止しつつ、ゲート電極材を半導体基板に
接触させることができる。また、イオン注入によるゲー
ト電極のチャージアップを最小限に抑えることができ、
高信頼性の半導体装置を提供できる。
【図面の簡単な説明】
第１図は本発明の一実施例に係わる半導体装置の製造方
法を示す断面図である。 １…ｐ型シリコン基板、２…素子分離領域、３…ゲート
酸化膜、４…ポリシリコン層、５…フォトレジスト、６
…シリサイド層、７…ｎ型拡散層、８…層間絶縁層、９
…金属配線層。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ポリサイドゲート構造を有する半導体装置
    の製造方法であって、半導体基板上にゲート絶縁膜を形
    成する工程と、このゲート絶縁膜上にポリシリコン層を
    形成する工程と、前記ポリシリコン層及びゲート絶縁膜
    を選択的に除去して半導体基板へ達する開口を形成する
    工程と、前記ポリシリコン層及び開口により露出した半
    導体基板に直接接触させてシリサイド層を形成する工程
    と、イオン注入を行なう工程とを具備することを特徴と
    する半導体装置の製造方法。
  2. 【請求項２】ポリサイドゲート構造を有する半導体装置
    の製造方法であって、半導体基板上にゲート絶縁膜を形
    成する工程と、このゲート絶縁膜上にポリシリコン層を
    形成する工程と、前記ポリシリコン層及びゲート絶縁膜
    を選択的に除去して半導体基板へ達する開口を形成する
    工程と、前記ポリシリコン層及び開口により露出した半
    導体基板に直接接触させてシリサイド層を形成する工程
    と、イオン注入を行なう工程と、前記シリサイド層及び
    ポリシリコン層を選択的に除去してポリサイドゲートと
    して動作する領域を前記半導体基板から切り離す工程と
    を具備することを特徴とする半導体装置の製造方法。
JP1011624A 1989-01-20 1989-01-20 半導体装置の製造方法 Expired - Fee Related JPH0724261B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP1011624A JPH0724261B2 (ja) 1989-01-20 1989-01-20 半導体装置の製造方法
KR1019890019285A KR930004117B1 (ko) 1989-01-20 1989-12-22 반도체장치의 제조방법
EP90100301A EP0379024B1 (en) 1989-01-20 1990-01-08 Semiconductor device manufacturing method
DE69031712T DE69031712T2 (de) 1989-01-20 1990-01-08 Verfahren zur Herstellung eines Halbleiterbauelementes
US07/466,924 US5049514A (en) 1989-01-20 1990-01-18 Method of making a MOS device having a polycide gate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1011624A JPH0724261B2 (ja) 1989-01-20 1989-01-20 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH02192723A JPH02192723A (ja) 1990-07-30
JPH0724261B2 true JPH0724261B2 (ja) 1995-03-15

Family

ID=11783081

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1011624A Expired - Fee Related JPH0724261B2 (ja) 1989-01-20 1989-01-20 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US5049514A (ja)
EP (1) EP0379024B1 (ja)
JP (1) JPH0724261B2 (ja)
KR (1) KR930004117B1 (ja)
DE (1) DE69031712T2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2892421B2 (ja) * 1990-02-27 1999-05-17 沖電気工業株式会社 半導体素子の製造方法
EP0575280A3 (en) * 1992-06-18 1995-10-04 Ibm Cmos transistor with two-layer inverse-t tungsten gate structure
US5326713A (en) * 1992-09-04 1994-07-05 Taiwan Semiconductor Manufacturies Company Buried contact process
US5272099A (en) * 1992-11-27 1993-12-21 Etron Technology Inc. Fabrication of transistor contacts
GB9225906D0 (en) * 1992-12-11 1993-02-03 Philips Electronics Uk Ltd Electronic device manufacture using ion implantation
US5393687A (en) * 1993-12-16 1995-02-28 Taiwan Semiconductor Manufacturing Company Method of making buried contact module with multiple poly si layers
JP2924622B2 (ja) * 1993-12-28 1999-07-26 日本電気株式会社 半導体装置の製造方法
US5767006A (en) * 1996-09-27 1998-06-16 Taiwan Semiconductor Manufacturating Company, Ltd. Method for eliminating charge damage during etching of conducting layers
US5866482A (en) * 1996-09-27 1999-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for masking conducting layers to abate charge damage during plasma etching
JP3221369B2 (ja) 1997-09-19 2001-10-22 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
US6020237A (en) * 1998-02-04 2000-02-01 Alliance Semiconductor Corporation Method of reducing dielectric damage due to charging in the fabrication of stacked gate structures
DE10201058A1 (de) * 2002-01-14 2003-07-31 Infineon Technologies Ag Verfahren zur Herstellung einer dielektrischen Schicht
JP3481233B1 (ja) 2002-05-27 2003-12-22 沖電気工業株式会社 キャパシタ構造の製造方法及びキャパシタ素子の製造方法
JP4454921B2 (ja) * 2002-09-27 2010-04-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4683817B2 (ja) * 2002-09-27 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7118959B2 (en) * 2005-03-10 2006-10-10 Texas Instruments Incorporated Integrated circuit capacitor having antireflective dielectric
RU2751983C1 (ru) * 2020-11-20 2021-07-21 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления силицида титана

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4224733A (en) * 1977-10-11 1980-09-30 Fujitsu Limited Ion implantation method
JPS57100768A (en) * 1980-12-16 1982-06-23 Nec Corp Manufacture of field effect semiconductor device
US4551908A (en) * 1981-06-15 1985-11-12 Nippon Electric Co., Ltd. Process of forming electrodes and interconnections on silicon semiconductor devices
US4558507A (en) * 1982-11-12 1985-12-17 Nec Corporation Method of manufacturing semiconductor device
US4740479A (en) * 1985-07-05 1988-04-26 Siemens Aktiengesellschaft Method for the manufacture of cross-couplings between n-channel and p-channel CMOS field effect transistors of static write-read memories
WO1987000967A1 (en) * 1985-08-08 1987-02-12 Motorola, Inc. Dielectric breakdown prevention technique
US4788160A (en) * 1987-03-31 1988-11-29 Texas Instruments Incorporated Process for formation of shallow silicided junctions
US4859278A (en) * 1988-08-11 1989-08-22 Xerox Corporation Fabrication of high resistive loads utilizing a single level polycide process

Also Published As

Publication number Publication date
EP0379024A2 (en) 1990-07-25
KR900012331A (ko) 1990-08-03
DE69031712T2 (de) 1998-04-09
DE69031712D1 (de) 1998-01-02
EP0379024A3 (en) 1990-08-29
US5049514A (en) 1991-09-17
KR930004117B1 (ko) 1993-05-20
EP0379024B1 (en) 1997-11-19
JPH02192723A (ja) 1990-07-30

Similar Documents

Publication Publication Date Title
US6569742B1 (en) Method of manufacturing semiconductor integrated circuit device having silicide layers
KR100723993B1 (ko) 반도체 메모리 장치와 그 제조 방법
US5998252A (en) Method of salicide and sac (self-aligned contact) integration
US6020242A (en) Effective silicide blocking
US20020182822A1 (en) Structure and method for MOSFET with metallic gate electrode
JPH0724261B2 (ja) 半導体装置の製造方法
US5911105A (en) Flash memory manufacturing method
US5296399A (en) Method for manufacturing a narrowed sidewall spacer in a peripheral circuit of a ULSI semiconductor memory device
US7919367B2 (en) Method to increase charge retention of non-volatile memory manufactured in a single-gate logic process
EP0656645B1 (en) Field effect transistor with a sealed diffusion junction
US5506159A (en) Method for manufacturing a semiconductor memory device
US5700734A (en) Process of fabricating field effect transistor having reliable polycide gate electrode
JPH10200077A (ja) 半導体装置及びその製造方法
US5861333A (en) Method of tunnel window process for EEPROM cell technology
JP2723313B2 (ja) 半導体装置の製造方法
KR20000035224A (ko) 반도체장치 및 그 제조방법
JP3212882B2 (ja) 半導体装置の製造方法
JPH04348039A (ja) 半導体装置の製造方法
JPH05251712A (ja) 不揮発性半導体記憶装置の製造方法
JP2915036B2 (ja) 半導体集積回路装置の製造方法
EP0878833B1 (en) Process for the selective formation of salicide on active areas of MOS devices
KR100342823B1 (ko) 플래쉬 메모리 소자의 제조방법
KR19990024779A (ko) 불휘발성 메모리 장치 및 그 제조방법
JPH06334196A (ja) Ｍｏｓ型半導体記憶装置
JPH07130892A (ja) 半導体不揮発性記憶装置およびその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees