JPH07244588A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 マルチサイクル命令と基本命令を必要最小限
のハードウェア追加で同時に実行できる。 【構成】 マルチサイクル命令が命令解読回路１に読み
込まれる。命令実行制御回路２はマルチサイクル命令実
行管理回路８からの情報に従ってマルチサイクル命令を
マルチサイクル命令実行回路５に発行する。入力回路
３、出力回路６はレジスタと命令実行回路間で必要なデ
ータの操作を行なう。次にマルチサイクル命令に後続す
る基本命令が命令解読回路１に読み込まれた場合、命令
実行制御回路２はマルチサイクル命令がレジスタ群７へ
の書き込みサイクルが基本命令の書き込みサイクルと衝
突しないことをマルチサイクル命令実行管理回路８から
の情報によって確認した後に基本命令実行回路４に発行
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は出現頻度が少なくかつ実
行レイテンシが大きいマルチサイクル命令を、必要最小
限のハードウェア追加で性能劣化を引き起こさずに実装
できる命令制御回路を備えたデータ処理装置に関するも
のである。

【０００２】

【従来の技術】命令の並列実行を可能とするマイクロプ
ロセッサの制御技術は、命令実行の高速化を可能とする
手法として注目されている。

【０００３】従来、全体の性能劣化を抑えるためにマル
チサイクル命令専用の機能ユニットを設けた場合には、
ハードウェアの増加を引き起こし、他の演算ユニットと
共有した場合には、他の命令実行をストールしてしま
い、全体の性能を低下させていた。

【０００４】

【発明が解決しようとする課題】マルチサイクル専用の
機能ユニットを設けた場合のハードウェア量の増加は、
機能ユニットの入出力部、演算部が挙げられる。

【０００５】また複数機能ユニットが存在するため、演
算終了時及び出力回路使用時に資源競合を引き起こし書
き込む機能ユニットを選択するアービトレーション処理
が必要となり、ハードウェア増加の原因となっていた。

【０００６】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の命令実行制御回路を備えたデータ処理装置
は、命令の解読を行なう命令解読回路と、命令の実行制
御を行なう命令実行制御回路と、基本命令の実行を行な
う基本命令実行回路と、マルチサイクル命令を実行する
マルチサイクル命令実行回路と、データを格納するレジ
スタ回路と、前記レジスタの内容を参照し前記基本命令
実行回路あるいは前記マルチサイクル命令実行回路への
入力データとして加工を行なう入力回路と、前記基本命
令実行回路または前記マルチサイクル命令実行回路から
のデータ出力を入力し必要な加工を行なって前記レジス
タ回路に書き込みを行なうための出力回路と、前記命令
実行制御回路が制御することなくマルチサイクル命令実
行回路の動作を管理するマルチサイクル命令実行管理回
路を備え、マルチサイクル命令に後続する基本命令の発
行の際、マルチサイクル命令の命令実行による基本命令
発行をストールせずに行なうことを特徴としている。

【０００７】さらにデータ処理装置は、マルチサイクル
命令終了時のレジスタ回路への書き込みサイクルとマル
チサイクル命令が出力回路を使用するサイクルを、マル
チサイクル命令実行管理回路によりあらかじめ検出する
ことにより書き込み衝突あるいは主力回路の競合を起こ
す基本命令の発行を抑制することを特徴としている。

【０００８】

【作用】本発明は上記した構成によって、従来の構成で
はマルチサイクル命令の実行によりストールされる基本
命令の実行を可能とする。

【０００９】

【実施例】以下本発明の一実施例における命令実行制御
回路を備えたデータ処理装置について、図面を参照しな
がら説明する。

【００１０】（図１）は本発明の実施例における命令実
行制御回路を備えたデータ処理装置の構成図を示すもの
である。

【００１１】（図１）において１は命令解読回路、２は
命令実行制御回路、３は入力回路、４は基本命令実行回
路、５はマルチサイクル命令実行回路、６は出力回路、
７はレジスタ回路、８はマルチサイクル命令実行管理回
路である。

【００１２】（図２）は動作説明を行なうための命令シ
ーケンス例である。命令シーケンス中のＦ０〜Ｆ６はレ
ジスタ名を示している。

【００１３】このうち第一番目の文字Ｆは浮動小数点レ
ジスタ、第二番目の数字はレジスタ名を識別している。

【００１４】またＦＡＤＤは浮動小数点加算命令を示し
ている。ＦＡＤＤは実行レイテンシ３の命令、ＦＤＩＶ
は実行レイテンシ４のマルチサイクル命令である。

【００１５】それぞれ基本命令実行回路４、マルチサイ
クル命令実行回路５の機能ユニットで実行されるものと
する。また説明のためマルチサイクル命令の実行レイテ
ンシを固定としたが、これは可変で制御可能である。

【００１６】命令中の最後尾の数字は命令の実行順を示
すものである。命令動作は第１オペランドがディスティ
ネーションで第２、第３オペランドがソースであるもの
とする。

【００１７】（図３）は動作説明を行なうためのパイプ
ライン動作例である。ここでは（図２）の命令シーケン
スを実行した場合のパイプライン動作を示している。

【００１８】ＤＥＣは命令解読回路１での動作、ＥＸ１
は入力回路３での実行動作、ＥＸ２は基本命令実行回路
４での実行動作、ＥＸ＿ＭＵＬＴＩはマルチサイクル命
令実行回路５での実行動作、ＥＸ３は出力回路６での実
行動作を示している。以下実施例の命令実行制御回路を
備えたデータ処理装置について、（図１）（図２）（図
３）を用いてその動作を説明する。

【００１９】（図２）の命令シーケンスについて説明を
行なう。動作を開始すると第一の命令であるＦＡＤＤ０
命令は命令解読回路１に読み込まれる。

【００２０】命令解読回路１では命令を解読し、解読さ
れた命令が基本命令であるかマルチサイクル命令である
かを判断し、命令実行制御回路２に通知する。この命令
実行制御回路２は複数存在する命令流と命令解読回路１
に１対１の対応で複数存在する。

【００２１】命令実行制御回路２は現在実行されている
マルチサイクル命令の情報をマルチサイクル命令実行管
理回路８よりマルチサイクル命令制御線１３を通して入
力する。

【００２２】説明のため命令シーケンス実行前は、命令
実行制御回路２に対してマルチサイクル命令実行管理回
路８からの入力はマルチサイクル命令の発行を抑止する
信号が送出されていないものとする。

【００２３】解読された命令に従って命令実行制御回路
２は基本命令実行回路４またはマルチサイクル命令実行
回路５で実行される命令のソースとなるレジスタをレジ
スタ選択制御線１４を通して与えることによりレジスタ
回路７の中から選択する。

【００２４】さらに命令実行制御回路２は解読された命
令従って基本命令実行回路４またはマルチサイクル命令
実行回路５あるいは図中には記載されていないが命令実
行を行なう機能ユニットに対して命令発行を行なう。

【００２５】（図２）命令シーケンス例ではＦＡＤＤ０
命令が１番目のサイクルで解読され、２番目のサイクル
で入力回路３に発行される。この２番目のサイクルでは
ＦＤＩＶ命令が命令解読回路１に読み込まれ解読され
る。この命令を解読した時点で命令実行制御回路２はこ
の命令がマルチサイクル命令であることを判断し、また
マルチサイクル命令実行管理回路８からはマルチサイク
ル命令が実行されていないという情報が得られるので、
入力回路３に命令実行制御回路２が命令を発行する。

【００２６】マルチサイクル命令発行の制御は前述した
命令シーケンスに対応するレジスタ群の中からソースと
なるレジスタの選択とソースデータの入力回路３への取
り込みとマルチサイクル命令実行回路５の制御であり、
これを命令実行制御回路２が行なう。

【００２７】発行されたマルチサイクル命令はマルチサ
イクル命令実行管理回路８によって複数サイクルの命令
実行が制御される。次にマルチサイクル命令が発行され
た次のサイクルである３番目のサイクルの命令発行につ
いて説明を行なう。

【００２８】マルチサイクル命令に後続する命令は命令
解読回路１によって解読される。この命令は基本命令あ
るいはマルチサイクル命令あるいはその他の機能ユニッ
トに発行される命令のいずれかである。

【００２９】この後続命令が他のユニットに発行される
命令の場合は、通常の複数機能ユニットを持つデータ処
理装置と同様に発行される。

【００３０】このサイクルにおいてはマルチサイクル命
令であるＦＤＩＶ１命令の実行レイテンシが４なのでこ
のサイクルに仮に基本命令を発行した場合、出力回路６
で処理の競合が発生してしまう。

【００３１】この競合の発生はマルチサイクル命令実行
管理回路８が発行されているマルチサイクル命令の実行
レイテンシを管理しており競合が発生する場合には、命
令実行制御回路２に競合発生を伝える。

【００３２】さらにマルチサイクル命令実行管理回路８
はマルチサイクル命令の実行においてレジスタ回路への
書き込みが発生する実行サイクルをあらかじめ検出し、
基本命令の実行により発生する書き込みサイクルとマル
チサイクル命令の書き込みサイクルとが衝突する場合を
命令実行制御回路２に伝える。

【００３３】これにより書き込み衝突を回避するための
アービトレーション回路を必要とせずに、命令流におけ
る書き込み衝突を回避可能である。

【００３４】この４番目のサイクルでは基本命令ＦＡＤ
Ｄ２の解読が命令解読回路１で行なわれ、基本命令ＦＡ
ＤＤ０の実行が出力回路６で行なわれ、マルチサイクル
命令ＦＤＩＶ１の実行がマルチサイクル命令実行回路５
で行なわれている。このサイクルにおいてマルチサイク
ル命令実行管理回路８では現在実行されているマルチサ
イクル命令の実行レイテンシが４でまた現在実行サイク
ルが２番目であることから、マルチサイクル命令の書き
込みサイクルが２サイクル後に発生することを命令実行
制御回路２に通知する。

【００３５】この通知を受けて命令実行制御回路２は実
行レイテンシ３である基本命令ＦＡＤＤ２の次サイクル
での命令発行を行う。

【００３６】よってレジスタの書き込み動作は５、７、
８番目のサイクルでそれぞれＦＡＤＤ０、ＦＤＩＶ１、
ＦＡＤＤ２と行なわれ、書き込みの衝突は発生しない。

【００３７】また主力回路６の使用は４、６、７番目の
サイクルで行われ競合は発生しない。

【００３８】

【発明の効果】以上のように本発明は、マルチサイクル
命令実行管理回路、命令実行制御回路、マルチサイクル
命令実行回路、基本命令実行回路、入力回路、出力回路
を設けることにより、必要最小限のハードウェア追加
で、マルチサイクル命令と基本命令の同時実行を可能と
する。さらにマルチサイクル命令実行管理回路によりマ
ルチサイクル命令の実行完了時すなわちマルチサイクル
命令によるレジスタ群への書き込み時とマルチサイクル
命令が出力回路を使用するサイクルを知ることにより命
令実行制御回路が基本命令の発行を抑止することを可能
とし、基本命令とマルチサイクル命令が同時にレジスタ
回路への書き込みあるいは出力回路を同時に使用するこ
とによる競合回避のアービトレーション操作を回避でき
ることになる。

【００３９】このためマルチサイクル命令専用の実行ユ
ニットを設けた場合のハードウェア増加を抑え、さらに
マルチサイクル命令による基本命令の実行ストールを引
き起こさずに基本命令を実行することにより、効率的な
実行サイクルの実現が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例におけるデータ処理装置の構成
図

【図２】本発明の実施例を説明するために用いる命令シ
ーケンス図

【図３】本発明の実施例を説明するために用いるパイプ
ライン動作説明図

【符号の説明】

１ 命令解読回路 ２ 命令実行制御回路 ３ 入力回路 ４ 基本命令実行回路 ５ マルチサイクル命令実行回路 ６ 出力回路 ７ レジスタ回路 ８ マルチサイクル命令実行管理回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】命令解読を行なう命令解読回路と、データ
   を保持するレジスタ回路と、複数のパイプライン段数を
   保有する命令実行を行なう基本命令実行回路と、前記基
   本命令実行回路におけるパイプライン段数よりも多くの
   実行ステージを必要とするマルチサイクル命令を実行す
   るマルチサイクル命令実行回路と、前記マルチサイクル
   命令実行回路の実行を管理するマルチサイクル命令実行
   管理回路と、前記レジスタ回路より前記基本命令実行回
   路あるいは前記マルチサイクル命令実行回路へデータを
   加工して渡す入力回路と、前記基本命令実行回路あるい
   はマルチサイクル命令実行回路から前記レジスタ回路へ
   データを加工して渡す出力回路と、命令完了時における
   レジスタへの書き込みの衝突を回避するために実行中の
   マルチサイクル命令の命令完了時およびマルチサイクル
   命令が出力回路を使用するサイクルに同時に基本命令が
   出力回路を使用することを回避するための命令実行制御
   回路を備えることにより、マルチサイクル命令を他の基
   本命令の実行を妨げることなく実行制御を行なう命令実
   行制御回路を備えたことを特徴とするデータ処理装置。