JPH07244991A - フローティングゲート型不揮発性半導体記憶装置 - Google Patents

フローティングゲート型不揮発性半導体記憶装置

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JPH07244991A
JPH07244991A JP5494994A JP5494994A JPH07244991A JP H07244991 A JPH07244991 A JP H07244991A JP 5494994 A JP5494994 A JP 5494994A JP 5494994 A JP5494994 A JP 5494994A JP H07244991 A JPH07244991 A JP H07244991A
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film
memory device
semiconductor memory
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Masanori Noda
昌敬 野田
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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Abstract

(57)【要約】 【目的】 製造装置に新たな帯電防止策を講じる必要な
く、フローティングゲート型不揮発性半導体記憶装置の
可能な書き込み／消去回数の向上を図る。 【構成】 フローティングゲート型不揮発性半導体記憶
装置の各ワード線の少なくとも一箇所に、直列接続され
たＭＩＳキャパシターＣと接合ダイオードＤとから成る
保護回路を接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、フローティングゲー
ト型不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】フラッシュ（一括消去型）ＥＥＰＲＯＭ
を始めとするフローティングゲート型不揮発性メモリー
においては、半導体基板上に形成された約１０ｎｍ程度
の膜厚の薄い酸化膜（トンネル酸化膜）を通してＦＮ
（Fowler-Nordheim)トンネリングもしくはチャンネルホ
ットエレクトロン（ＣＨＥ）によってフローティングゲ
ートに対する電荷の注入／引き抜きを行うことによりデ
ータの書き込み／消去を行う。
【０００３】このようなフローティングゲート型不揮発
性メモリーにおいて、トンネル酸化膜の寿命はそれを通
過する電荷量により左右され、この通過電荷量が一定値
を超えるとトンネル酸化膜は破壊に至る。このトンネル
酸化膜が破壊に至る通過電荷量はＱbdで表される。フロ
ーティングゲート型不揮発性メモリーは、このＱbd値の
大きさによって可能な書き込み／消去回数が決まるた
め、この可能な書き込み／消去回数を多くするためには
Ｑbd値をより大きくすることが望ましい。
【０００４】
【発明が解決しようとする課題】ところで、一般に、イ
ントリンシックな酸化膜のＱbd（これをＱi と書く）の
値はその形成方法により決定されるが、トンネル酸化膜
形成後の製造工程においてトンネル酸化膜を電荷が通過
する（＝電流が流れる）ような現象が生じると、Ｑbdは
通過した電荷量Ｑp だけイントリンシック値Ｑi より低
下してしまう。このため、トンネル酸化膜形成後のフロ
ーティングゲート型不揮発性メモリーの製造工程におい
ては、半導体基板の帯電を防止し、上記現象を防ぐ必要
がある。
【０００５】しかしながら、実際には、イオン注入工程
やプラズマエッチング工程を始めとする工程において様
々な帯電現象が発生してしまうことから（例えば、日経
マイクロデバイス、１９８８年１０月号、第１０３
頁）、トンネル酸化膜のＱbd値の低下は避けがたい。こ
の問題の解決策として、製造装置に帯電防止策を講じる
方法があるが、これは結果的にフローティングゲート型
不揮発性メモリーの製造コストの増大を招いてしまうと
いう問題があった。
【０００６】したがって、この発明の目的は、製造装置
に新たな帯電防止策を講じる必要なく、可能な書き込み
／消去回数の向上を図ることができるフローティングゲ
ート型不揮発性半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明によるフローティングゲート型不揮発性半
導体記憶装置は、直列接続されたＭＩＳキャパシター
（Ｃ）と接合ダイオード（Ｄ）とから成る保護回路がワ
ード線（ＷＬp 、ＷＬq ）に接続されているものであ
る。
【０００８】この発明によるフローティングゲート型不
揮発性半導体記憶装置においては、ＭＩＳキャパシター
（Ｃ）の第１の電極がワード線（ＷＬp 、ＷＬq ）に接
続される。また、ＭＩＳキャパシター（Ｃ）の第２の電
極に接合ダイオード（Ｄ）のカソードが接続される。
【０００９】この発明によるフローティングゲート型不
揮発性半導体記憶装置の好適な一実施形態において、Ｍ
ＩＳキャパシター（Ｃ）は、第１導電型の半導体基体
（１）中に設けられた第２導電型の半導体領域（８）か
ら成る第２の電極と、第２導電型の半導体領域（８）上
に設けられた絶縁膜（４）から成る誘電体膜と、絶縁膜
（４）上に設けられた導電体膜から成る第１の電極とか
ら成る。接合ダイオード（Ｄ）は、第１導電型の半導体
基体（１）と第２導電型の半導体領域（８）とから成
る。また、ＭＩＳキャパシター（Ｃ）の第１の電極は、
ワード線（ＷＬp 、ＷＬq ）を延在させることにより形
成された部分から成る。
【００１０】
【作用】図９に示すように、フローティングゲート型不
揮発性半導体記憶装置のメモリーセル部のワード線（＝
コントロールゲート）に、直列接続されたＭＩＳキャパ
シターと接合ダイオードとから成る保護回路が接続され
ている場合を考える。ここで、ＭＩＳキャパシターの第
１の電極がワード線に接続され、ＭＩＳキャパシターの
第２の電極は接合ダイオードのカソードに接続されてい
る。また、接合ダイオードのアノードは接地されてい
る。ＭＩＳキャパシターの容量をＣP 、接合ダイオード
の降伏電圧をＶP とする。また、メモリートランジスタ
のフローティングゲート−コントロールゲート間の容量
をＣC 、トンネル酸化膜の容量をＣTとする。
【００１１】今、ワード線がチャージアップ電圧ＶW に
帯電したときにメモリートランジスタのトンネル酸化膜
に加わる電界をＥT 、保護回路のＭＩＳキャパシターに
加わる電界をＥP とすると、それらは近似的に下表に示
すように表される。ここで、ＥP ＞ＥT なる関係が成立
するようにフローティングゲート型不揮発性半導体記憶
装置の製造条件を決定すれば、メモリートランジスタの
トンネル酸化膜に電流が流れるより先に保護回路のＭＩ
Ｓキャパシターにトンネル電流が流れるため、ワード線
の電位はクランプされる。これによって、製造工程にお
いてメモリートランジスタのトンネル酸化膜に電流が流
れるのを防止することができるため、トンネル酸化膜の
Ｑbd値の低下を防止することができ、その結果、可能な
書き込み／消去回数の向上を図ることができる。また、
この場合、製造装置に新たな帯電防止策を講じる必要が
ないため、製造コストの増大を招くこともない。
【００１２】 ワード線の電圧と電界 ─────────────────────────────────── 極性 ＥP ＥT ─────────────────────────────────── − VW /TP (VW /TT )( CC /( CC ＋ CT )) ─────────────────────────────────── ＋ (VW − VP )/ TP （1 /TT )( VW CC /( CC ＋ CT ) − Vinv ) ───────────────────────────────────
【００１３】ただし、ＴT はトンネル酸化膜の膜厚、Ｔ
P はＭＩＳキャパシターの誘電体膜の膜厚、Ｖinv はト
ンネル酸化膜下の反転層の形成電圧である。
【００１４】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の一実施例による
フローティングゲート型不揮発性メモリーの平面図、図
２は図１のＩＩ−ＩＩ線に沿っての断面図、図３はこの
一実施例によるフローティングゲート型不揮発性メモリ
ーの等価回路図を示す。
【００１５】図１および図２に示すように、この一実施
例によるフローティングゲート型不揮発性メモリーにお
いては、例えばｐ型Ｓｉ基板のようなｐ型半導体基板１
の表面に例えばＳｉＯ2 膜から成るフィールド絶縁膜２
が選択的に形成され、これによって素子間分離が行われ
ている。このフィールド絶縁膜２の下側の部分における
ｐ型半導体基板１中には、例えばｐ+ 型のチャンネルス
トップ層３が形成されている。また、フィールド絶縁膜
２で囲まれた活性領域の表面には、例えばＳｉＯ2 膜か
ら成るトンネル酸化膜４が形成されている。
【００１６】メモリーセル部においては、トンネル酸化
膜４上に、メモリートランジスタのチャンネル長方向に
垂直な方向における両側のフィールド絶縁膜２上に延在
するようにフローティングゲートＦＧが形成されてい
る。このフローティングゲートＦＧは、例えばＰのよう
なｎ型不純物がドープされた多結晶Ｓｉ膜により形成さ
れる。符号５はこのフローティングゲートＦＧを覆うよ
うに形成されたカップリング絶縁膜を示す。このカップ
リング絶縁膜５は、例えば、ＳｉＯ2 膜／Ｓｉ3Ｎ4 膜
／ＳｉＯ2 膜から成る三層構造を有する。ＷＬp 、ＷＬ
q などは、フローティングゲートＦＧの直上を通るよう
にメモリートランジスタのチャンネル長方向と垂直な方
向に延在して設けられたワード線（コントロールゲー
ト）を示す。これらのワード線ＷＬp 、ＷＬq などは、
例えばＰのようなｎ型不純物がドープされた多結晶Ｓｉ
膜上に例えばＷＳｉ2 膜のような高融点金属シリサイド
膜を積層したポリサイド膜により形成される。
【００１７】また、フィールド絶縁膜２で囲まれた活性
領域のうち、チャンネル長方向におけるフローティング
ゲートＦＧおよびその上にカップリング絶縁膜５を介し
て積層されたワード線の両側の部分には、これらのフロ
ーティングゲートＦＧおよびワード線に対して自己整合
的にｎ+ 型半導体領域６、７が設けられている。そし
て、フローティングゲートＦＧおよびその上にカップリ
ング絶縁膜５を介して積層されたワード線と、これらの
フローティングゲートＦＧおよびワード線に対して自己
整合的に設けられたｎ+ 型半導体領域６、７とにより、
一つのメモリートランジスタが構成されている。この場
合、ｎ+ 型半導体領域６はワード線と平行に延在して設
けられており、接地電源電圧Ｖssを供給するソース線
（接地線）を構成している。また、ｎ+ 型半導体領域７
はドレイン領域として用いられる。
【００１８】一方、保護回路部においては、フィールド
絶縁膜２で囲まれた活性領域中に、ｎ+ 型半導体領域８
が形成されている。また、ワード線ＷＬp 、ＷＬq など
は、ｎ+ 型半導体領域８の直上を通るように保護回路部
上に延在している。ここで、ｎ+ 型半導体領域８の直上
の部分のワード線ＷＬp 、ＷＬq などは、幅広に形成さ
れている。この場合、ｎ+ 型半導体領域８とその上のト
ンネル酸化膜４とその上の部分のワード線とによりＭＯ
ＳキャパシターＣが形成され、ｎ+ 型半導体領域８とｐ
型半導体基板１とにより接合ダイオードＤが形成されて
いる。そして、これらの直列接続されたＭＯＳキャパシ
ターＣと接合ダイオードＤとにより保護回路が形成され
ている。この保護回路においては、ＭＯＳキャパシター
Ｃの一方の電極がワード線と接続されている。なお、こ
の保護回路は、各ワード線の少なくとも一箇所に設けら
れていればよい。
【００１９】ここで、この保護回路においては、ワード
線がチャージアップ電圧ＶW に帯電したときにメモリー
トランジスタのトンネル酸化膜に加わる電界ＥT および
保護回路のＭＩＳキャパシターに加わる電界ＥP の間に
ＥP ＞ＥT なる関係が成立するように、トンネル酸化膜
４の膜厚などのフローティングゲート型不揮発性メモリ
ーの製造条件が決定されている。
【００２０】符号９はメモリーセル部や保護回路部など
を覆うように設けられた平坦化用の層間絶縁膜を示す。
この平坦化用の層間絶縁膜９の上には、ビット線Ｂ
Ｌi 、ＢＬj 、ＢＬk などが、ワード線ＷＬp 、ＷＬq
などと直交するように延在している。これらのビット線
ＢＬi 、ＢＬj 、ＢＬk などは、平坦化用の層間絶縁膜
９に形成されたコンタクトホールＣi 、Ｃj 、Ｃk など
を通じて、メモリートランジスタのドレイン領域を構成
するｎ+ 型半導体領域７に、それぞれ接続されている。
符号１０は表面保護膜を示す。
【００２１】次に、上述のように構成されたこの一実施
例によるフローティングゲート型不揮発性メモリーの製
造方法について説明する。
【００２２】すなわち、この一実施例によるフローティ
ングゲート型不揮発性メモリーを製造するには、まず、
図４に示すように、ｐ型半導体基板１の表面に例えばＬ
ＯＣＯＳ法によりフィールド絶縁膜２を選択的に形成し
て素子間分離を行う。このとき、素子間分離領域におけ
るｐ型半導体基板１中にあらかじめイオン注入法などに
より導入しておいた例えばＢのようなｐ型不純物が拡散
して、フィールド絶縁膜２の下側にチャネルストップ領
域３が形成される。この後、フィールド絶縁膜２で囲ま
れた活性領域の表面に例えば熱酸化法によりＳｉＯ2 膜
のようなトンネル酸化膜４を形成する。
【００２３】次に、例えばＣＶＤ法により全面に多結晶
Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばＰのような
ｎ型不純物をドープした後、この多結晶Ｓｉ膜をパター
ニングして、図５に示すように、チャンネル長方向に垂
直な方向に所定幅を有し、チャンネル長方向に延在する
フローティングゲートＦＧを形成する。
【００２４】次に、図６に示すように、保護回路部にお
けるフィールド絶縁膜２で囲まれた活性領域中にトンネ
ル酸化膜４を介して例えばイオン注入法によりＡｓのよ
うなｎ型不純物をドープしてｎ+ 型半導体領域８を形成
する。このイオン注入により保護回路部のトンネル酸化
膜４は損傷を受けるため、このトンネル酸化膜４を一旦
エッチング除去した後、再びトンネル酸化膜４を形成し
直す。
【００２５】次に、図７に示すように、ＣＶＤ法などに
より全面にカップリング絶縁膜５を形成した後、メモリ
ーセル部以外の部分におけるこのカップリング絶縁膜５
をエッチング除去する。
【００２６】次に、例えばＣＶＤ法により全面に多結晶
Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばＰのような
ｎ型不純物をドープした後、この多結晶Ｓｉ膜上に高融
点金属シリサイド膜を形成する。次に、この高融点金属
シリサイド膜上に形成すべきワード線に対応した形状の
レジストパターン（図示せず）を形成した後、このレジ
ストパターンをマスクとして高融点金属シリサイド膜、
多結晶Ｓｉ膜、カップリング絶縁膜５およびフローティ
ングゲートＦＧをエッチングによりパターニングする。
これによって、図１および図８に示すように、ワード線
ＷＬp 、ＷＬqなどが形成されるとともに、チャンネル
長方向におけるフローティングゲートＦＧの幅がこれら
のワード線ＷＬp 、ＷＬq などと同一の幅になる。
【００２７】次に、これらのワード線ＷＬp 、ＷＬq な
どおよびフローティングゲートＦＧをマスクとして、フ
ィールド絶縁膜２で囲まれた活性領域中に例えばイオン
注入法により例えばＡｓのようなｎ型不純物をドープす
る。この後、必要に応じて、注入不純物の電気的活性化
のためのアニールを行う。これによって、ワード線ＷＬ
p 、ＷＬq などおよびフローティングゲートＦＧに対し
て自己整合的にｎ+ 型半導体領域６、７が形成される。
【００２８】次に、全面に平坦化用の層間絶縁膜９を形
成して表面を平坦化した後、この平坦化用の層間絶縁膜
９の所定部分をエッチング除去してコンタクトホールＣ
i 、Ｃj 、Ｃk などを形成する。次に、例えばスパッタ
法や真空蒸着法により全面に例えばＡｌ膜を形成した
後、このＡｌ膜をエッチングにより所定形状にパターニ
ングしてビット線ＢＬi 、ＢＬj 、ＢＬk などを形成す
る。この後、全面に表面保護膜１０を形成し、目的とす
るフローティングゲート型不揮発性メモリーを完成させ
る。
【００２９】以上のように、この一実施例によるフロー
ティングゲート型不揮発性メモリーによれば、各ワード
線の少なくとも一箇所にＭＯＳキャパシターＣと接合ダ
イオードＤとから成る保護回路が設けられているので、
この保護回路の働きにより、特に、ワード線が負の帯電
を生じたときに、メモリーセル部のトンネル酸化膜４に
電流が流れるより先に、保護回路のＭＯＳキャパシター
Ｃの誘電体膜であるトンネル酸化膜４にトンネル電流が
流れ、したがってワード線の電位はクランプされる。こ
れによって、製造工程において、メモリーセル部のトン
ネル酸化膜４に電流が流れるのを防止することができる
ため、このトンネル酸化膜４のＱbd値の低下を防止する
ことができ、その結果、可能な書き込み／消去回数の向
上を図ることができる。また、この一実施例によるフロ
ーティングゲート型不揮発性メモリーは、通常のプロセ
スにしたがって簡単に製造することができる。そして、
この場合、トンネル酸化膜４のＱbd値の低下を防止する
ために従来のように製造装置に帯電防止策を講じる必要
がなく、したがって製造コストの増大を招くことがな
い。
【００３０】以上、この発明の一実施例について具体的
に説明したが、この発明は、上述の実施例に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。
【００３１】例えば、上述の一実施例においては、保護
回路のＭＯＳキャパシターＣの第１の電極を保護回路部
上に延在した部分のワード線により形成しているが、こ
のＭＯＳキャパシターＣの第１の電極は、例えばフロー
ティングゲートＦＧ形成用の多結晶Ｓｉ膜を用いてフロ
ーティングゲートＦＧと同時に形成してもよい。この場
合には、この多結晶Ｓｉ膜から成る第１の電極と接続さ
れるようにワード線を保護回路部上に延在させるように
する。
【００３２】
【発明の効果】以上述べたように、この発明によれば、
直列接続されたＭＩＳキャパシターと接合ダイオードと
から成る保護回路がワード線に接続されているので、こ
の保護回路の働きにより、製造工程においてワード線の
帯電によりメモリートランジスタのトンネル酸化膜に電
流が流れるのを防止してＱbd値の低下を防止することが
でき、その結果、可能な書き込み／消去回数の向上を図
ることができる。また、製造装置に新たな帯電防止策を
講じる必要もない。
【図面の簡単な説明】
【図１】この発明の一実施例によるフローティングゲー
ト型不揮発性メモリーの平面図である。
【図２】図１のＩＩ−ＩＩ線に沿っての断面図である。
【図３】この発明の一実施例によるフローティングゲー
ト型不揮発性メモリーの等価回路図である。
【図４】この発明の一実施例によるフローティングゲー
ト型不揮発性メモリーの製造方法を説明するための断面
図である。
【図５】この発明の一実施例によるフローティングゲー
ト型不揮発性メモリーの製造方法を説明するための断面
図である。
【図６】この発明の一実施例によるフローティングゲー
ト型不揮発性メモリーの製造方法を説明するための断面
図である。
【図７】この発明の一実施例によるフローティングゲー
ト型不揮発性メモリーの製造方法を説明するための断面
図である。
【図８】この発明の一実施例によるフローティングゲー
ト型不揮発性メモリーの製造方法を説明するための断面
図である。
【図９】この発明の原理を説明するための略線図であ
る。
【符号の説明】
１ ｐ型半導体基板 ２ フィールド絶縁膜 ４ トンネル酸化膜 ５ カップリング絶縁膜 ６、７、８ ｎ+ 型半導体領域 ＦＧ フローティングゲート ＷＬp 、ＷＬq ワード線 Ｃ ＭＯＳキャパシター Ｄ 接合ダイオード ＢＬi 、ＢＬj 、ＢＬk ビット線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/088 27/115 21/8247 29/788 29/792 9055−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｆ 7210−4Ｍ 27/10 ４３４ 29/78 ３７１

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 直列接続されたＭＩＳキャパシターと接
    合ダイオードとから成る保護回路がワード線に接続され
    ていることを特徴とするフローティングゲート型不揮発
    性半導体記憶装置。
  2. 【請求項２】 上記ＭＩＳキャパシターの第１の電極が
    上記ワード線に接続されていることを特徴とする請求項
    １記載のフローティングゲート型不揮発性半導体記憶装
    置。
  3. 【請求項３】 上記ＭＩＳキャパシターの第２の電極と
    上記接合ダイオードのカソードとが接続されていること
    を特徴とする請求項２記載のフローティングゲート型不
    揮発性半導体記憶装置。
  4. 【請求項４】 上記ＭＩＳキャパシターは、第１導電型
    の半導体基体中に設けられた第２導電型の半導体領域か
    ら成る上記第２の電極と、上記第２導電型の半導体領域
    上に設けられた絶縁膜から成る誘電体膜と、上記絶縁膜
    上に設けられた導電体膜から成る上記第１の電極とから
    成ることを特徴とする請求項２記載のフローティングゲ
    ート型不揮発性半導体記憶装置。
  5. 【請求項５】 上記接合ダイオードは上記第１導電型の
    半導体基体と上記第２導電型の半導体領域とから成るこ
    とを特徴とする請求項４記載のフローティングゲート型
    不揮発性半導体記憶装置。
  6. 【請求項６】 上記ＭＩＳキャパシターの上記第１の電
    極は上記ワード線を延在させることにより形成された部
    分から成ることを特徴とする請求項２記載のフローティ
    ングゲート型不揮発性半導体記憶装置。
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