JPH07244992A - 半導体記憶装置とメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【構成】 フラッシュメモリ部１６のデータを書換える
場合、転送制御部１４ａは、先ず、ホストからのライト
データがフラッシュメモリ部１６のどの領域へのデータ
であるかを調べる。ホストからのライトデータが、フラ
ッシュメモリ部１６の１ブロック分なかった場合は、そ
のデータを含むブロックのデータをバッファ部１７に転
送し、このバッファ部１７上で、データの書換えを行
う。更に、フラッシュメモリ部１６の該当ブロックのデ
ータを消去し、このブロックに、バッファ部１７上で書
換えたデータを書戻す。一方、ホストからのライトデー
タが、フラッシュメモリ部１６の１ブロック分あった場
合は、そのブロック分のデータはバッファ部１７に転送
せず、そのブロックを消去した後、ライトデータを直接
書込む。 【効果】 データ書換えを高速に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュメモリを用
いた半導体記憶装置に関し、特にそのデータ書換え制御
に関するものである。

【０００２】

【従来の技術】近年、不揮発性メモリチップとして、フ
ラッシュメモリ、即ちフラッシュＥＥＰＲＯＭ（ＦＥＥ
ＰＲＯＭ）が実用化されるようになり、このチップを使
用した半導体ディスク装置の開発が盛んに行われてい
る。このフラッシュメモリとは、ＥＥＰＲＯＭ（電気的
消去、再書込み可能リード・オンリ・メモリ）の一種で
あり、電気的に消去ができ、かつ、バイト毎にプログラ
ム書込みができ、また電源を必要とせず、メモリの内容
が保証できるという長所を持つ。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
長所とは逆に、次のような短所を有している。即ち、メ
モリへの書込みの際に、上書きができないため、一旦消
去してからバイト毎に書込み（データを書換える）を行
う必要がある。なお、ここで消去する単位は、チップに
よって異なるが、チップ単位に消去を行うものが主流で
ある。フラッシュメモリを用いた半導体記憶装置は、上
記のようなフラッシュメモリのデータ書換え時に、その
メモリ部のデータを必ず消去しなければならないといっ
た特性のため、半導体記憶装置の特長である高速アクセ
スの妨げとなっており、このような、データ書換え時の
性能向上を図ることのできる半導体記憶装置の実現が望
まれていた。

【０００４】

【課題を解決するための手段】本発明の半導体記憶装置
とメモリ制御方法は、前述の課題を解決するために、デ
ータ書換え時におけるフラッシュメモリ部からバッファ
部へのデータ転送動作を、転送不要な領域は転送しない
ようにしたものである。

【０００５】

【作用】本発明の半導体記憶装置とメモリ制御方法にお
いては、データ書換え時では、転送されるデータが少な
くなり、従って、データ書換え時におけるフラッシュメ
モリ部からバッファ部へのデータ転送時間が短縮され、
データ書換え動作が高速化される。

【０００６】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は、本発明の半導体記憶装置における実
施例１を示すブロック図であるが、この説明に先立ち、
基本的な半導体記憶装置の構成および動作を説明する。

【０００７】《基本的な半導体記憶装置の構成》図２
は、フラッシュメモリ（ＦＥＥＰＲＯＭ）を用いた半導
体記憶装置のブロック図を示す。図において、１は半導
体記憶装置（不揮発性半導体ディスク装置）、２はこの
半導体記憶装置１を接続するホストコンピュータ（図示
省略）のシステムバスである。半導体記憶装置１は、イ
ンタフェース部３、プロセッサ部４、プロセッサメモリ
部５、フラッシュメモリ部６、バッファ部７、内部バス
８から構成されている。

【０００８】インタフェース部３は、ホストコンピュー
タとのインタフェース制御を行う部分である。プロセッ
サ部４は、ホストコンピュータからのコマンドを解釈
し、半導体記憶装置１を磁気ディスク装置と同様に見せ
るように制御し、フラッシュメモリ部６およびバッファ
部７に対するデータ書換えの制御を行う機能を備えてい
る。また、プロセッサメモリ部５は、プロセッサ部４が
実行するプログラムが格納されているメモリである。

【０００９】フラッシュメモリ部６は、半導体記憶装置
１の記憶媒体であり、フラッシュメモリ（ＦＥＥＰＲＯ
Ｍ）で構成されている。バッファ部７は、フラッシュメ
モリ部６内の１ブロックのデータを書換えるために消去
する場合、データを一時的に退避させておくためのメモ
リであり、１ブロック分の容量を持つ。尚、ここで、１
ブロックとは、消去する最低の単位を指している。

【００１０】図３は、このようなフラッシュメモリ部６
とバッファ部７との関係を示す説明図である。即ち、フ
ラッシュメモリ部６は、１〜ｍ個のブロックから構成さ
れ、バッファ部７は、その一つ分のブロックの容量とな
っている。

【００１１】また、図２に示す内部バス８は、半導体記
憶装置１内の構成要素を接続するためのバスである。

【００１２】次に、上記の半導体記憶装置１の動作につ
いて説明する。半導体記憶装置１の動作は、大きく分け
てホストコンピュータが半導体記憶装置１からデータを
読み出すリードと、ホストコンピュータが半導体記憶装
置１へデータを書込むライトがある。

【００１３】［リード動作］図４は、上記半導体記憶装
置１のリード動作を示したフローチャートである。図示
しないホストコンピュータは、半導体記憶装置１に対し
てリード要求を行う場合は、システムバス２を介して半
導体記憶装置１へ、リードコマンド、リードデータ数、
先頭アドレスを送る。

【００１４】半導体記憶装置１は、ホストコンピュータ
からの情報をシステムバス２を介し、インタフェース部
３で受け取る。インタフェース部３は、上記のリードコ
マンド、リードデータ数、先頭アドレスを、インタフェ
ース部３内の図示しないコマンドレジスタ、データ数レ
ジスタ、先頭アドレスレジスタにセットする。また、ホ
ストコンピュータより情報がきたことを、プロセッサ部
４に通知する（ステップＳ１０１）。

【００１５】プロセッサ部４は、コマンドレジスタをリ
ードして、ホストコンピュータがリード要求したことを
認識する（ステップＳ１０２）。また、データ数レジス
タと先頭レジスタと先頭アドレスレジスタをリードし
て、フラッシュメモリ部６内のどの領域がリード要求さ
れたかを認識する（ステップ１０３）。次に、プロセッ
サ部４は、フラッシュメモリ部６内のリード要求された
領域から、１ワードのデータをリードし、インタフェー
ス部３へデータ転送を開始する（ステップＳ１０４）。
インタフェース部３は、ホストコンピュータにデータが
転送できることを通知し、この通知を受けたホストコン
ピュータは、システムバス２を介して、インタフェース
部３よりデータを読み出す（ステップＳ１０５）。この
ようにして、リード要求された領域からデータ転送を繰
り返す。

【００１６】必要なデータ数をホストコンピュータに転
送し終えると（ステップＳ１０６）、プロセッサ部４
は、インタフェース部３を介してリード動作の終了をホ
ストコンピュータへ通知する（ステップＳ１０７）。ホ
ストコンピュータは、終了通知を受け、リード動作を終
了する。

【００１７】［ライト動作］図５、６は、上記半導体記
憶装置１におけるライト動作を示したフローチャートで
ある。ホストコンピュータが半導体記憶装置１に対して
ライト要求を行う場合は、上述したリード動作と同様
に、半導体記憶装置１に、ライトコマンド、ライトデー
タ数、先頭アドレスを送る。

【００１８】インタフェース部３は、上記のライトコマ
ンド、ライトデータ数、先頭アドレスをインタフェース
部３内の図示されていないコマンドレジスタ、データ数
レジスタ、先頭アドレスレジスタにセットする。また、
インタフェース部３は、プロセッサ部４にホストコンピ
ュータからコマンドがきたことを知らせる（ステップＳ
２０１）。プロセッサ部４は、コマンドレジスタをリー
ドし、ホストコンピュータがライト要求してきたことを
認識する（ステップＳ２０２）。また、データ数レジス
タと先頭アドレスレジスタをリードし、フラッシュメモ
リ部６内のどの領域がライト要求されたかを認識し（ス
テップＳ２０３）、その領域への上書きが可能か否かを
判断する（ステップＳ２０４）。

【００１９】フラッシュメモリ部６内のライト要求され
た領域への上書きが不可能な場合、プロセッサ部４は、
フラッシュメモリ部６内のライト要求された領域が含ま
れる１ブロック内の全てのデータをバッファ部７に転送
する（ステップＳ２０５）。そして、フラッシュメモリ
部６内のライト要求された領域が含まれるブロック内の
全てのデータの転送を終えると、そのブロックを消去す
る（ステップＳ２０６）。

【００２０】次に、プロセッサ部４は、インタフェース
部３を介してホストコンピュータへ書込むデータを転送
する許可を出す。通知を受けたホストコンピュータは、
半導体記憶装置１へ１ワードずつデータ転送を開始する
（ステップＳ２０７）。半導体記憶装置１は、ホストコ
ンピュータからのデータをシステムバス２を介し、イン
タフェース部３で受け取る。プロセッサ部４は、ホスト
コンピュータから送られてきたデータを、インタフェー
ス部３からライト要求された領域に対応するバッファ部
７内の領域へ１ワードずつ転送する（ステップＳ２０
８）。そして、この必要なデータ数をホストコンピュー
タから転送し終えるまで繰り返す。

【００２１】必要なデータ数をホストコンピュータから
転送し終えると（ステップＳ２０９）、バッファ部７の
ライト要求された領域を含むブロックのデータを、フラ
ッシュメモリ部６内のライト要求された領域を含むブロ
ックに転送する（ステップＳ２１０）。プロセッサ部４
は、インタフェース部３を介してホストコンピュータへ
ライト動作の終了を通知する（ステップＳ２１１）。こ
れにより、ホストコンピュータは、終了通知を受け、ラ
イト動作を終了する。

【００２２】また、上記ステップＳ２０４において、フ
ラッシュメモリ部６内のライト要求された領域への上書
きが可能な場合、プロセッサ部４は、インタフェース部
３を介してホストコンピュータに書込むデータの転送す
る許可を出す。通知を受けたホストコンピュータは、半
導体記憶装置１へデータ転送を開始する（ステップＳ２
１２）。プロセッサ部４は、ホストコンピュータから送
られてきたデータを、インタフェース部３からフラッシ
ュメモリ部６のライト要求された領域に対応する領域へ
転送する（ステップＳ２１３）。そして、この転送動作
を、必要なデータ数をホストコンピュータから転送し終
えるまで繰り返す。

【００２３】必要なデータ数をホストコンピュータから
転送し終えると（ステップＳ２１４）、プロセッサ部４
は、インタフェース部３を介してホストコンピュータへ
ライト動作の終了を通知する（ステップＳ２１１）。そ
して、ホストコンピュータは、終了通知を受け、ライト
動作を終了する。

【００２４】次に、このような半導体記憶装置１に対し
て、転送制御部を設けた実施例１を図１を用いて説明す
る。 《実施例１》図１において、１１は半導体記憶装置、２
はこの半導体記憶装置１１が図示しないホストコンピュ
ータと接続されるためのシステムバスである。また、半
導体記憶装置１１は、インタフェース部１３、プロセッ
サ部１４、プロセッサメモリ部１５、フラッシュメモリ
部１６、バッファ部１７、内部バス１８から構成されて
いる。

【００２５】インタフェース部１３は、上述した構成の
半導体記憶装置１におけるインタフェース部３と同様
に、ホストコンピュータとのインタフェース制御を行う
部分である。

【００２６】プロセッサ部１４は、ホストコンピュータ
からのコマンドを解釈し、半導体記憶装置１１をディス
ク装置に見せるように制御し、フラッシュメモリ部１６
およびバッファ部１７に対するデータ書換えの制御を行
う部分であり、転送制御部１４ａを備えている。この転
送制御部１４ａは、ホストコンピュータからのライトデ
ータが、フラッシュメモリ部１６の１ブロック分なかっ
た場合は、そのデータを含むブロックをフラッシュメモ
リ部１６からバッファ部１７へ転送して、バッファ部１
７上で書換えを行い、フラッシュメモリ部１６の該当ブ
ロックの消去を行った後、バッファ部１７上で書換えた
１ブロック分のデータを書戻し、かつ、ホストコンピュ
ータからのライトデータが、１ブロック分あった場合
は、そのブロック分のデータをフラッシュメモリ部１６
からバッファ部１７へ転送せず、フラッシュメモリ部１
６の該当ブロックの消去を行った後、ライトデータを直
接書込む機能を備えているものである。

【００２７】また、プロセッサメモリ部１５〜バッファ
部１７の構成は、上記半導体記憶装置におけるプロセッ
サメモリ部５〜バッファ部７の構成と同様であるため、
ここでの説明は省略する。尚、フラッシュメモリ部１６
とバッファ部１７の容量は、図３で示したように構成さ
れている。

【００２８】次に、上記実施例１の半導体記憶装置１１
の動作を説明する。 ［リード動作］ここで、本実施例のリード動作は、上記
半導体記憶装置１の動作フローと同様である。即ち、そ
の動作は図４に示したフローチャートと同様であるた
め、ここでの説明は省略する。

【００２９】［ライト動作］図７はライト動作のフロー
チャートである。ホストコンピュータがライト動作を要
求する場合、半導体記憶装置１１に対し、ライトコマン
ド、ライトデータ数、先頭アドレスを発行する。インタ
フェース部１３は、リード動作同様、インタフェース部
１３内の図示しないコマンドレジスタ、データ数レジス
タ、先頭アドレスレジスタに、これらライトコマンド、
ライトデータ数、先頭アドレスをセットし、プロセッサ
部１４に割り込みを上げる（ステップＳ３０１）。

【００３０】プロセッサ部１４の転送制御部１４ａは、
割り込みを受け付けると、コマンドレジスタをリード
し、ホストコンピュータがライトコマンドを発行したこ
とを認識する（ステップＳ３０２）。次に、転送制御部
１４ａはデータ数レジスタと先頭アドレスレジスタをリ
ードし、フラッシュメモリ部１６へ書込みを行う領域を
知り（ステップＳ３０３）、フラッシュメモリ部１６内
の該領域への上書きが可能か否か、即ち、ライトする領
域が未使用か否かを判断する（ステップＳ３０４）。

【００３１】ステップＳ３０４において、フラッシュメ
モリ部１６への上書きが不可能な場合は、ステップＳ３
０５へ進み、フラッシュメモリ部１６へ書込みを行うラ
イトデータ領域が１ブロック分であり、かつ、その１ブ
ロック分がフラッシュメモリ部１６のブロックに対応し
ているか否かを転送制御部１４ａは判断する。ステップ
Ｓ３０５において、フラッシュメモリ部１６へ書込みを
行うライトデータ領域が１ブロック分でない、または、
１ブロック分であるがその１ブロック分がフラッシュメ
モリ部１６のブロックに対応していない場合は、ステッ
プＳ３０６へ進み、フラッシュメモリ部１６内の上書き
が必要な領域が含まれる１ブロック分のデータを転送
し、バッファ部１７に格納する。そして、このデータ転
送後、フラッシュメモリ部１６内の上書きが必要な領域
が含まれるブロック分のデータを消去する（ステップＳ
３０７）。

【００３２】また、ステップＳ３０５において、フラッ
シュメモリ部１６へ書込みを行うライトデータ領域が１
ブロック分であり、かつ、その１ブロックがフラッシュ
メモリ部１６のブロックに対応している場合は、フラッ
シュメモリ部１６内の該当ブロックのデータを転送せ
ず、そのまま、ステップＳ３０７に進んで、フラッシュ
メモリ部１６内の上書きが必要な領域が含まれる１ブロ
ック分のデータを消去する。

【００３３】その後は、上述した半導体記憶装置１のラ
イト動作と同様に、プロセッサ部１４が、インタフェー
ス部１３を介してホストコンピュータへ書込むデータを
転送する許可を出し、通知を受けたホストコンピュータ
は、半導体記憶装置１１へ１ワードずつデータ転送を開
始する（ステップＳ３０８）。半導体記憶装置１１は、
ホストコンピュータからのデータをシステムバス２を介
し、インタフェース部１３で受け取る。プロセッサ部１
４は、ホストコンピュータから送られてきたデータを、
インタフェース部１３からライト要求された領域に対応
するバッファ部１７内の領域へ１ワードずつ転送する
（ステップＳ３０９）。そして、この必要なデータ数を
ホストコンピュータから転送し終えるまで繰り返す。

【００３４】必要なデータ数をホストコンピュータから
転送し終えると（ステップＳ３１０）、バッファ部１７
のライト要求された領域を含むブロックのデータを、フ
ラッシュメモリ部１６内のライト要求された領域を含む
ブロックに転送する（ステップＳ３１１）。プロセッサ
部４は、インタフェース部３を介してホストコンピュー
タへライト動作の終了を通知する（ステップＳ３１
２）。これにより、ホストコンピュータは、終了通知を
受け、ライト動作を終了する。

【００３５】また、上記ステップＳ３０４において、フ
ラッシュメモリ部１６内のライト要求された領域への上
書きが可能な場合は、上述した半導体記憶装置１と同様
に図６に示すステップへ進むため、その後の動作につい
ては説明を省略する。

【００３６】このように、実施例１によれば、フラッシ
ュメモリ部１６に書込みを行うライトデータ領域が１ブ
ロック分あり、かつ、その１ブロックがフラッシュメモ
リ部１６のブロックに対応している場合は、フラッシュ
メモリ部１６からバッファ部１７への該当ブロックのデ
ータ転送を行わないようにしたので、このような場合の
フラッシュメモリ部１６からバッファ部１７へのデータ
転送処理がなくなり、ライト動作時の高速化が図れ、装
置としての性能向上となる。

【００３７】次に、基本的な構成の半導体記憶装置１に
対して、転送データ管理部を設けた実施例２を説明す
る。 《実施例２》図８は、その構成を示すブロック図であ
る。この図８において、２１は半導体記憶装置、２はこ
の半導体記憶装置２１が図示しないホストコンピュータ
と接続されるためのシステムバスである。また、半導体
記憶装置２１は、インタフェース部２３、プロセッサ部
２４、プロセッサメモリ部２５、フラッシュメモリ部２
６、バッファ部２７、内部バス２８から構成されてい
る。

【００３８】また、この実施例２において、インタフェ
ース部２３、プロセッサメモリ部２５〜内部バス２８の
構成は、上記実施例１におけるインタフェース部１３、
プロセッサメモリ部１５〜内部バス１８の構成と同様で
あるため、ここでの説明は省略する。

【００３９】プロセッサ部２４は、上記実施例１と同様
に、ホストコンピュータからのコマンドを解釈し、半導
体記憶装置２１をディスク装置に見せるように制御し、
フラッシュメモリ部２６およびバッファ部２７に対する
データ書換えの制御を行う部分である。また、このプロ
セッサ部２４は、転送データ管理部２４ａを備えてい
る。この転送データ管理部２４ａは、ホストコンピュー
タからのライト要求があった場合、対応するフラッシュ
メモリ部２６のアドレスに基づき、上書きを行うライト
データ領域のデータを除いて１ブロック分のデータ転送
を行い、かつ、バッファ部２７上でライトデータ領域の
書込みを行い、フラッシュメモリ部２６の該当ブロック
の消去を行った後、バッファ部７上の１ブロック分のデ
ータを書戻す機能を備えているものである。

【００４０】次に、上記実施例２の半導体記憶装置２１
の動作を説明する。 ［リード動作］ここで、本実施例のリード動作は、基本
的な構成の半導体記憶装置１の動作フローと同様であ
る。即ち、その動作は図４に示したフローチャートと同
様であるため、ここでの説明は省略する。

【００４１】［ライト動作］図９はライト動作のフロー
チャートである。ホストコンピュータがライト動作を要
求する場合、半導体記憶装置２１に対し、ライトコマン
ド、ライトデータ数、先頭アドレスを発行する。インタ
フェース部２３は、リード動作同様、インタフェース部
２３内の図示しないコマンドレジスタ、データ数レジス
タ、先頭アドレスレジスタに、これらライトコマンド、
ライトデータ数、先頭アドレスをセットし、プロセッサ
部２４に割り込みを上げる（ステップＳ４０１）。

【００４２】プロセッサ部２４は、割り込みを受け付け
ると、コマンドレジスタをリードし、ホストコンピュー
タがライトコマンドを発行したことを認識する（ステッ
プＳ４０２）。次に、プロセッサ部２４はデータ数レジ
スタと先頭アドレスレジスタをリードし、フラッシュメ
モリ部２６へ書込みを行う領域を知り（ステップＳ４０
３）、フラッシュメモリ部２６内の該領域への上書きが
可能か否かを判断する（ステップＳ４０４）。ステップ
Ｓ４０４において、フラッシュメモリ部２６への上書き
が不可能な場合は、ステップＳ４０５へ進み、フラッシ
ュメモリ部２６内の上書きが必要な領域が含まれる１ブ
ロック分のデータにおいて、上書きを行うライトデータ
領域のデータを除いた１ブロック分のデータを転送し、
バッファ部２７に格納する。

【００４３】図１０は、その転送動作の説明図である。
即ち、フラッシュメモリ部２６のあるブロック（ブロッ
クｉとする）にデータが格納されており、そのデータ領
域に上書き要求があったとする。このような場合、転送
データ管理部２４ａは、上書き要求のアドレスに基づ
き、ブロックｉにおける上書き領域以外の領域のみをバ
ッファ部２７に転送するものである。

【００４４】その後は、基本的な構成の半導体記憶装置
１のライト動作と同様に、フラッシュメモリ部２６内の
該当するブロックのデータを消去する（ステップＳ４０
６）。そして、これ以降のステップＳ４０７〜Ｓ４１１
の動作は、図５におけるステップＳ２０７〜Ｓ２１１お
よび図８におけるステップＳ３０８〜Ｓ３１２の動作と
同様であるため、ここでの説明は省略する。また、上記
ステップＳ４０４において、フラッシュメモリ部２６内
のライト要求された領域への上書きが可能な場合は、上
述した基本的な構成の半導体記憶装置１と同様に図６に
示すステップへ進むため、その後の動作については説明
を省略する。

【００４５】このように、実施例２によれば、ホストコ
ンピュータからのライト要求時、該当ブロックにおける
上書き領域のデータは、フラッシュメモリ部２６からバ
ッファ部２７へ退避させないようにしたので、このよう
な場合のフラッシュメモリ部２６からバッファ部２７へ
のデータ転送量を少なくすることができ、従って、ライ
ト動作時の高速化が図れ、装置としての性能向上とな
る。

【００４６】次に、基本的な構成の半導体記憶装置１に
対して、ブロック制御テーブル部とブロック制御部とを
設けた実施例３を説明する。 《実施例３》図１１は、その構成を示すブロック図であ
る。この図１１において、３１は半導体記憶装置、２は
この半導体記憶装置３１が図示しないホストコンピュー
タと接続されるためのシステムバスである。また、半導
体記憶装置３１は、インタフェース部３３、プロセッサ
部３４、プロセッサメモリ部３５、フラッシュメモリ部
３６、バッファ部３７、ブロック制御テーブル部３８、
内部バス３９から構成されている。

【００４７】また、この実施例３において、インタフェ
ース部３３、プロセッサメモリ部３５、フラッシュメモ
リ部３６、バッファ部３７および内部バス３９の構成
は、上記実施例１におけるインタフェース部１３、プロ
セッサメモリ部１５、フラッシュメモリ部１６、バッフ
ァ部１７および内部バス１８の構成と同様であるため、
ここでの説明は省略する。

【００４８】プロセッサ部３４は、上記実施例１、２と
同様に、ホストコンピュータからのコマンドを解釈し、
半導体記憶装置３１をディスク装置に見せるように制御
し、フラッシュメモリ部３６およびバッファ部３７に対
するデータ書換えの制御を行う部分である。また、この
プロセッサ部３４は、ブロック制御部３４ａを備えてい
る。このブロック制御部３４ａは、ホストコンピュータ
からのライト要求があった場合、ブロック制御テーブル
部３８の内容に基づき、フラッシュメモリ部３６の該当
ブロックにおいて、データが格納されている範囲以外の
領域はバッファ部３７に退避させないようデータ転送制
御を行う機能を備えているものである。

【００４９】また、ブロック制御テーブル部３８は、次
のように構成されている。図１２は、ブロック制御テー
ブル部３８の説明図である。ブロック制御テーブル部３
８は、フラッシュメモリ部３６を構成しているＦＥＥＰ
ＲＯＭの消去単位であるブロック単位で管理するよう構
成されている。即ち、ブロックNo部３８ａ、先頭アドレ
ス部３８ｂおよびデータ範囲部３８ｃとで構成されてお
り、これらのブロックNo部３８ａ、先頭アドレス部３８
ｂおよびデータ範囲部３８ｃは、フラッシュメモリ部３
６のブロックに対応した数が設けられている。ここで、
ブロックNo部３８ａの値１〜ｍは、フラッシュメモリ部
３６の各ブロック１〜ｍに対応しており、先頭アドレス
部３８ｂの値は、各ブロック内のデータ格納領域の先頭
アドレスを示し、データ範囲部３８ｃの値は、先頭アド
レスから、そのブロック内におけるデータ格納領域の最
後のアドレスまでの範囲を示している。

【００５０】例えば、図示状態のように、あるブロック
ｉには、データ格納領域がアドレスｉ１〜ｉ２とアドレ
スｉ３〜ｉ４の二つあるとした場合、ブロックNo部３８
ａの「ｉ」の先頭アドレス部３８ｂは、データ格納領域
ｉ１〜ｉ２の先頭アドレスであるアドレスｉ１であり、
また、データ範囲部３８ｃの値は、アドレスｉ１からデ
ータ格納領域ｉ３〜ｉ４の末尾アドレスｉ４までのデー
タ量ｄとなっている。

【００５１】次に、上記実施例３の半導体記憶装置３１
の動作を説明する。 ［リード動作］ここで、本実施例のリード動作は、基本
的な構成の半導体記憶装置１の動作フローと同様であ
る。即ち、その動作は図４に示したフローチャートと同
様であるため、ここでの説明は省略する。

【００５２】［ライト動作］図１３および図１４はライ
ト動作のフローチャートである。ホストコンピュータが
ライト動作を要求する場合、半導体記憶装置３１に対
し、ライトコマンド、ライトデータ数、先頭アドレスを
発行する。インタフェース部３３は、リード動作同様、
インタフェース部３３内の図示しないコマンドレジス
タ、データ数レジスタ、先頭アドレスレジスタに、これ
らライトコマンド、ライトデータ数、先頭アドレスをセ
ットし、プロセッサ部３４に割り込みを上げる（ステッ
プＳ５０１）。

【００５３】プロセッサ部３４は、割り込みを受け付け
ると、コマンドレジスタをリードし、ホストコンピュー
タがライトコマンドを発行したことを認識する（ステッ
プＳ５０２）。次に、プロセッサ部３４はデータ数レジ
スタと先頭アドレスレジスタをリードし、フラッシュメ
モリ部３６へ書込みを行う領域を知り（ステップＳ５０
３）、フラッシュメモリ部３６内の該領域への上書きが
可能か否かを判断する（ステップＳ５０４）。尚、ここ
までの動作は上記各実施例の動作と同様である。

【００５４】ステップＳ５０４において、フラッシュメ
モリ部３６への上書きが不可能な場合、ブロック制御部
３４ａは、ブロック制御テーブル部３８を参照し、先頭
アドレス部６２で示される先頭アドレスからデータ範囲
部６３で示されるデータ数分だけのフラッシュメモリ部
３６内のデータをバッファ部３７に転送する（ステップ
Ｓ５０５）。

【００５５】その後のステップＳ５０６〜Ｓ５０９の動
作は、上記各実施例の動作と同様に、フラッシュメモリ
部３６内の上書きが必要な領域が含まれる１ブロック分
のデータを消去し（ステップＳ５０６）、更に、インタ
フェース部３３を介してホストコンピュータに割り込み
を上げてデータを要求する。これにより、ホストコンピ
ュータは、１ワードのデータをインタフェース部３３に
ライトする（ステップＳ５０８）。そして、プロセッサ
部３４は、ホストコンピュータから送られてくるデータ
を、フラッシュメモリ部３６へ書込みを行う領域に合わ
せてバッファ部３７内の所定の領域に１ワードずつ書込
む（ステップＳ５０８）。

【００５６】そして、ホストコンピュータから必要なデ
ータ数分のライト処理が終了したかを判定し（ステップ
Ｓ５０９）、終了した場合は、ブロック制御テーブル部
３８に対して、ホストコンピュータからの書込み要求が
未書込み領域に及んでいた場合は、先頭アドレス部６２
とデータ範囲部６３の値を更新する（ステップＳ５１
０）。

【００５７】次に、ブロック制御テーブル部３８を参照
し、先頭アドレス部６２で示される先頭アドレスからデ
ータ範囲部６３で示されるデータ数分だけのバッファ部
３７内のデータを転送し、フラッシュメモリ部３６内の
該当ブロックに格納し（ステップＳ５１１）、プロセッ
サ部３４はホストコンピュータに対して終了を通知する
ため、割り込みをインタフェース部３３を介して上げる
（ステップＳ５１２）。

【００５８】また、ステップＳ５０３において、フラッ
シュメモリ部３６への上書きが可能な場合は、図１４に
示すステップに進み、プロセッサ部３４はインタフェー
ス部３３を介してホストコンピュータに割り込みを上げ
てデータを要求し、ホストコンピュータのライト処理が
終了すると（ステップＳ５１３）、プロセッサ部３４は
ホストコンピュータから送られてきたデータをバッファ
部３７を介さず直接フラッシュメモリ部３６に書込む
（ステップＳ５１５）。

【００５９】必要なデータ数がフラッシュメモリ部３６
に書込まれると（ステップＳ５１５）、プロセッサ部３
４のブロック制御部３４ａは、ブロック制御テーブル部
３８に対して、ホストコンピュータからの書込み要求が
未書込み領域に及んでいた場合は、先頭アドレス部６２
とデータ範囲部６３を更新し（ステップＳ５１６）、プ
ロセッサ部３４はホストコンピュータに対し、終了を通
知するための割り込みをインタフェース部３３を介して
行う（ステップＳ５１７）。

【００６０】このように、実施例３によれば、ホストコ
ンピュータからのライト要求時、該当ブロックにおける
データ範囲のみを、フラッシュメモリ部３６からバッフ
ァ部３７へ退避させるようにしたので、不要な部分の転
送処理を行うことがないことから、フラッシュメモリ部
３６からバッファ部３７へのデータ転送量を少なくする
ことができ、従って、ライト動作時の高速化が図れ、装
置としての性能向上となる。

【００６１】次に、基本的な構成の半導体記憶装置１に
対して、セクタ制御テーブル部とセクタ制御部とを設け
た実施例４を説明する。 《実施例４》図１５は、その構成を示すブロック図であ
る。この図１５において、４１は半導体記憶装置、２は
この半導体記憶装置４１が図示しないホストコンピュー
タと接続されるためのシステムバスである。また、半導
体記憶装置４１は、インタフェース部４３、プロセッサ
部４４、プロセッサメモリ部４５、フラッシュメモリ部
４６、バッファ部４７、セクタ制御テーブル部４８、内
部バス４９から構成されている。

【００６２】また、この実施例４において、インタフェ
ース部４３、プロセッサメモリ部４５、フラッシュメモ
リ部４６、バッファ部４７および内部バス４９の構成
は、上記実施例１におけるインタフェース部１３、プロ
セッサメモリ部１５、フラッシュメモリ部１６、バッフ
ァ部１７および内部バス１８の構成と同様であるため、
ここでの説明は省略する。

【００６３】プロセッサ部４４は、上記各実施例と同様
に、ホストコンピュータからのコマンドを解釈し、半導
体記憶装置４１をディスク装置に見せるように制御し、
フラッシュメモリ部４６およびバッファ部４７に対する
データ書換えの制御を行う部分である。また、このプロ
セッサ部４４は、セクタ制御部４４ａを備えている。こ
のセクタ制御部４４ａは、ホストコンピュータからのラ
イト要求があった場合、セクタ制御テーブル部４８の内
容に基づき、フラッシュメモリ部４６の該当ブロックに
おいて、データが格納されているセクタのデータのみバ
ッファ部４７に退避させるようデータ転送制御を行う機
能を備えているものである。

【００６４】また、セクタ制御テーブル部４８は、次の
ように構成されている。図１６は、セクタ制御テーブル
部４８の説明図である。セクタ制御テーブル部４８は、
ホストコンピュータからのライト要求において最小のデ
ータ数単位であるセクタで管理されており、各セクタに
対応したバリッドビット部７２を有する。このバリッド
ビットは、該当するセクタにデータが書込まれている場
合は“１”、該当するセクタにデータが書込まれていな
い場合は“０”にセットされる。また、セクタNo部７１
は、フラッシュメモリ部４６の一つのブロック内のセク
タに対応している。

【００６５】次に、上記実施例４の半導体記憶装置４１
の動作を説明する。 ［リード動作］ここで、本実施例のリード動作は、基本
的な構成の半導体記憶装置１の動作フローと同様であ
る。即ち、その動作は図４に示したフローチャートと同
様であるため、ここでの説明は省略する。

【００６６】［ライト動作］図１７および図１８はライ
ト動作のフローチャートである。ホストコンピュータが
ライト動作を要求する場合、半導体記憶装置４１に対
し、ライトコマンド、ライトデータ数、先頭アドレスを
発行する。インタフェース部４３は、リード動作同様、
インタフェース部４３内の図示しないコマンドレジス
タ、データ数レジスタ、先頭アドレスレジスタに、これ
らライトコマンド、ライトデータ数、先頭アドレスをセ
ットし、プロセッサ部４４に割り込みを上げる（ステッ
プＳ６０１）。

【００６７】プロセッサ部４４は、割り込みを受け付け
ると、コマンドレジスタをリードし、ホストコンピュー
タがライトコマンドを発行したことを認識する（ステッ
プＳ６０２）。次に、プロセッサ部４４はデータ数レジ
スタと先頭アドレスレジスタをリードし、フラッシュメ
モリ部４６へ書込みを行う領域を知り（ステップＳ６０
３）、フラッシュメモリ部４６内の該領域への上書きが
可能か否かを判断する（ステップＳ６０４）。尚、ここ
までの動作は上記各実施例の動作と同様である。

【００６８】ステップＳ６０４において、フラッシュメ
モリ部４６への上書きが不可能な場合、セクタ制御部４
４ａは、セクタ制御テーブル部４８における該当ブロッ
クを参照し、バリットビットが“１”となっているセク
タのデータだけを、フラッシュメモリ部４６からバッフ
ァ部４７に転送する（ステップＳ６０５）。

【００６９】また、その後のステップＳ６０６〜Ｓ６０
９の動作は、上記各実施例の動作と同様である。即ち、
フラッシュメモリ部４６内の上書きが必要な領域が含ま
れる１ブロック分のデータを消去し（ステップＳ６０
６）、更に、インタフェース部４３を介してホストコン
ピュータに割り込みを上げてデータを要求する。これに
より、ホストコンピュータは、１ワードのデータをイン
タフェース部４３にライトする（ステップＳ６０８）。
そして、プロセッサ部４４は、ホストコンピュータから
送られてくるデータを、フラッシュメモリ部４６へ書込
みを行う領域に合わせてバッファ部４７内の所定の領域
に１ワードずつ書込む（ステップＳ６０８）。

【００７０】そして、ホストコンピュータから必要なデ
ータ数分のライト処理が終了したかを判定し（ステップ
Ｓ６０９）、終了した場合は、セクタ制御テーブル部４
８に対して、ホストコンピュータからの書込み要求が未
書込み領域（バリットビット部７２の値が“０”）に及
んでいた場合は、そのバリットビット部７２の値を
“１”に更新する。

【００７１】次に、セクタ制御テーブル部４８を参照
し、バッファ部４７内のデータおける、バリットビット
部７２が“１”のセクタのデータだけを転送し、フラッ
シュメモリ部４６内の該当ブロックに格納し（ステップ
Ｓ６１１）、プロセッサ部４４はホストコンピュータに
対して終了を通知するため、割り込みをインタフェース
部４３を介して上げる（ステップＳ６１２）。

【００７２】また、ステップＳ６０３において、フラッ
シュメモリ部４６への上書きが可能な場合は、図１８に
示すステップに進み、プロセッサ部４４はインタフェー
ス部４３を介してホストコンピュータに割り込みを上げ
てデータを要求し、ホストコンピュータのライト処理が
終了すると（ステップＳ６１３）、プロセッサ部４４は
ホストコンピュータから送られてきたデータをバッファ
部４７を介さず直接フラッシュメモリ部４６に書込む
（ステップＳ６１５）。

【００７３】必要なデータ数がフラッシュメモリ部４６
に書込まれると（ステップＳ６１５）、プロセッサ部４
４のセクタ制御部４４ａは、セクタ制御テーブル部４８
に対して、ホストコンピュータからの書込み要求が未書
込み領域に及んでいた場合は、バリットビット部７２の
値を“１”に更新し（ステップＳ６１６）、プロセッサ
部４４はホストコンピュータに対し、終了を通知するた
めの割り込みをインタフェース部４３を介して行う（ス
テップＳ６１７）。

【００７４】このように、実施例４によれば、フラッシ
ュメモリ部４６のデータをセクタ単位で管理し、ホスト
コンピュータからのライト要求時、該当ブロックにおけ
るデータの書込まれているセクタのみを、フラッシュメ
モリ部４６からバッファ部４７へ退避させるようにした
ので、不要な部分の転送処理を行うことがないことか
ら、フラッシュメモリ部４６からバッファ部４７へのデ
ータ転送量を少なくすることができ、従って、ライト動
作時の高速化が図れ、装置としての性能向上となる。

【００７５】次に、プロセッサ部がインタフェース部か
らライトデータをリードしている間に、フラッシュメモ
リ部からバッファ部へデータを退避させるようにした実
施例５を説明する。 《実施例５》図１９は、その構成を示すブロック図であ
る。この図１９において、５１は半導体記憶装置、２は
半導体記憶装置５１が図示しないホストコンピュータと
接続されるためのシステムバスである。また、半導体記
憶装置５１は、インタフェース部５３、プロセッサ部５
４、プロセッサメモリ部５５、フラッシュメモリ部５
６、バッファ部５７、内部バス５８ａ、メモリバス５８
ｂ、メモリ管理部５９から構成されている。

【００７６】また、この実施例５において、インタフェ
ース部５３、プロセッサメモリ部５５、フラッシュメモ
リ部５６、バッファ部５７および内部バス５８ａの構成
は、上記実施例１におけるインタフェース部１３、プロ
セッサメモリ部１５、フラッシュメモリ部１６、バッフ
ァ部１７および内部バス１８の構成と同様であるため、
ここでの説明は省略する。プロセッサ部５４は、上記各
実施例と同様に、ホストコンピュータからのコマンドを
解釈し、半導体記憶装置５１をディスク装置に見せるよ
うに制御すると共に、メモリ管理部５９に対して、フラ
ッシュメモリ部４６およびバッファ部４７に対するデー
タ書換えの制御指示を行う部分である。

【００７７】メモリ管理部５９は、内部バス５８ａを介
してインタフェース部５３、プロセッサ部５４およびプ
ロセッサメモリ部５５と接続されると共に、内部バス５
８ａとは異なるバスであるメモリバス５８ｂを介してフ
ラッシュメモリ部５６とバッファ部５７とに接続されて
いる。このメモリ管理部５９は、プロセッサ部５４から
のライトデータをバッファ部５７やフラッシュメモリ部
５６に転送制御すると共に、プロセッサ部５４がインタ
フェース部５３からライトデータを読み取っている間
に、メモリバス５８ｂを介してフラッシュメモリ部５６
からバッファ部５７にデータ転送を行う機能を有してい
る。

【００７８】図２０は、上記メモリ管理部５９の内部構
成を示すブロック図である。メモリ管理部５９は、メモ
リリード回路１０２、メモリライト回路１０３、メモリ
・バッファコピー回路１０４、バッファリード回路１０
５、バッファライト回路１０６、および、これらメモリ
リード回路１０２〜バッファライト回路１０６を制御す
る制御回路１０１からなる。

【００７９】このような構成において、先ず、半導体記
憶装置５１がリード動作を行う場合は、メモリリード回
路１０２が動作し、プロセッサ部５４からの要求に合わ
せてフラッシュメモリ部５６から内部バス５８ａ側にデ
ータを転送する。つまり、プロセッサ部５４からは、フ
ラッシュメモリ部５６が内部バス５８ａに直結している
ように見える。

【００８０】次に、半導体記憶装置がライト動作を行う
場合、ライト要求された領域への上書きが不可能な時
は、プロセッサ部５４がインタフェース部５３よりバッ
ファ部５７へデータを転送する。これは、プロセッサ部
５４がインタフェース部５３よりデータをリードする動
作と、プロセッサ部５４がバッファ部５７へデータをラ
イトする動作からなる。メモリ管理部５９は、予め、フ
ラッシュメモリ部５６内のデータをバッファ部５７に転
送する命令をプロセッサ部５４から受ける。プロセッサ
部５４がインタフェース部５３よりデータをリードする
時には、制御回路１０１は、メモリ・バッファコピー回
路１０４を動作させ、順次フラッシュメモリ部５６から
バッファ部５７へメモリバス５８ｂを介してデータを転
送する。

【００８１】また、プロセッサ部５４がインタフェース
部５３から読み出したデータをバッファ部５７へライト
する時には、制御回路１０１は、バッファライト回路１
０６を動作させ、バッファ部５７にデータを転送する。
これにより、インタフェース部５３からバッファ部５７
へのデータ転送と、フラッシュメモリ部５６からバッフ
ァ部５７へのデータ転送とを同時に実行することができ
る。

【００８２】また、バッファ部５７からフラッシュメモ
リ部５６へのデータ転送時には、メモリライト回路１０
３とバッファリード回路１０５を、プロセッサ部５４か
らの要求に合わせて動作させ、バッファ部５７からフラ
ッシュメモリ部５６へデータを転送する。更に、半導体
記憶装置５１がライト動作を行う場合、ライト要求され
た領域への上書きが可能な場合には、メモリライト回路
１０３を動作させ、プロセッサ部５４がインタフェース
部５３より転送してくるデータをフラッシュメモリ部５
６へ転送する。つまり、この場合、プロセッサ部５４か
らは、フラッシュメモリ部５６が内部バス５８ａに直結
しているように見える。

【００８３】次に、上記実施例５のメモリ制御方法であ
る半導体記憶装置５１の動作について説明する。 ［リード動作］本実施例のリード動作は、メモリ管理部
５９が、内部バス５８ａとフラッシュメモリ部５６とが
直接接続されているように見せかけるため、基本的な構
成の半導体記憶装置１の動作フローと同様である。即
ち、その動作は図４に示したフローチャートと同様であ
るため、ここでの説明は省略する。

【００８４】［ライト動作］図２１はライト動作のフロ
ーチャートである。ホストコンピュータが、半導体記憶
装置５１に対しライト要求する場合、リード動作と同様
に、半導体記憶装置５１へライトコマンド、ライトデー
タ数、先頭アドレスを送る（ステップＳ７０１）。

【００８５】インタフェース部５３は、前記のライトコ
マンド、ライトデータ数、先頭アドレスを、インタフェ
ース部５３内の図示されていないコマンドレジスタ、デ
ータ数レジスタ、先頭アドレスレジスタにセットする。
また、プロセッサ部５４にホストコンピュータからコマ
ンドがきたことを知らせる。プロセッサ部５４は、コマ
ンドレジスタをリードし、ホストコンピュータがライト
要求してきたことを認識する（ステップＳ７０２）。ま
た、データ数レジスタと先頭アドレスレジスタをリード
し、フラッシュメモリ部５６内のどの領域がライト要求
されたかを認識し（ステップＳ７０３）、その領域への
上書きが可能か否かを判断する（ステップＳ７０４）。

【００８６】フラッシュメモリ部５６内のライト要求さ
れた領域への上書きが不可能な場合は、プロセッサ部５
４は、インタフェース部５３を介してホストコンピュー
タへデータを転送する許可を出す。通知を受けたホスト
コンピュータは、半導体記憶装置５１へデータ転送を開
始する（ステップＳ７０５）。尚、以上の動作は、上記
各実施例のライト動作と同様である。

【００８７】半導体記憶装置５１は、ホストコンピュー
タからのデータをシステムバス１２を介し、インタフェ
ース部５３で受け取る。プロセッサ部５４は、メモリ管
理部５９に対し、フラッシュメモリ部５６内のライト要
求された領域が含まれる１ブロック内の全てのデータ
を、バッファ部５７に転送する命令を出す。これによ
り、メモリ管理部５９は、フラッシュメモリ部５６か
ら、ライト要求された領域を含むブロックのデータをバ
ッファ部５７へ転送する。一方、メモリ管理部５９によ
るデータ転送を行っている間、プロセッサ部５４は、イ
ンタフェース部５３の１ワードのデータを読み取る（ス
テップＳ７０６）。

【００８８】そして、プロセッサ部５４が、ホストコン
ピュータから送られてきたデータを、１ワードずつメモ
リ管理部５９へ転送する。メモリ管理部５９は、プロセ
ッサ部５４によってインタフェース部５３から転送され
てくるデータをライト要求された領域に対応するバッフ
ァ部５７内の領域へ転送する（ステップＳ７０７）。

【００８９】このような動作を繰り返すことによって、
要求されたデータ数を転送したか否かをプロセッサ部５
４が監視し（ステップＳ７０８）、必要なデータ数をホ
ストコンピュータから転送し終えると、フラッシュメモ
リ部５６内のライト要求された領域が含まれるブロック
を消去する（ステップＳ７０９）。その後、バッファ部
５７のライト要求された領域を含むブロックのデータ
を、フラッシュメモリ部５６内の該当ブロックに転送す
る（ステップＳ７１０）。そして、プロセッサ部５４
は、インタフェース部５３を介してホストコンピュータ
へライト動作の終了を通知する（ステップＳ７１１）。
ホストコンピュータは、終了通知を受け、ライト動作を
終了する。

【００９０】一方、フラッシュメモリ部５６内のライト
要求された領域への上書きが可能な場合の本実施例のラ
イト動作は、メモリ管理部５９が内部バス５８とフラッ
シュメモリ部５６が直接接続されているように見せかけ
るため、基本的な構成の半導体記憶装置のライト動作と
同様である。即ち、図６に示すステップに進むため、そ
の動作については、説明を省略する。

【００９１】このように、実施例５によれば、プロセッ
サ部５４によるインタフェース部５３からのライトデー
タのリード動作と、メモリ管理部５９によるフラッシュ
メモリ部５６からバッファ部５７へのデータ転送を同時
に行うようにしたので、ライト動作時における処理時間
が短縮され、装置としての性能向上となる。

【００９２】次に、プロセッサ部がバッファ部にライト
データを転送している間にフラッシュメモリ部の該当ブ
ロックの消去を行うようにした実施例６を説明する。 《実施例６》図２２は、その構成を示すブロック図であ
る。図において、６１は半導体記憶装置、２は半導体記
憶装置６１を接続するホストコンピュータのシステムバ
スである。半導体記憶装置６１は、インタフェース部６
３、プロセッサ部６４、プロセッサメモリ部６５、フラ
ッシュメモリ部６６、バッファ部６７、内部バス６８、
メモリ消去制御部６９から構成される。

【００９３】また、この実施例６において、インタフェ
ース部６３、プロセッサメモリ部６５、フラッシュメモ
リ部６６、バッファ部６７および内部バス６８の構成
は、上記実施例１におけるインタフェース部１３、プロ
セッサメモリ部１５、フラッシュメモリ部１６、バッフ
ァ部１７および内部バス１８の構成と同様であるため、
ここでの説明は省略する。

【００９４】プロセッサ部６４は、上記各実施例と同様
に、ホストコンピュータからのコマンドを解釈し、半導
体記憶装置６１をディスク装置に見せるように制御する
と共に、メモリ消去制御部６９に対して、フラッシュメ
モリ部４６の該当ブロックの消去指示を行う部分であ
る。メモリ消去制御部６９は、プロセッサ部６４より命
令を受けて、フラッシュメモリ部６６の消去を開始し、
その状態を監視する機能を有するものである。また、消
去の終了や異常発生等はプロセッサ部６４がメモリ消去
制御部６９内の図示しないステータスレジスタをリード
することにより行う。

【００９５】次に、上記実施例６のメモリ制御方法であ
る半導体記憶装置６１の動作について説明する。 ［リード動作］本実施例のリード動作は、基本的な構成
の半導体記憶装置１の動作フローと同様である。即ち、
その動作は図４に示したフローチャートと同様であるた
め、ここでの説明は省略する。

【００９６】［ライト動作］図２３はライト動作のフロ
ーチャートである。ホストコンピュータが、半導体記憶
装置６１に対しライト要求する場合、リード動作と同様
に、半導体記憶装置６１へライトコマンド、ライトデー
タ数、先頭アドレスを送る（ステップＳ８０１）。

【００９７】インタフェース部６３は、前記のライトコ
マンド、ライトデータ数、先頭アドレスを、インタフェ
ース部６３内の図示されていないコマンドレジスタ、デ
ータ数レジスタ、先頭アドレスレジスタにセットする。
また、プロセッサ部６４にホストコンピュータからコマ
ンドがきたことを知らせる。プロセッサ部６４は、コマ
ンドレジスタをリードし、ホストコンピュータがライト
要求してきたことを認識する（ステップＳ８０２）。ま
た、データ数レジスタと先頭アドレスレジスタをリード
し、フラッシュメモリ部６６内のどの領域がライト要求
されたかを認識し（ステップＳ８０３）、その領域への
上書きが可能か否かを判断する（ステップＳ８０４）。
尚、ここまでの動作は、上記各実施例のライト動作と同
様である。

【００９８】フラッシュメモリ部６６内のライト要求さ
れた領域への上書きが不可能な場合、プロセッサ部６４
は、フラッシュメモリ部６６内のライト要求された領域
が含まれる１ブロック内の全てのデータを、バッファ部
６７に転送する（ステップＳ８０５）。そして、フラッ
シュメモリ部６６内のライト要求された領域が含まれる
ブロック内の全てのデータの転送を終えると、プロセッ
サ部６４は、そのブロックを消去する命令をメモリ消去
制御部６９に発行する（ステップＳ８０６）。これによ
り、メモリ消去制御部６９は、フラッシュメモリ部６６
の消去動作を行い、フラッシュメモリ部６９は該当ブロ
ックの消去動作を実行する。

【００９９】一方、プロセッサ部６４は、インタフェー
ス部６３を介してホストコンピュータへ書込むデータを
転送する許可を出す。通知を受けたホストコンピュータ
は、半導体記憶装置６１へデータ転送を開始する（ステ
ップＳ８０７）。半導体記憶装置６１は、ホストコンピ
ュータからのデータをシステムバス２を介し、インタフ
ェース部６３で受け取る。プロセッサ部６４は、ホスト
コンピュータから送られてきたデータを、インタフェー
ス部６３からライト要求された領域に対応するバッファ
部６７内の領域へ転送する（ステップＳ８０８）。そし
て、この動作を、必要なデータ数をホストコンピュータ
から転送し終えるまで繰り返す。

【０１００】必要なデータ数をホストコンピュータから
転送し終えると（ステップＳ８０９）、プロセッサ部６
４は、フラッシュメモリ部６６内のライト要求された領
域を含むブロックが消去されたかメモリ消去制御部６９
に確認する（ステップＳ８１０）。

【０１０１】尚、フラッシュメモリ部６９は、その消去
が終了すると、消去フラグをセットするようになってお
り、メモリ消去制御部６９は、ある一定間隔でこのフラ
グの確認を行うことによって、フラッシュメモリ部６９
の該当ブロックが消去されたかどうかを確認するもので
ある。

【０１０２】上記ステップＳ８１０において、消去が終
了していなければ、終了するまで待つ。消去が完了して
いれば、バッファ部６７のライト要求された領域を含む
ブロックのデータを、フラッシュメモリ部６６内の該当
ブロックに転送する（ステップＳ８１１）。プロセッサ
部６４は、インタフェース部６３を介してホストコンピ
ュータへライト動作の終了を通知する（ステップＳ８１
２）。ホストコンピュータは、終了通知を受け、ライト
動作を終了する。

【０１０３】一方、フラッシュメモリ部６６内のライト
要求された領域への上書きが可能な場合の本実施例のラ
イト動作は、基本的な構成の半導体記憶装置のライト動
作と同様である。即ち、図６に示すステップに進むた
め、その動作については、説明を省略する。

【０１０４】このように、実施例６によれば、プロセッ
サ部６４からバッファ部６７へのデータ転送動作中に、
フラッシュメモリ部６６におけるライト要求されたデー
タを含むブロックの消去動作を実行するようにしたの
で、ライト動作時における処理時間が短縮され、装置と
しての性能向上となる。

【０１０５】

【発明の効果】以上、詳細に説明したように、本発明の
半導体記憶装置とメモリ制御方法によれば、フラッシュ
メモリ部のデータ書換えを行う場合に、バッファ部への
転送制御やフラッシュメモリ部のブロック消去制御を行
うようにしたので、データ書換え時の動作を高速化する
ことができ、従って、半導体記憶装置としての性能向上
を図ることができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置における実施例１のブ
ロック図である。

【図２】半導体記憶装置の基本的な構成を示すブロック
図である。

【図３】半導体記憶装置のフラッシュメモリ部とバッフ
ァ部の容量の関係説明図である。

【図４】半導体記憶装置のリード動作を示すフローチャ
ートである。

【図５】半導体記憶装置のライト動作を示すフローチャ
ート（その１）である。

【図６】半導体記憶装置のライト動作を示すフローチャ
ート（その２）である。

【図７】本発明の半導体記憶装置における実施例１のラ
イト動作を示すフローチャートである。

【図８】本発明の半導体記憶装置における実施例２の構
成を示すブロック図である。

【図９】本発明の半導体記憶装置における実施例２のラ
イト動作を示すフローチャートである。

【図１０】本発明の半導体記憶装置における実施例２の
データ転送動作の説明図である。

【図１１】本発明の半導体記憶装置における実施例３の
構成を示すブロック図である。

【図１２】本発明の半導体記憶装置における実施例３の
ブロック制御テーブル部の説明図である。

【図１３】本発明の半導体記憶装置における実施例３の
ライト動作を示すフローチャート（その１）である。

【図１４】本発明の半導体記憶装置における実施例３の
ライト動作を示すフローチャート（その２）である。

【図１５】本発明の半導体記憶装置における実施例４の
構成を示すブロック図である。

【図１６】本発明の半導体記憶装置における実施例４の
セクタ制御テーブル部の説明図である。

【図１７】本発明の半導体記憶装置における実施例４の
ライト動作を示すフローチャート（その１）である。

【図１８】本発明の半導体記憶装置における実施例４の
ライト動作を示すフローチャート（その２）である。

【図１９】本発明の半導体記憶装置における実施例５の
構成を示すブロック図である。

【図２０】本発明の半導体記憶装置における実施例５の
メモリ管理部のブロック図である。

【図２１】本発明の半導体記憶装置における実施例５の
ライト動作を示すフローチャートである。

【図２２】本発明の半導体記憶装置における実施例６の
構成を示すブロック図である。

【図２３】本発明の半導体記憶装置における実施例６の
ライト動作を示すフローチャートである。

【符号の説明】

１１、２１、３１、４１、５１、６１ 半導体記憶装置 １３、２３、３３、４３、５３、６３ インタフェース
部 １４、２４、３４、４４、５４、６４ プロセッサ部 １４ａ 転送制御部 １６、２６、３６、４６、５６、６６ フラッシュメモ
リ部 １７、２７、３７、４７、５７、６７ バッファ部 １８、２８、３９、４８、５８ａ、６８ 内部バス ２４ａ 転送データ管理部 ３４ａ ブロック制御部 ３８ ブロック制御テーブル部 ４４ａ セクタ制御部 ４８ セクタ制御テーブル部 ５８ｂ メモリバス ６９ メモリ消去制御部

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ブロック単位でデータの消去が行われる
   フラッシュメモリ部を備えた半導体記憶装置において、 前記フラッシュメモリ部のデータを書換える場合に、一
   旦、書換えるデータを転送するバッファ部と、 ホストからのライトデータが、前記フラッシュメモリ部
   の１ブロック分なかった場合は、そのデータを含むブロ
   ックを前記フラッシュメモリ部から前記バッファ部へ転
   送して、当該バッファ部上で書換えを行い、前記ブロッ
   クの消去を行った後、前記バッファ部上で書換えた１ブ
   ロック分のデータを書戻し、かつ、前記ホストからのラ
   イトデータが、１ブロック分あった場合は、そのブロッ
   ク分のデータを前記フラッシュメモリ部から前記バッフ
   ァ部へ転送せず、当該ブロックの消去を行った後、前記
   ライトデータを直接書込む転送制御部とを備えた半導体
   記憶装置。
2. 【請求項２】 ブロック単位でデータの消去が行われる
   フラッシュメモリ部を備えた半導体記憶装置において、 前記フラッシュメモリ部のデータを書換える場合に、一
   旦、書換えるデータを転送するバッファ部と、 ホストからのライトデータに基づき、そのライトデータ
   に該当する領域は、前記フラッシュメモリ部から前記バ
   ッファ部へ転送せず、これ以外の領域のデータのみを転
   送し、当該バッファ部上で前記ライトデータに該当する
   領域の書込みを行い、前記ブロックの消去を行った後、
   前記バッファ部上の１ブロック分のデータを書戻す転送
   データ管理部とを備えた半導体記憶装置。
3. 【請求項３】 ブロック単位でデータの消去が行われる
   フラッシュメモリ部を備えた半導体記憶装置において、 前記フラッシュメモリ部の各ブロック毎に、データが書
   込まれている領域を管理するブロック制御テーブル部
   と、 前記フラッシュメモリ部のデータを書換える場合に、一
   旦、書換えるデータを転送するバッファ部と、 ホストから前記フラッシュメモリ部へのライト要求があ
   った場合、前記ブロック制御テーブル部に基づき、当該
   ライト要求のデータを含むブロックのデータが書込まれ
   ている領域を抽出し、このデータ書込み領域のみを前記
   バッファ部に転送して、当該バッファ部上で前記ライト
   のデータを書込み、前記ブロックの消去を行った後、前
   記バッファ部上の１ブロック分のデータを書戻すブロッ
   ク制御部とを備えた半導体記憶装置。
4. 【請求項４】 ブロック単位でデータの消去が行われる
   フラッシュメモリ部を備えた半導体記憶装置において、 前記フラッシュメモリ部のデータが書込まれている領域
   を、データ管理の最小単位であるセクタ単位に管理する
   セクタ制御テーブル部と、 前記フラッシュメモリ部のデータを書換える場合に、一
   旦、書換えるデータを転送するバッファ部と、 ホストから前記フラッシュメモリ部へのライト要求があ
   った場合、前記セクタ制御テーブル部に基づき、当該ラ
   イト要求のデータを含むブロックのデータが書込まれて
   いる領域を抽出し、このデータ書込み領域のみを前記バ
   ッファ部に転送して、当該バッファ部上で前記ライトの
   データを書込み、前記ブロックの消去を行った後、前記
   バッファ部上の１ブロック分のデータを書戻すセクタ制
   御部とを備えた半導体記憶装置。
5. 【請求項５】 フラッシュメモリ部のデータを書換える
   場合、ホストからのライトデータを読み込む間に、前記
   フラッシュメモリ部のデータをバッファ部に退避させ、
   この退避させたデータに前記ホストからのライトデータ
   を上書きすることを特徴とするメモリ制御方法。
6. 【請求項６】 ブロック単位でデータの消去が行われる
   フラッシュメモリ部を備えた半導体記憶装置において、 前記フラッシュメモリ部のデータを書換える場合に、一
   旦、書換えるデータを転送するバッファ部と、 ホストからのライトデータを格納するインタフェース部
   と、 前記インタフェース部に格納されたライトデータを読み
   取って、当該ライトデータを前記バッファ部のデータに
   書込むと共に、前記フラッシュメモリ部のブロックの消
   去を行った後、前記バッファ部上の１ブロック分のデー
   タを書戻すプロセッサ部と、 前記プロセッサと前記インタフェース部とを接続する内
   部バスとは異なるバスによって、前記メモリ部と前記バ
   ッファ部とのデータ転送動作を制御し、前記プロセッサ
   部が前記インタフェース部からデータを読み込んでいる
   間に、前記書換えを行うデータの転送を行うメモリ管理
   部とを備えたことを特徴とする半導体記憶装置。
7. 【請求項７】 フラッシュメモリ部のデータを書換える
   場合、前記フラッシュメモリ部のデータをバッファ部に
   退避させた後、当該バッファ部へのデータ書込み動作
   と、前記フラッシュメモリ部のブロック消去動作を同時
   に行うことを特徴とするメモリ制御方法。
8. 【請求項８】 ブロック単位でデータの消去が行われる
   フラッシュメモリ部を備えた半導体記憶装置において、 前記フラッシュメモリ部のデータを書換える場合に、一
   旦、書換えるデータを転送するバッファ部と、 前記バッファ部へのライトデータを書込むと共に、書込
   まれた１ブロック分のデータを前記フラッシュメモリ部
   に書戻すプロセッサ部と、 前記プロセッサ部が前記バッファ部にライトデータを書
   込んでいる間に、前記メモリ部の消去を行うメモリ消去
   管理部とを備えたことを特徴とする半導体記憶装置。