JPH07244995A - リードオンリメモリのセンス回路 - Google Patents
リードオンリメモリのセンス回路Info
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- JPH07244995A JPH07244995A JP3118294A JP3118294A JPH07244995A JP H07244995 A JPH07244995 A JP H07244995A JP 3118294 A JP3118294 A JP 3118294A JP 3118294 A JP3118294 A JP 3118294A JP H07244995 A JPH07244995 A JP H07244995A
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Abstract
(57)【要約】
【目的】 低消費電力で、しかも、高速に、大容量のＲ
ＯＭの情報を読み出すセンス回路を提供する。 【構成】 ＰＭＯＳ１３はビット線１４を、ＰＭＯＳ１
６は基準電位線１７をプリチャージ信号ＰＣ／に基づい
てそれぞれ電源電位ＶＣＣのレベルに充電する。充電期
間終了後、ＰＭＯＳ１３，１６はオフ状態になり、選択
されたメモリセル１ａのデータに応じてビット線１４は
放電或いは充電を始める。同時に、基準電位線１７がＮ
ＭＯＳ１８を介して放電を始めるが、この放電時間はビ
ット線１４の放電時間よりも長くなるように基準電位発
生回路１９の内部インピーダンス１９ｂが調整されてい
る。従って、センスアンプ１５Ａの第１及び第２の入力
端子に微小な電位差が発生した時点から、有意のデータ
が出力信号Ｓ１５Ａとして出力される。
ＯＭの情報を読み出すセンス回路を提供する。 【構成】 ＰＭＯＳ１３はビット線１４を、ＰＭＯＳ１
６は基準電位線１７をプリチャージ信号ＰＣ／に基づい
てそれぞれ電源電位ＶＣＣのレベルに充電する。充電期
間終了後、ＰＭＯＳ１３，１６はオフ状態になり、選択
されたメモリセル１ａのデータに応じてビット線１４は
放電或いは充電を始める。同時に、基準電位線１７がＮ
ＭＯＳ１８を介して放電を始めるが、この放電時間はビ
ット線１４の放電時間よりも長くなるように基準電位発
生回路１９の内部インピーダンス１９ｂが調整されてい
る。従って、センスアンプ１５Ａの第１及び第２の入力
端子に微小な電位差が発生した時点から、有意のデータ
が出力信号Ｓ１５Ａとして出力される。
Description
【０００１】
【産業上の利用分野】本発明は、低消費電力及び高速読
出しを実現するリードオンリメモリ（Read Only Memor
y、以下、ＲＯＭという）のセンス回路に関するもので
あり、特に１チップのマイクロコンピュータや民生用の
カスタムＩＣ等のＬＳＩの設計上での簡易性の要求を満
たすものである。
出しを実現するリードオンリメモリ（Read Only Memor
y、以下、ＲＯＭという）のセンス回路に関するもので
あり、特に１チップのマイクロコンピュータや民生用の
カスタムＩＣ等のＬＳＩの設計上での簡易性の要求を満
たすものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のようなものがあった。図２は、従来のＲＯＭ
のメモリセルアレイ及びセンス回路の一構成例を示す概
略の回路図である。このメモリセルアレイ１では、複数
のワード線及びビット線の各交差箇所にメモリセルが接
続されてそのメモリセルがマトリクス状に配列され、図
示しないビットセレクタの出力信号Ｙ０〜Ｙｉで各ビッ
ト線を駆動するＮチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳという）２−０〜２−ｉが接続されてい
る。又、図示しないワードセレクタが各ワード線に接続
され、そのワードセレクタの出力信号Ｗ０〜Ｗｉでワー
ド線が選択されるようになっている。センス回路１０
は、第１のＭＯＳトランジスタであるＰチャネル型ＭＯ
Ｓトランジスタ（以下、ＰＭＯＳという）１３を備えて
いる。ＰＭＯＳ１３のソースは電源電位ＶＣＣに接続さ
れ、ドレインがビット線１４を介してインバータ１５の
入力側に接続されている。ＰＭＯＳ１３はビット線１４
と電源電位ＶＣＣとをプリチャージ信号ＰＣ／に基づい
て導通する素子である。インバータ１５は、ビット線１
４上の電位に応じたデータを判定するセンスアンプであ
る。
例えば次のようなものがあった。図２は、従来のＲＯＭ
のメモリセルアレイ及びセンス回路の一構成例を示す概
略の回路図である。このメモリセルアレイ１では、複数
のワード線及びビット線の各交差箇所にメモリセルが接
続されてそのメモリセルがマトリクス状に配列され、図
示しないビットセレクタの出力信号Ｙ０〜Ｙｉで各ビッ
ト線を駆動するＮチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳという）２−０〜２−ｉが接続されてい
る。又、図示しないワードセレクタが各ワード線に接続
され、そのワードセレクタの出力信号Ｗ０〜Ｗｉでワー
ド線が選択されるようになっている。センス回路１０
は、第１のＭＯＳトランジスタであるＰチャネル型ＭＯ
Ｓトランジスタ（以下、ＰＭＯＳという）１３を備えて
いる。ＰＭＯＳ１３のソースは電源電位ＶＣＣに接続さ
れ、ドレインがビット線１４を介してインバータ１５の
入力側に接続されている。ＰＭＯＳ１３はビット線１４
と電源電位ＶＣＣとをプリチャージ信号ＰＣ／に基づい
て導通する素子である。インバータ１５は、ビット線１
４上の電位に応じたデータを判定するセンスアンプであ
る。
【０００３】図３は、図２中のメモリセルアレイ１の一
構成例とＮＭＯＳ２−０〜２−ｉを示す回路図である。
このメモリセルアレイ１は、複数のワード線ｗ０〜ｗｉ
及びビット線ｙ０〜ｙｉの交差箇所にメモリセル１ａが
接続され、そのメモリセル１ａがマトリクス状に配列さ
れている。ビット線ｙ０〜ｙｉにはＮＭＯＳ２−０〜２
−ｉのソースがそれぞれ接続されている。ＮＭＯＳ２−
０〜２−ｉは図示しないビット線セレクタの出力信号Ｙ
０〜Ｙｉに基づいてビット線ｙ０〜ｙｉを選択する素子
である。次に、図２に示すＲＯＭのセンス回路の動作を
説明をする。図示しないワード線セレクタの出力信号Ｗ
０〜Ｗｉと図示しないビット線セレクタの出力信号Ｙ０
〜Ｙｉとでメモリセルアレイ１中のメモリセル１ａが選
択されて活性化されると、ビット線１４にデータが出力
し始める。この時、ＲＯＭデータの有無によりビット線
１４は充電レベルを保持するか又は放電される。センス
アンプであるインバータ１５の論理閾値電圧に対するビ
ット線１４の電位の状態により、インバータ１５の出力
側から“Ｌ”又は“Ｈ”の出力信号Ｓ１５が出力され
る。このように、このＲＯＭを制御する信号は、ビット
線セレクタの出力信号Ｙ０〜Ｙｉ及びワード線セレクタ
の出力信号Ｗ０〜Ｗｉからなるアドレス入力信号とプリ
チャージ信号ＰＣ／のみであり、センス回路１０を動作
させるための余分のタイミングを必要としない簡便なも
のであった。
構成例とＮＭＯＳ２−０〜２−ｉを示す回路図である。
このメモリセルアレイ１は、複数のワード線ｗ０〜ｗｉ
及びビット線ｙ０〜ｙｉの交差箇所にメモリセル１ａが
接続され、そのメモリセル１ａがマトリクス状に配列さ
れている。ビット線ｙ０〜ｙｉにはＮＭＯＳ２−０〜２
−ｉのソースがそれぞれ接続されている。ＮＭＯＳ２−
０〜２−ｉは図示しないビット線セレクタの出力信号Ｙ
０〜Ｙｉに基づいてビット線ｙ０〜ｙｉを選択する素子
である。次に、図２に示すＲＯＭのセンス回路の動作を
説明をする。図示しないワード線セレクタの出力信号Ｗ
０〜Ｗｉと図示しないビット線セレクタの出力信号Ｙ０
〜Ｙｉとでメモリセルアレイ１中のメモリセル１ａが選
択されて活性化されると、ビット線１４にデータが出力
し始める。この時、ＲＯＭデータの有無によりビット線
１４は充電レベルを保持するか又は放電される。センス
アンプであるインバータ１５の論理閾値電圧に対するビ
ット線１４の電位の状態により、インバータ１５の出力
側から“Ｌ”又は“Ｈ”の出力信号Ｓ１５が出力され
る。このように、このＲＯＭを制御する信号は、ビット
線セレクタの出力信号Ｙ０〜Ｙｉ及びワード線セレクタ
の出力信号Ｗ０〜Ｗｉからなるアドレス入力信号とプリ
チャージ信号ＰＣ／のみであり、センス回路１０を動作
させるための余分のタイミングを必要としない簡便なも
のであった。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
センス回路においては、次のような課題があった。図２
の従来のセンス回路を備えたＲＯＭは電圧センス型のた
め、電力の消費が主にビット線１４の充放電に限られる
ので、低消費電力のＲＯＭとして有利であるが、メモリ
容量が増大するとメモリトランジスタの微小化による相
互コンダクタンスｇｍの減少とビット線１４の寄生容量
の増大により、ビット線１４に充電された電荷の放電時
間が長くなるので、インバータの論理閾値を横切るまで
の時間、つまり読出し時間の遅滞を招く。これを回避す
る手段として、センス回路１０に電圧比較器を備え、更
に、基準電圧源を組み込み、ビット線とダミービット線
との電位を比較することによって選択されたメモリセル
によるビット線の電位の微小な変化を増幅して高速化を
図る技術があったが、反面、内部回路や内部タイミング
の制御が複雑になる傾向があった。本発明は、以上述べ
た従来技術の低消費電力及び回路の簡易性の利点を有し
ながら、大容量かつ高速読出しを可能にする電圧センス
型のＲＯＭのセンス回路を提供するものである。
センス回路においては、次のような課題があった。図２
の従来のセンス回路を備えたＲＯＭは電圧センス型のた
め、電力の消費が主にビット線１４の充放電に限られる
ので、低消費電力のＲＯＭとして有利であるが、メモリ
容量が増大するとメモリトランジスタの微小化による相
互コンダクタンスｇｍの減少とビット線１４の寄生容量
の増大により、ビット線１４に充電された電荷の放電時
間が長くなるので、インバータの論理閾値を横切るまで
の時間、つまり読出し時間の遅滞を招く。これを回避す
る手段として、センス回路１０に電圧比較器を備え、更
に、基準電圧源を組み込み、ビット線とダミービット線
との電位を比較することによって選択されたメモリセル
によるビット線の電位の微小な変化を増幅して高速化を
図る技術があったが、反面、内部回路や内部タイミング
の制御が複雑になる傾向があった。本発明は、以上述べ
た従来技術の低消費電力及び回路の簡易性の利点を有し
ながら、大容量かつ高速読出しを可能にする電圧センス
型のＲＯＭのセンス回路を提供するものである。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、第１及び第２の入力端子を有し、第
１の入力端子に入力されたビット線の電位及び第２の入
力端子に入力された基準電位間の電位差を検出するセン
スアンプと、プリチャージ信号に基づいて導通し、導通
状態のとき第１の入力端子を電源電位に接続してプリチ
ャージする第１のＭＯＳトランジスタとを備え、活性化
されたビット線の電位変化に基づき、複数のワード線及
びビット線を有したメモリセルアレイ中の選択されたメ
モリセルの保持データを判定するリードオンリメモリの
センス回路において、次のような手段を講じている。即
ち、プリチャージ信号に基づいて導通状態が制御され、
導通状態のとき第２の入力端子と前記電源電位とを導通
する第２のＭＯＳトランジスタと、基準電位を発生する
基準電位発生手段と、第２のＭＯＳトランジスタに対し
て相補的に動作し、導通状態のとき第２の入力端子と基
準電位発生手段とを導通する第３のＭＯＳトランジスタ
とを設けている。又、基準電位発生手段は、第２のＭＯ
Ｓトランジスタがオフ状態になったときに放電による第
２の入力端子の電位の降下をビット線の電位の降下より
も遅くする内部インピーダンスを有している。
を解決するために、第１及び第２の入力端子を有し、第
１の入力端子に入力されたビット線の電位及び第２の入
力端子に入力された基準電位間の電位差を検出するセン
スアンプと、プリチャージ信号に基づいて導通し、導通
状態のとき第１の入力端子を電源電位に接続してプリチ
ャージする第１のＭＯＳトランジスタとを備え、活性化
されたビット線の電位変化に基づき、複数のワード線及
びビット線を有したメモリセルアレイ中の選択されたメ
モリセルの保持データを判定するリードオンリメモリの
センス回路において、次のような手段を講じている。即
ち、プリチャージ信号に基づいて導通状態が制御され、
導通状態のとき第２の入力端子と前記電源電位とを導通
する第２のＭＯＳトランジスタと、基準電位を発生する
基準電位発生手段と、第２のＭＯＳトランジスタに対し
て相補的に動作し、導通状態のとき第２の入力端子と基
準電位発生手段とを導通する第３のＭＯＳトランジスタ
とを設けている。又、基準電位発生手段は、第２のＭＯ
Ｓトランジスタがオフ状態になったときに放電による第
２の入力端子の電位の降下をビット線の電位の降下より
も遅くする内部インピーダンスを有している。
【０００６】第２の発明では、第１及び第２の入力端子
を有し、第１の入力端子に入力されたビット線の電位及
び第２の入力端子に入力された基準電位間の電位差を検
出するセンスアンプと、プリチャージ信号に基づいて導
通し、導通状態のとき第１の入力端子を電源電位に接続
してプリチャージする第１のＭＯＳトランジスタとを備
え、活性化されたビット線の電位変化に基づき、複数の
ワード線及びビット線を有したメモリセルアレイ中の選
択されたメモリセルの保持データを判定するリードオン
リメモリのセンス回路において、次のような手段を講じ
ている。即ち、プリチャージ信号に基づいて導通状態が
制御され、導通状態のとき第２の入力端子と前記電源電
位とを導通する第２のＭＯＳトランジスタと、基準電位
を発生する基準電位発生手段と、複数のワード線のうち
選択的に活性化された１つのワード線の電位に基づき導
通状態が制御されて第２のＭＯＳトランジスタに対して
相補的に動作し、導通状態のとき第２の入力端子と基準
電位発生手段とを導通する第３のＭＯＳトランジスタと
を設けている。又、基準電位発生手段は、第２のＭＯＳ
トランジスタがオフ状態になったときに放電による第２
の入力端子の電位の降下をビット線の電位の降下よりも
遅くする内部インピーダンスを有している。
を有し、第１の入力端子に入力されたビット線の電位及
び第２の入力端子に入力された基準電位間の電位差を検
出するセンスアンプと、プリチャージ信号に基づいて導
通し、導通状態のとき第１の入力端子を電源電位に接続
してプリチャージする第１のＭＯＳトランジスタとを備
え、活性化されたビット線の電位変化に基づき、複数の
ワード線及びビット線を有したメモリセルアレイ中の選
択されたメモリセルの保持データを判定するリードオン
リメモリのセンス回路において、次のような手段を講じ
ている。即ち、プリチャージ信号に基づいて導通状態が
制御され、導通状態のとき第２の入力端子と前記電源電
位とを導通する第２のＭＯＳトランジスタと、基準電位
を発生する基準電位発生手段と、複数のワード線のうち
選択的に活性化された１つのワード線の電位に基づき導
通状態が制御されて第２のＭＯＳトランジスタに対して
相補的に動作し、導通状態のとき第２の入力端子と基準
電位発生手段とを導通する第３のＭＯＳトランジスタと
を設けている。又、基準電位発生手段は、第２のＭＯＳ
トランジスタがオフ状態になったときに放電による第２
の入力端子の電位の降下をビット線の電位の降下よりも
遅くする内部インピーダンスを有している。
【０００７】第３の発明では、第１の発明の第１及び第
２のＭＯＳトランジスタを、ＮＭＯＳで構成している。
第４の発明では、第１及び第２の入力端子をそれぞれ有
し、第１の入力端子に入力されたビット線の電位及び第
２の入力端子に入力された共通の基準電位をそれぞれ入
力してそれらの電位差を検出し、複数のワード線及びビ
ット線を有して該複数のワード線を共通にして連結され
たメモリセルアレイ群中の選択されたメモリセルの保持
データを判定する複数のセンスアンプを設けている。更
に、プリチャージ信号に基づいて導通し、導通状態のと
き第１の入力端子を電源電位に接続してプリチャージす
る複数の第１のＮチャネル型ＭＯＳトランジスタと、プ
リチャージ信号に基づいて導通状態が制御され、導通状
態のとき複数の第２の入力端子と前記電源電位とを導通
する第２のＮＭＯＳと、基準電位を発生する基準電位発
生手段と、複数のワード線のうち選択的に活性化された
ワード線の電位に基づいて導通状態が制御されて第２の
ＮＭＯＳに対して相補的に動作し、導通状態のとき複数
の第２の入力端子と基準電位発生手段とをそれぞれ導通
する第３のＭＯＳトランジスタとを設けている。又、基
準電位発生手段は、第２のＮＭＯＳがオフ状態になった
ときに放電による複数の第２の入力端子の電位の降下を
複数のビット線の電位の降下よりも遅くする内部インピ
ーダンスを有している。
２のＭＯＳトランジスタを、ＮＭＯＳで構成している。
第４の発明では、第１及び第２の入力端子をそれぞれ有
し、第１の入力端子に入力されたビット線の電位及び第
２の入力端子に入力された共通の基準電位をそれぞれ入
力してそれらの電位差を検出し、複数のワード線及びビ
ット線を有して該複数のワード線を共通にして連結され
たメモリセルアレイ群中の選択されたメモリセルの保持
データを判定する複数のセンスアンプを設けている。更
に、プリチャージ信号に基づいて導通し、導通状態のと
き第１の入力端子を電源電位に接続してプリチャージす
る複数の第１のＮチャネル型ＭＯＳトランジスタと、プ
リチャージ信号に基づいて導通状態が制御され、導通状
態のとき複数の第２の入力端子と前記電源電位とを導通
する第２のＮＭＯＳと、基準電位を発生する基準電位発
生手段と、複数のワード線のうち選択的に活性化された
ワード線の電位に基づいて導通状態が制御されて第２の
ＮＭＯＳに対して相補的に動作し、導通状態のとき複数
の第２の入力端子と基準電位発生手段とをそれぞれ導通
する第３のＭＯＳトランジスタとを設けている。又、基
準電位発生手段は、第２のＮＭＯＳがオフ状態になった
ときに放電による複数の第２の入力端子の電位の降下を
複数のビット線の電位の降下よりも遅くする内部インピ
ーダンスを有している。
【０００８】
【作用】第１の発明によれば、以上のようにセンス回路
を構成したので、第１のＭＯＳトランジスタは、プリチ
ャージ信号に基づいて第１の入力端子をプリチャージす
る。一方、第２のＭＯＳトランジスタは、プリチャージ
信号に基づいて第２の入力端子をプリチャージする。更
に、センスアンプは、第１の入力端子に入力されたビッ
ト線の電位及び第２の入力端子に入力された基準電位間
の電位差を検出し、活性化されたビット線の電位変化に
基づいてメモリセルの保持データを判定する。第３のＭ
ＯＳトランジスタが、第２のＭＯＳトランジスタに対し
て相補的に動作し、第２の入力端子と基準電位発生手段
とを導通する。又、基準電位発生手段の内部インピーダ
ンスは、第２のＭＯＳトランジスタがオフ状態になった
ときに放電による第２の入力端子の電位の降下をビット
線の電位の降下よりも遅くする働きをする。第２の発明
によれば、第１のＭＯＳトランジスタは、第１のＭＯＳ
トランジスタは、プリチャージ信号に基づいて第１の入
力端子をプリチャージする。一方、第２のＭＯＳトラン
ジスタは、プリチャージ信号に基づいて第２の入力端子
をプリチャージする。更に、センスアンプが、第１の入
力端子の電位及び第２の入力端子の電位の電位差を検出
してメモリセルが保持するデータを判定する。第３のＭ
ＯＳトランジスタが、第２のＭＯＳトランジスタに対し
て相補的に動作し、第２の入力端子と基準電位発生手段
とを導通する。又、基準電位発生手段の内部インピーダ
ンスは、第２のＭＯＳトランジスタがオフ状態になった
ときに放電による第２の入力端子の電位の降下をビット
線の電位の降下よりも遅くする働きをする。
を構成したので、第１のＭＯＳトランジスタは、プリチ
ャージ信号に基づいて第１の入力端子をプリチャージす
る。一方、第２のＭＯＳトランジスタは、プリチャージ
信号に基づいて第２の入力端子をプリチャージする。更
に、センスアンプは、第１の入力端子に入力されたビッ
ト線の電位及び第２の入力端子に入力された基準電位間
の電位差を検出し、活性化されたビット線の電位変化に
基づいてメモリセルの保持データを判定する。第３のＭ
ＯＳトランジスタが、第２のＭＯＳトランジスタに対し
て相補的に動作し、第２の入力端子と基準電位発生手段
とを導通する。又、基準電位発生手段の内部インピーダ
ンスは、第２のＭＯＳトランジスタがオフ状態になった
ときに放電による第２の入力端子の電位の降下をビット
線の電位の降下よりも遅くする働きをする。第２の発明
によれば、第１のＭＯＳトランジスタは、第１のＭＯＳ
トランジスタは、プリチャージ信号に基づいて第１の入
力端子をプリチャージする。一方、第２のＭＯＳトラン
ジスタは、プリチャージ信号に基づいて第２の入力端子
をプリチャージする。更に、センスアンプが、第１の入
力端子の電位及び第２の入力端子の電位の電位差を検出
してメモリセルが保持するデータを判定する。第３のＭ
ＯＳトランジスタが、第２のＭＯＳトランジスタに対し
て相補的に動作し、第２の入力端子と基準電位発生手段
とを導通する。又、基準電位発生手段の内部インピーダ
ンスは、第２のＭＯＳトランジスタがオフ状態になった
ときに放電による第２の入力端子の電位の降下をビット
線の電位の降下よりも遅くする働きをする。
【０００９】第３の発明によれば、ＮＭＯＳで構成され
た第１及び第２のＭＯＳトランジスタは、センスアンプ
の第１及び第２の入力端子の充電レベルを電源電位より
もＮＭＯＳの閾値だけ低くする働きがある。第４の発明
によれば、複数のセンスアンプは、第１の入力端子に入
力されたビット線の電位及び第２の入力端子に入力され
た共通の基準電位をそれぞれ入力してそれらの電位差を
検出し、メモリセルアレイ群中の選択されたメモリセル
の保持データを判定する。更に、複数の第１のＮチャネ
ル型ＭＯＳトランジスタは、プリチャージ信号に基づい
て第１の入力端子をプリチャージする。一方、第２のＮ
ＭＯＳは、プリチャージ信号に基づいて複数の第２の入
力端子をプリチャージする。第３のＭＯＳトランジスタ
が、ワード線の電位に基づいて導通状態が制御されて第
２のＮＭＯＳと相補的に動作し、複数の第２の入力端子
と基準電位発生手段とをそれぞれ導通する。又、基準電
位発生手段の内部インピーダンスは、第２のＮＭＯＳが
オフ状態になったときに放電による複数の第２の入力端
子の電位の降下を複数のビット線の電位の降下よりも遅
くする働きをする。従って、前記課題を解決できるので
ある。
た第１及び第２のＭＯＳトランジスタは、センスアンプ
の第１及び第２の入力端子の充電レベルを電源電位より
もＮＭＯＳの閾値だけ低くする働きがある。第４の発明
によれば、複数のセンスアンプは、第１の入力端子に入
力されたビット線の電位及び第２の入力端子に入力され
た共通の基準電位をそれぞれ入力してそれらの電位差を
検出し、メモリセルアレイ群中の選択されたメモリセル
の保持データを判定する。更に、複数の第１のＮチャネ
ル型ＭＯＳトランジスタは、プリチャージ信号に基づい
て第１の入力端子をプリチャージする。一方、第２のＮ
ＭＯＳは、プリチャージ信号に基づいて複数の第２の入
力端子をプリチャージする。第３のＭＯＳトランジスタ
が、ワード線の電位に基づいて導通状態が制御されて第
２のＮＭＯＳと相補的に動作し、複数の第２の入力端子
と基準電位発生手段とをそれぞれ導通する。又、基準電
位発生手段の内部インピーダンスは、第２のＮＭＯＳが
オフ状態になったときに放電による複数の第２の入力端
子の電位の降下を複数のビット線の電位の降下よりも遅
くする働きをする。従って、前記課題を解決できるので
ある。
【００１０】
【実施例】第１の実施例 図１は、本発明の第１の実施例のＲＯＭのメモリセルア
レイ及びセンス回路の一構成例を示す概略の回路図であ
り、従来の図２中の要素と共通の要素には共通の符号が
付されている。メモリセルアレイ１は、従来の図３のも
のと同様である。センス回路１０Ａは、従来と同様に第
１のＭＯＳトランジスタであるＰＭＯＳ１３を備えてい
る。ＰＭＯＳ１３のソースは電源電位ＶＣＣに接続さ
れ、ドレインがビット線１４を介してセンスアンプ１５
Ａの第１の入力端子に接続されている。ＰＭＯＳ１３
は、そのゲートに入力されるプリチャージ信号ＰＣ／に
基づいてセンスアンプ１５Ａの第１の入力端子と電源電
位ＶＣＣとを導通する素子である。又、このセンス回路
１０Ａは、第２のＭＯＳトランジスタであるＰＭＯＳ１
６を備えている。ＰＭＯＳ１６のソースは電源電位ＶＣ
Ｃに接続され、ドレインが基準電位線１７を介してセン
スアンプ１５Ａの第２の入力端子に接続されている。Ｐ
ＭＯＳ１６は、そのゲートに入力されるプリチャージ信
号ＰＣ／に基づいて基準電位線１７と電源電位ＶＣＣと
を導通する素子である。センスアンプ１５Ａは、例えば
差動増幅器等で構成され、ビット線１４と基準電位線１
７間の電位差を検出してメモリセルアレイ１が保持する
データを判定する回路である。更に、このセンス回路１
０Ａは、第３のＭＯＳトランジスタであるＮＭＯＳ１８
を有している。ＮＭＯＳ１８は、ドレインが基準電位線
１７を介してセンスアンプ１５Ａの第２の入力端子に接
続され、ソースが基準電位発生手段である基準電位発生
回路１９の基準電位側に接続されている。ＮＭＯＳ１８
は、そのゲートに入力されるプリチャージ信号ＰＣ／に
基づいてＰＭＯＳ１６に対して相補的に動作し、導通状
態のときセンスアンプ１５Ａの第２の入力端子と基準電
位発生回路１９とを導通する素子である。基準電位発生
回路１９は、基準電位を発生する基準電位発生部１９ａ
と内部インピーダンス１９ｂとで構成されている。内部
インピーダンス１９ｂは、ＰＭＯＳ１６がオフ状態にな
ったときに放電によるセンスアンプ１５Ａの第２の入力
端子の電位の降下をビット線１４の電位の降下よりも遅
くする素子である。
レイ及びセンス回路の一構成例を示す概略の回路図であ
り、従来の図２中の要素と共通の要素には共通の符号が
付されている。メモリセルアレイ１は、従来の図３のも
のと同様である。センス回路１０Ａは、従来と同様に第
１のＭＯＳトランジスタであるＰＭＯＳ１３を備えてい
る。ＰＭＯＳ１３のソースは電源電位ＶＣＣに接続さ
れ、ドレインがビット線１４を介してセンスアンプ１５
Ａの第１の入力端子に接続されている。ＰＭＯＳ１３
は、そのゲートに入力されるプリチャージ信号ＰＣ／に
基づいてセンスアンプ１５Ａの第１の入力端子と電源電
位ＶＣＣとを導通する素子である。又、このセンス回路
１０Ａは、第２のＭＯＳトランジスタであるＰＭＯＳ１
６を備えている。ＰＭＯＳ１６のソースは電源電位ＶＣ
Ｃに接続され、ドレインが基準電位線１７を介してセン
スアンプ１５Ａの第２の入力端子に接続されている。Ｐ
ＭＯＳ１６は、そのゲートに入力されるプリチャージ信
号ＰＣ／に基づいて基準電位線１７と電源電位ＶＣＣと
を導通する素子である。センスアンプ１５Ａは、例えば
差動増幅器等で構成され、ビット線１４と基準電位線１
７間の電位差を検出してメモリセルアレイ１が保持する
データを判定する回路である。更に、このセンス回路１
０Ａは、第３のＭＯＳトランジスタであるＮＭＯＳ１８
を有している。ＮＭＯＳ１８は、ドレインが基準電位線
１７を介してセンスアンプ１５Ａの第２の入力端子に接
続され、ソースが基準電位発生手段である基準電位発生
回路１９の基準電位側に接続されている。ＮＭＯＳ１８
は、そのゲートに入力されるプリチャージ信号ＰＣ／に
基づいてＰＭＯＳ１６に対して相補的に動作し、導通状
態のときセンスアンプ１５Ａの第２の入力端子と基準電
位発生回路１９とを導通する素子である。基準電位発生
回路１９は、基準電位を発生する基準電位発生部１９ａ
と内部インピーダンス１９ｂとで構成されている。内部
インピーダンス１９ｂは、ＰＭＯＳ１６がオフ状態にな
ったときに放電によるセンスアンプ１５Ａの第２の入力
端子の電位の降下をビット線１４の電位の降下よりも遅
くする素子である。
【００１１】図４は、図１の動作を説明するためのタイ
ムチャートであり、横軸に時間、縦軸に電圧がとられて
いる。この図及び図３を参照しつつ、図１のセンス回路
の動作を説明する。ＰＭＯＳ１３はビット線１４を、Ｐ
ＭＯＳ１６は基準電位線１７をプリチャージ信号ＰＣ／
に基づいてそれぞれ電源電位ＶＣＣのレベルに充電す
る。プリチャージ期間終了後、ＰＭＯＳ１３，１６はオ
フ状態になり、図３中のワード線ｗ０〜ｗｉ及びビット
線ｙ０〜ｙｉにより選択されたメモリセル１ａに書き込
まれたＲＯＭのデータに従ってビット線１４は放電或い
は充電を始める。それと同時に、基準電位線１７が、オ
ン状態になったＮＭＯＳ１８を介して放電を始めるが、
放電時間はビット線１４の放電時間よりも長くなるよう
に基準電位発生回路１９の内部インピーダンス１９ｂが
調整されている。従って、センスアンプ１５Ａの第１及
び第２の入力端子に微小な電位差が発生した時点から、
有意のデータが出力信号Ｓ１５として出力される。以上
のように、この第１の実施例では、ビット線電位と基準
電位との比較を行うセンス回路でありながら、簡単な回
路構成及び低消費電力でＲＯＭデータの高速読み出しを
実現できる。
ムチャートであり、横軸に時間、縦軸に電圧がとられて
いる。この図及び図３を参照しつつ、図１のセンス回路
の動作を説明する。ＰＭＯＳ１３はビット線１４を、Ｐ
ＭＯＳ１６は基準電位線１７をプリチャージ信号ＰＣ／
に基づいてそれぞれ電源電位ＶＣＣのレベルに充電す
る。プリチャージ期間終了後、ＰＭＯＳ１３，１６はオ
フ状態になり、図３中のワード線ｗ０〜ｗｉ及びビット
線ｙ０〜ｙｉにより選択されたメモリセル１ａに書き込
まれたＲＯＭのデータに従ってビット線１４は放電或い
は充電を始める。それと同時に、基準電位線１７が、オ
ン状態になったＮＭＯＳ１８を介して放電を始めるが、
放電時間はビット線１４の放電時間よりも長くなるよう
に基準電位発生回路１９の内部インピーダンス１９ｂが
調整されている。従って、センスアンプ１５Ａの第１及
び第２の入力端子に微小な電位差が発生した時点から、
有意のデータが出力信号Ｓ１５として出力される。以上
のように、この第１の実施例では、ビット線電位と基準
電位との比較を行うセンス回路でありながら、簡単な回
路構成及び低消費電力でＲＯＭデータの高速読み出しを
実現できる。
【００１２】第２の実施例 図５は、本発明の第２の実施例のセンス回路の構成例を
示す回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。メモリセルアレイ１のワード線
ｗ０〜ｗｉには、ＡＮＤゲート２１−０〜２１−ｉの出
力側が接続されている。ＡＮＤゲート２１−０〜２１−
ｉの各一方の入力側には図示しないワード線セレクタの
出力側がそれぞれ接続され、各他方の入力側には図示し
ないプリチャージ信号発生回路の出力側が共通に接続さ
れている。センス回路１０Ｂは、第３のＭＯＳトランジ
スタであるＮＭＯＳ２２−０〜２２−ｉを有し、各ゲー
トがワード線ｗ０〜ｗｉにそれぞれ接続されている。他
は、図１と同様の構成である。次に、図５のセンス回路
の動作を説明する。このセンス回路１０Ｂでは、ワード
線ｗ０〜ｗｉの電位でＮＭＯＳ２２−０〜２２−ｉのゲ
ートを制御することによって、ビット線１４と基準電位
線１７との放電開始時間を同一にしている。他は、図１
と同様の動作をする。以上のように、この第２の実施例
では、図示しないワード線セレクタ及びワード線ｗ０〜
ｗｉ自体の配線容量と素子遅延に起因するビット線１４
と基準電位線１７との放電開始時間のずれをなくしてい
る。そのため、基準電位線１７の電位が放電中のビット
線１４の電位に対して一時的に低くなることによる誤っ
たデータの出力を防止できる。
示す回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。メモリセルアレイ１のワード線
ｗ０〜ｗｉには、ＡＮＤゲート２１−０〜２１−ｉの出
力側が接続されている。ＡＮＤゲート２１−０〜２１−
ｉの各一方の入力側には図示しないワード線セレクタの
出力側がそれぞれ接続され、各他方の入力側には図示し
ないプリチャージ信号発生回路の出力側が共通に接続さ
れている。センス回路１０Ｂは、第３のＭＯＳトランジ
スタであるＮＭＯＳ２２−０〜２２−ｉを有し、各ゲー
トがワード線ｗ０〜ｗｉにそれぞれ接続されている。他
は、図１と同様の構成である。次に、図５のセンス回路
の動作を説明する。このセンス回路１０Ｂでは、ワード
線ｗ０〜ｗｉの電位でＮＭＯＳ２２−０〜２２−ｉのゲ
ートを制御することによって、ビット線１４と基準電位
線１７との放電開始時間を同一にしている。他は、図１
と同様の動作をする。以上のように、この第２の実施例
では、図示しないワード線セレクタ及びワード線ｗ０〜
ｗｉ自体の配線容量と素子遅延に起因するビット線１４
と基準電位線１７との放電開始時間のずれをなくしてい
る。そのため、基準電位線１７の電位が放電中のビット
線１４の電位に対して一時的に低くなることによる誤っ
たデータの出力を防止できる。
【００１３】第３の実施例 図６は、本発明の第３の実施例のセンス回路の構成例を
示す回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。センス回路１０Ｃは、第１及び
第２のＭＯＳトランジスタをＮＭＯＳ１３Ａ，１６Ａで
構成し、ＮＭＯＳ１６Ａのゲートからインバータ１６Ｂ
を介してＮＭＯＳ１８のゲートに接続されている。他
は、図１と同様の構成である。図７は、図６中のセンス
アンプ１５Ａの入力部の概略の回路図である。この入力
部は、各ソースが相互に接続されたＮＭＯＳ１５ａ，１
５ｂからなる差動増幅器を備え、各ドレインがＰＭＯＳ
１５ｃ，１５ｄの各ドレインにそれぞれ接続されてい
る。又、ＰＭＯＳ１５ｃのゲートとドレインが接続さ
れ、このＰＭＯＳ１５ｃとＰＭＯＳ１５ｄとでカレント
ミラー回路が構成されている。ＰＭＯＳ１５ｃ，１５ｄ
の各ソースは電源電位ＶＣＣに接続されている。ＮＭＯ
Ｓ１５ａ，１５ｂの各ソースは共にＮＭＯＳ１５ｅのド
レインに接続され、ＮＭＯＳ１５ｅのソースがグランド
に接続されている。ＮＭＯＳ１５ｅのゲートには、図示
しない制御回路が接続され、その制御回路の制御信号co
ntでこの入力部の動作／非動作を制御している。次に、
図６のセンス回路の動作を説明する。図７に示すような
ＭＯＳトランジスタ構成のカレントミラー型単一電源差
動増幅器では、電源電位ＶＣＣからＭＯＳトランジスタ
の閾値電圧ＶＴ分の不感帯が発生する。即ち、充電レベ
ルを電源電位ＶＣＣに設定すると、差動入力電圧がＶＣ
Ｃ−ＶＴのレベルまで降下して初めて有意のデータが出
力される。そのため、ＲＯＭの読み出し速度の高速化の
妨げとなる。これを解消するために、第１及び第２のＭ
ＯＳトランジスタをＮＭＯＳ１３Ａ，１６Ａで構成し、
差動入力電圧がＶＣＣ−ＶＴとなるようにしている。以
上のように、この第３の実施例では、ビット線１４及び
基準電位線１７の充電レベルをＶＣＣ−ＶＴとすること
により、ビット線の電位がＶＣＣからＶＣＣ−ＶＴまで
降下する時間をなくしたので、読み出し時間の高速化が
できる。
示す回路図であり、図１中の要素と共通の要素には共通
の符号が付されている。センス回路１０Ｃは、第１及び
第２のＭＯＳトランジスタをＮＭＯＳ１３Ａ，１６Ａで
構成し、ＮＭＯＳ１６Ａのゲートからインバータ１６Ｂ
を介してＮＭＯＳ１８のゲートに接続されている。他
は、図１と同様の構成である。図７は、図６中のセンス
アンプ１５Ａの入力部の概略の回路図である。この入力
部は、各ソースが相互に接続されたＮＭＯＳ１５ａ，１
５ｂからなる差動増幅器を備え、各ドレインがＰＭＯＳ
１５ｃ，１５ｄの各ドレインにそれぞれ接続されてい
る。又、ＰＭＯＳ１５ｃのゲートとドレインが接続さ
れ、このＰＭＯＳ１５ｃとＰＭＯＳ１５ｄとでカレント
ミラー回路が構成されている。ＰＭＯＳ１５ｃ，１５ｄ
の各ソースは電源電位ＶＣＣに接続されている。ＮＭＯ
Ｓ１５ａ，１５ｂの各ソースは共にＮＭＯＳ１５ｅのド
レインに接続され、ＮＭＯＳ１５ｅのソースがグランド
に接続されている。ＮＭＯＳ１５ｅのゲートには、図示
しない制御回路が接続され、その制御回路の制御信号co
ntでこの入力部の動作／非動作を制御している。次に、
図６のセンス回路の動作を説明する。図７に示すような
ＭＯＳトランジスタ構成のカレントミラー型単一電源差
動増幅器では、電源電位ＶＣＣからＭＯＳトランジスタ
の閾値電圧ＶＴ分の不感帯が発生する。即ち、充電レベ
ルを電源電位ＶＣＣに設定すると、差動入力電圧がＶＣ
Ｃ−ＶＴのレベルまで降下して初めて有意のデータが出
力される。そのため、ＲＯＭの読み出し速度の高速化の
妨げとなる。これを解消するために、第１及び第２のＭ
ＯＳトランジスタをＮＭＯＳ１３Ａ，１６Ａで構成し、
差動入力電圧がＶＣＣ−ＶＴとなるようにしている。以
上のように、この第３の実施例では、ビット線１４及び
基準電位線１７の充電レベルをＶＣＣ−ＶＴとすること
により、ビット線の電位がＶＣＣからＶＣＣ−ＶＴまで
降下する時間をなくしたので、読み出し時間の高速化が
できる。
【００１４】第４の実施例 図８は、本発明の第４の実施例のセンス回路の構成例を
示す回路図であり、図１，５，６中の要素と共通の要素
には共通の符号が付されている。この第４の実施例は、
第２の実施例と第３の実施例とを合成し、複数のセンス
アンプの基準電位を共通にしたものである。即ち、メモ
リセルアレイ群１Ａは、ワード線ｗ０〜ｗｉを共通にし
て連結されている。一方、センス回路１０Ｄは、複数の
第１のＭＯＳトランジスタであるＮＭＯＳ１３Ａ０〜１
３Ａｊを備え、プリチャージ信号ＰＣ／とは逆相のプリ
チャージ信号ＰＣが入力する各ゲートが共通に接続され
ている。各ドレインは電源電位ＶＣＣに接続されてい
る。又、各ソースは、ビット線１４−０〜１４−ｊをそ
れぞれ介して複数のセンスアンプ１５Ａ−０〜１５Ａ−
ｊの各第１の入力端子にそれぞれ接続されている。又、
ＮＭＯＳ１６Ａのソースは、基準電位線１７を介してセ
ンスアンプ１５Ａ−０〜１５Ａ−ｊの各第２の入力端子
に共通に接続されている。他は、図５，６と同様の構成
である。次に、図８のセンス回路の動作を説明する。こ
の図８のセンス回路では、第２の実施例と同様に、ワー
ド線ｗ０〜ｗｉの電位でＮＭＯＳ２２−０〜２２−ｉの
各ゲートをそれぞれ制御することによって、ビット線１
４−０〜１４−ｊと基準電位線１７との放電開始時間を
同一にしている。又、第３の実施例と同様に、複数の第
１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタ
をＮＭＯＳ１３Ａ０〜１３Ａｊ，１６Ａで構成したの
で、ＶＣＣ−ＶＴの充電レベルから読み出しが開始され
る。
示す回路図であり、図１，５，６中の要素と共通の要素
には共通の符号が付されている。この第４の実施例は、
第２の実施例と第３の実施例とを合成し、複数のセンス
アンプの基準電位を共通にしたものである。即ち、メモ
リセルアレイ群１Ａは、ワード線ｗ０〜ｗｉを共通にし
て連結されている。一方、センス回路１０Ｄは、複数の
第１のＭＯＳトランジスタであるＮＭＯＳ１３Ａ０〜１
３Ａｊを備え、プリチャージ信号ＰＣ／とは逆相のプリ
チャージ信号ＰＣが入力する各ゲートが共通に接続され
ている。各ドレインは電源電位ＶＣＣに接続されてい
る。又、各ソースは、ビット線１４−０〜１４−ｊをそ
れぞれ介して複数のセンスアンプ１５Ａ−０〜１５Ａ−
ｊの各第１の入力端子にそれぞれ接続されている。又、
ＮＭＯＳ１６Ａのソースは、基準電位線１７を介してセ
ンスアンプ１５Ａ−０〜１５Ａ−ｊの各第２の入力端子
に共通に接続されている。他は、図５，６と同様の構成
である。次に、図８のセンス回路の動作を説明する。こ
の図８のセンス回路では、第２の実施例と同様に、ワー
ド線ｗ０〜ｗｉの電位でＮＭＯＳ２２−０〜２２−ｉの
各ゲートをそれぞれ制御することによって、ビット線１
４−０〜１４−ｊと基準電位線１７との放電開始時間を
同一にしている。又、第３の実施例と同様に、複数の第
１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタ
をＮＭＯＳ１３Ａ０〜１３Ａｊ，１６Ａで構成したの
で、ＶＣＣ−ＶＴの充電レベルから読み出しが開始され
る。
【００１５】以上のように、この第４の実施例では、第
２の実施例と同様に、図示しないワード線セレクタ及び
ワード線ｗ０〜ｗｉ自体の配線容量と素子遅延に起因す
るビット線１４−０〜１４−ｊと基準電位線１７との放
電開始時間のずれをなくしている。そのため、基準電位
線１７の電位が放電中のビット線１４−０〜１４−ｊの
電位に対して一時的に低くなることによる誤ったデータ
の出力を防止できる。又、第３の実施例と同様に、ビッ
ト線１４−０〜１４−ｊ及び基準電位線１７の充電レベ
ルをＶＣＣ−ＶＴとすることにより、ビット線１４−０
〜１４−ｊの電位がＶＣＣからＶＣＣ−ＶＴまで降下す
る時間をなくしたので、読み出し時間の高速化ができ
る。更に、基準電位発生回路１９は、複数の出力のＲＯ
Ｍであっても１つだけでよいので、ＲＯＭの形成面積を
小さくできる。なお、本発明は上記実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （１）ＰＭＯＳ１３，１６及びＮＭＯＳ１３Ａ，１３Ａ
０〜１３Ａｊ，１６Ａ，１８，２２−０〜２２−ｊは、
バイポーラトランジスタ等の素子で構成してもよい。 （２）図５及び図８の各ＮＭＯＳ２２−０〜２２−ｉ
は、ｉ＋１個の入力端子を有するＯＲゲートと１個のＮ
ＭＯＳに置き換えてもよい。 （３）本発明のセンス回路は、ＲＯＭ以外の、或いは他
のそれらを含んだ記憶装置にも適用できる。
２の実施例と同様に、図示しないワード線セレクタ及び
ワード線ｗ０〜ｗｉ自体の配線容量と素子遅延に起因す
るビット線１４−０〜１４−ｊと基準電位線１７との放
電開始時間のずれをなくしている。そのため、基準電位
線１７の電位が放電中のビット線１４−０〜１４−ｊの
電位に対して一時的に低くなることによる誤ったデータ
の出力を防止できる。又、第３の実施例と同様に、ビッ
ト線１４−０〜１４−ｊ及び基準電位線１７の充電レベ
ルをＶＣＣ−ＶＴとすることにより、ビット線１４−０
〜１４−ｊの電位がＶＣＣからＶＣＣ−ＶＴまで降下す
る時間をなくしたので、読み出し時間の高速化ができ
る。更に、基準電位発生回路１９は、複数の出力のＲＯ
Ｍであっても１つだけでよいので、ＲＯＭの形成面積を
小さくできる。なお、本発明は上記実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （１）ＰＭＯＳ１３，１６及びＮＭＯＳ１３Ａ，１３Ａ
０〜１３Ａｊ，１６Ａ，１８，２２−０〜２２−ｊは、
バイポーラトランジスタ等の素子で構成してもよい。 （２）図５及び図８の各ＮＭＯＳ２２−０〜２２−ｉ
は、ｉ＋１個の入力端子を有するＯＲゲートと１個のＮ
ＭＯＳに置き換えてもよい。 （３）本発明のセンス回路は、ＲＯＭ以外の、或いは他
のそれらを含んだ記憶装置にも適用できる。
【００１６】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、プリチャージ信号に基づいて導通状態が制御
され、導通状態のときセンスアンプの第２の入力端子と
電源電位とを導通する第２のＭＯＳトランジスタ、基準
電位発生手段、及び第２のＭＯＳトランジスタに対して
相補的に動作して導通状態のとき第２の入力端子と基準
電位発生手段とを導通する第３のＭＯＳトランジスタと
を設け、更に、基準電位発生手段は、第２のＭＯＳトラ
ンジスタがオフ状態になったときに放電による第２の入
力端子の電位の降下をビット線の電位の降下よりも遅く
する内部インピーダンスを有しているので、ビット線電
位と基準電位との比較を行うセンス回路でありながら、
簡単な回路構成及び低消費電力でＲＯＭデータの高速読
み出しを実現できる。第２の発明によれば、メモリセル
アレイ中の複数のワード線のうち活性化された１つのワ
ード線の電位に基づき導通状態が制御される第３のＭＯ
Ｓトランジスタを設けたので、ワード線セレクタ及びワ
ード線自体の配線容量と素子遅延に起因するビット線と
基準電位線との放電開始時間のずれをなくしている。そ
のため、基準電位線の電位が放電中のビット線の電位に
対して一時的に低くなることによる誤ったデータの出力
を防止できる。第３の発明によれば、第１及び第２のＭ
ＯＳトランジスタをＮＭＯＳで構成したので、ビット線
及び基準電位線の充電レベルがＶＣＣ−ＶＴとなり、ビ
ット線の電位がＶＣＣからＶＣＣ−ＶＴまで降下する時
間がなくなる。そのため、ＲＯＭデータの読み出し時間
の高速化ができる。第４の発明によれば、複数の出力の
ＲＯＭであっても、第２のＭＯＳトランジスタ及び基準
電位発生手段は１つだけでよいので、ＲＯＭの形成面積
を小さくできる。
によれば、プリチャージ信号に基づいて導通状態が制御
され、導通状態のときセンスアンプの第２の入力端子と
電源電位とを導通する第２のＭＯＳトランジスタ、基準
電位発生手段、及び第２のＭＯＳトランジスタに対して
相補的に動作して導通状態のとき第２の入力端子と基準
電位発生手段とを導通する第３のＭＯＳトランジスタと
を設け、更に、基準電位発生手段は、第２のＭＯＳトラ
ンジスタがオフ状態になったときに放電による第２の入
力端子の電位の降下をビット線の電位の降下よりも遅く
する内部インピーダンスを有しているので、ビット線電
位と基準電位との比較を行うセンス回路でありながら、
簡単な回路構成及び低消費電力でＲＯＭデータの高速読
み出しを実現できる。第２の発明によれば、メモリセル
アレイ中の複数のワード線のうち活性化された１つのワ
ード線の電位に基づき導通状態が制御される第３のＭＯ
Ｓトランジスタを設けたので、ワード線セレクタ及びワ
ード線自体の配線容量と素子遅延に起因するビット線と
基準電位線との放電開始時間のずれをなくしている。そ
のため、基準電位線の電位が放電中のビット線の電位に
対して一時的に低くなることによる誤ったデータの出力
を防止できる。第３の発明によれば、第１及び第２のＭ
ＯＳトランジスタをＮＭＯＳで構成したので、ビット線
及び基準電位線の充電レベルがＶＣＣ−ＶＴとなり、ビ
ット線の電位がＶＣＣからＶＣＣ−ＶＴまで降下する時
間がなくなる。そのため、ＲＯＭデータの読み出し時間
の高速化ができる。第４の発明によれば、複数の出力の
ＲＯＭであっても、第２のＭＯＳトランジスタ及び基準
電位発生手段は１つだけでよいので、ＲＯＭの形成面積
を小さくできる。
【図１】本発明の第１の実施例のセンス回路を示す回路
図である。
図である。
【図２】従来のセンス回路を示す回路図である。
【図３】図２中のメモリセルアレイの回路図である。
【図４】図１のタイムチャートである。
【図５】本発明の第２の実施例のセンス回路を示す回路
図である。
図である。
【図６】本発明の第３の実施例のセンス回路を示す回路
図である。
図である。
【図７】図６中のセンスアンプ１５Ａの回路図である。
【図８】本発明の第４の実施例のセンス回路を示す回路
図である。
図である。
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ セ
ンス回路 １３，１６ Ｐ
ＭＯＳ １３Ａ，１３Ａ０〜１３Ａｊ，１６Ａ，１８，２２−０
〜２２−ｊ ＮＭＯＳ １５Ａ セ
ンスアンプ １９ 基
準電位発生回路 １９ａ 基
準電位発生部 １９ｂ 内
部インピーダンス
ンス回路 １３，１６ Ｐ
ＭＯＳ １３Ａ，１３Ａ０〜１３Ａｊ，１６Ａ，１８，２２−０
〜２２−ｊ ＮＭＯＳ １５Ａ セ
ンスアンプ １９ 基
準電位発生回路 １９ａ 基
準電位発生部 １９ｂ 内
部インピーダンス
Claims (4)
- 【請求項１】 第１及び第２の入力端子を有し、該第１
の入力端子に入力されたビット線の電位及び該第２の入
力端子に入力された基準電位間の電位差を検出するセン
スアンプと、 プリチャージ信号に基づいて導通し、導通状態のとき前
記第１の入力端子を電源電位に接続してプリチャージす
る第１のＭＯＳトランジスタとを備え、 活性化された前記ビット線の電位変化に基づき、複数の
ワード線及びビット線を有したメモリセルアレイ中の選
択されたメモリセルの保持データを判定するリードオン
リメモリのセンス回路において、 前記プリチャージ信号に基づいて導通状態が制御され、
導通状態のとき前記第２の入力端子と前記電源電位とを
導通する第２のＭＯＳトランジスタと、 基準電位を発生する基準電位発生手段と、 前記第２のＭＯＳトランジスタに対して相補的に動作
し、導通状態のとき前記第２の入力端子と前記基準電位
発生手段とを導通する第３のＭＯＳトランジスタとを設
け、 前記基準電位発生手段は、 前記第２のＭＯＳトランジスタがオフ状態になったとき
に放電による前記第２の入力端子の電位の降下を前記ビ
ット線の電位の降下よりも遅くする内部インピーダンス
を有したことを、 特徴とするリードオンリメモリのセンス回路。 - 【請求項２】 第１及び第２の入力端子を有し、該第１
の入力端子に入力されたビット線の電位及び該第２の入
力端子に入力された基準電位間の電位差を検出するセン
スアンプと、 プリチャージ信号に基づいて導通し、導通状態のとき前
記第１の入力端子を電源電位に接続してプリチャージす
る第１のＭＯＳトランジスタとを備え、 活性化された前記ビット線の電位変化に基づき、複数の
ワード線及びビット線を有したメモリセルアレイ中の選
択されたメモリセルの保持データを判定するリードオン
リメモリのセンス回路において、 前記プリチャージ信号に基づいて導通状態が制御され、
導通状態のとき前記第２の入力端子と前記電源電位とを
導通する第２のＭＯＳトランジスタと、 基準電位を発生する基準電位発生手段と、 前記複数のワード線のうち選択的に活性化された１つの
ワード線の電位に基づき導通状態が制御されて前記第２
のＭＯＳトランジスタに対して相補的に動作し、導通状
態のとき前記第２の入力端子と前記基準電位発生手段と
を導通する第３のＭＯＳトランジスタとを設け、 前記基準電位発生手段は、 前記第２のＭＯＳトランジスタがオフ状態になったとき
に放電による前記第２の入力端子の電位の降下を前記ビ
ット線の電位の降下よりも遅くする内部インピーダンス
を有したことを、 特徴とするリードオンリメモリのセンス回路。 - 【請求項３】 前記第１及び第２のＭＯＳトランジスタ
は、Ｎチャネル型ＭＯＳトランジスタで構成したことを
特徴とする請求項１記載のリードオンリメモリのセンス
回路。 - 【請求項４】 第１及び第２の入力端子をそれぞれ有
し、該第１の入力端子に入力されたビット線の電位及び
該第２の入力端子に入力された共通の基準電位をそれぞ
れ入力してそれらの電位差を検出し、複数のワード線及
びビット線を有して該複数のワード線を共通にして連結
されたメモリセルアレイ群中の選択されたメモリセルの
保持データを判定する複数のセンスアンプと、 プリチャージ信号に基づいて導通し、導通状態のとき前
記第１の入力端子を電源電位に接続してプリチャージす
る複数の第１のＮチャネル型ＭＯＳトランジスタと、 前記プリチャージ信号に基づいて導通状態が制御され、
導通状態のとき前記複数の第２の入力端子と前記電源電
位とを導通する第２のＮチャネル型ＭＯＳトランジスタ
と、 基準電位を発生する基準電位発生手段と、 前記複数のワード線のうち選択的に活性化されたワード
線の電位に基づいて導通状態が制御されて前記第２のＮ
チャネル型ＭＯＳトランジスタに対して相補的に動作
し、導通状態のとき前記複数の第２の入力端子と前記基
準電位発生手段とをそれぞれ導通する第３のＭＯＳトラ
ンジスタとを設け、 前記基準電位発生手段は、 前記第２のＮチャネル型ＭＯＳトランジスタがオフ状態
になったときに放電による前記複数の第２の入力端子の
電位の降下を前記複数のビット線の電位の降下よりも遅
くする内部インピーダンスを有したことを、 特徴とするリードオンリメモリのセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118294A JPH07244995A (ja) | 1994-03-01 | 1994-03-01 | リードオンリメモリのセンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118294A JPH07244995A (ja) | 1994-03-01 | 1994-03-01 | リードオンリメモリのセンス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07244995A true JPH07244995A (ja) | 1995-09-19 |
Family
ID=12324309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118294A Withdrawn JPH07244995A (ja) | 1994-03-01 | 1994-03-01 | リードオンリメモリのセンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07244995A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007133927A (ja) * | 2005-11-08 | 2007-05-31 | Toshiba Corp | 半導体記憶装置及びその制御方法 |
| JP2008251124A (ja) * | 2007-03-30 | 2008-10-16 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその動作方法 |
| JP2011175718A (ja) * | 2010-02-25 | 2011-09-08 | Oki Semiconductor Co Ltd | 電流検出回路 |
| CN117849247A (zh) * | 2024-03-05 | 2024-04-09 | 上海瑞浦青创新能源有限公司 | 一种电解液的检测方法 |
-
1994
- 1994-03-01 JP JP3118294A patent/JPH07244995A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007133927A (ja) * | 2005-11-08 | 2007-05-31 | Toshiba Corp | 半導体記憶装置及びその制御方法 |
| JP2008251124A (ja) * | 2007-03-30 | 2008-10-16 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその動作方法 |
| JP2011175718A (ja) * | 2010-02-25 | 2011-09-08 | Oki Semiconductor Co Ltd | 電流検出回路 |
| CN117849247A (zh) * | 2024-03-05 | 2024-04-09 | 上海瑞浦青创新能源有限公司 | 一种电解液的检测方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |