JPH0724821Y2 - 高速マルチプレクス回路 - Google Patents
高速マルチプレクス回路Info
- Publication number
- JPH0724821Y2 JPH0724821Y2 JP78987U JP78987U JPH0724821Y2 JP H0724821 Y2 JPH0724821 Y2 JP H0724821Y2 JP 78987 U JP78987 U JP 78987U JP 78987 U JP78987 U JP 78987U JP H0724821 Y2 JPH0724821 Y2 JP H0724821Y2
- Authority
- JP
- Japan
- Prior art keywords
- line
- signal
- data
- gate
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 この考案は、時間に関して並列に入力されたデータを直
列信号に変換するマルチプレクス回路に関するものであ
り、特に通信装置やその検査用パターン発生装置で使用
するGHz帯の信号に用いて好適な高速マルチプレクス回
路に関するものである。
列信号に変換するマルチプレクス回路に関するものであ
り、特に通信装置やその検査用パターン発生装置で使用
するGHz帯の信号に用いて好適な高速マルチプレクス回
路に関するものである。
〈従来技術〉 時間に関して並列に入力される複数のデータを直列信号
に変換して出力するマルチプレクス回路として第５図に
示す構成の回路が知られている。第５図において、１、
２は分周器であり、分周器１にはクロック信号が入力さ
れ分周される。この分周器１の出力は分周器２に入力さ
れる。３〜６は３入力のANDゲートであり、それぞれマ
ルチプレクスする信号D1〜D4が入力される。ANDゲート
３〜６にはまた分周器１、２の反転出力Ｑ、非反転出力
Ｑが入力される。すなわちANDゲート３には分周器１、
２の反転出力が、ANDゲート４には分周器１の非反転出
力と分周器２の反転出力が、ANDゲート５には分周器１
の反転出力と分周器２の非反転出力が、ANDゲート６に
は分周器１、２の非反転出力が入力される。ANDゲート
３〜６の出力はORゲート７に入力される。この様な構成
において、クロックが入力されると分周器１、２の出力
が順次変化し、ANDゲート３〜６が順番に開いてデータD
1〜D4がこの順でORゲート７に供給される。そのため、O
Rゲート７の出力にはマルチプレクスされた信号が得ら
れる。
に変換して出力するマルチプレクス回路として第５図に
示す構成の回路が知られている。第５図において、１、
２は分周器であり、分周器１にはクロック信号が入力さ
れ分周される。この分周器１の出力は分周器２に入力さ
れる。３〜６は３入力のANDゲートであり、それぞれマ
ルチプレクスする信号D1〜D4が入力される。ANDゲート
３〜６にはまた分周器１、２の反転出力Ｑ、非反転出力
Ｑが入力される。すなわちANDゲート３には分周器１、
２の反転出力が、ANDゲート４には分周器１の非反転出
力と分周器２の反転出力が、ANDゲート５には分周器１
の反転出力と分周器２の非反転出力が、ANDゲート６に
は分周器１、２の非反転出力が入力される。ANDゲート
３〜６の出力はORゲート７に入力される。この様な構成
において、クロックが入力されると分周器１、２の出力
が順次変化し、ANDゲート３〜６が順番に開いてデータD
1〜D4がこの順でORゲート７に供給される。そのため、O
Rゲート７の出力にはマルチプレクスされた信号が得ら
れる。
〈考案が解決すべき問題点〉 しかしながら、この様なマルチプレクス回路を1GHz以上
の高周波信号に用いると、次のような問題点がある。第
６図にこのマルチプレクス回路のタイミングチャートを
示す。第６図において、クロックは分周器１に入力され
るクロック、D1〜D4はANDゲート３〜６に入力されるデ
ータである。この図からわかるように、データD1〜D4は
クロックに同期して直列にORゲート７から出力される。
クロックの周波数を1GHzとするとORゲート７から出力さ
れる１つのデータの持続時間Ａ〜Ｄは1nsであり、デー
タD1〜D4は4nsの周期で更新しなければならない。しか
もデータD1〜D4は1nsずつずらして更新する必要があ
る。従って、データD1〜D4を更新するタイミングをとる
ことが困難である。
の高周波信号に用いると、次のような問題点がある。第
６図にこのマルチプレクス回路のタイミングチャートを
示す。第６図において、クロックは分周器１に入力され
るクロック、D1〜D4はANDゲート３〜６に入力されるデ
ータである。この図からわかるように、データD1〜D4は
クロックに同期して直列にORゲート７から出力される。
クロックの周波数を1GHzとするとORゲート７から出力さ
れる１つのデータの持続時間Ａ〜Ｄは1nsであり、デー
タD1〜D4は4nsの周期で更新しなければならない。しか
もデータD1〜D4は1nsずつずらして更新する必要があ
る。従って、データD1〜D4を更新するタイミングをとる
ことが困難である。
また、1GHz以上で動作するデジタル論理回路のマルチプ
レクサが市販されているが、高価であり、また2GHz程度
が限界であるため、数GHzの高速信号を取扱うことが出
来ないという欠点もある。
レクサが市販されているが、高価であり、また2GHz程度
が限界であるため、数GHzの高速信号を取扱うことが出
来ないという欠点もある。
〈考案の目的〉 この考案の目的は、簡単な構成でかつ高速動作が可能な
高速マルチプレクス回路を提供することにある。
高速マルチプレクス回路を提供することにある。
〈問題点を解決するための手段〉 前記問題を解決するために本考案はマイクロストリップ
ラインを用いたものであり、基板上に形成された第１の
マイクロストリップラインと、この第１のマイクロスト
リップラインに近接しかつ所定の間隔で配置された複数
の第２のマイクロストリップラインと、マルチプレクス
する信号が入力され、そのデータをゲート信号に同期し
て前記第２のマイクロストリップラインにそれぞれ出力
する複数のゲート手段と、これら第１および第２のマイ
クロストリップラインに接続された終端抵抗とを有し、
前記複数のゲート手段により前記第２のマイクロストリ
ップラインにそれぞれマルチプレクスする信号を与え、
前記第１のマイクロストリップラインの一端からマルチ
プレクスされた信号を取出すようにしたものである。
ラインを用いたものであり、基板上に形成された第１の
マイクロストリップラインと、この第１のマイクロスト
リップラインに近接しかつ所定の間隔で配置された複数
の第２のマイクロストリップラインと、マルチプレクス
する信号が入力され、そのデータをゲート信号に同期し
て前記第２のマイクロストリップラインにそれぞれ出力
する複数のゲート手段と、これら第１および第２のマイ
クロストリップラインに接続された終端抵抗とを有し、
前記複数のゲート手段により前記第２のマイクロストリ
ップラインにそれぞれマルチプレクスする信号を与え、
前記第１のマイクロストリップラインの一端からマルチ
プレクスされた信号を取出すようにしたものである。
〈実施例〉 第１図に本考案に係る高速マルチプレクス回路の一実施
例を示す。第１図において、10は基板上に形成された第
１のマイクロストリップライン、11は同じく基板上に形
成された複数の第２のマイクロストリップラインであ
る。なお、以下の説明において、第１のマイクロストリ
ップライン，第２のマイクロストリップラインをそれぞ
れ第１の線路，第２の線路という。第２の線路11は第１
の線路10に近接して、かつその一部が第１の線路10に沿
うように作られている。12はゲート手段であり、それぞ
れマルチプレクスするデータD1〜D4が入力される。ま
た、ゲート手段12にはゲート信号が入力される。ゲート
手段12は第２の線路11の数と同じ数だけあり、その出力
はそれぞれ第２の線路11に接続されている。13はこれら
第１および第２線路10、11に接続されている終端抵抗、
14は出力端子である。終端抵抗13の抵抗値は、それが接
続されている線路の特性インピーダンスと等しくし、線
路の端で信号が反射しないようにしている。また、出力
端子14は第１の線路10上でかつ第２の線路11が近接して
いる部分と反対側に設けられている。
例を示す。第１図において、10は基板上に形成された第
１のマイクロストリップライン、11は同じく基板上に形
成された複数の第２のマイクロストリップラインであ
る。なお、以下の説明において、第１のマイクロストリ
ップライン，第２のマイクロストリップラインをそれぞ
れ第１の線路，第２の線路という。第２の線路11は第１
の線路10に近接して、かつその一部が第１の線路10に沿
うように作られている。12はゲート手段であり、それぞ
れマルチプレクスするデータD1〜D4が入力される。ま
た、ゲート手段12にはゲート信号が入力される。ゲート
手段12は第２の線路11の数と同じ数だけあり、その出力
はそれぞれ第２の線路11に接続されている。13はこれら
第１および第２線路10、11に接続されている終端抵抗、
14は出力端子である。終端抵抗13の抵抗値は、それが接
続されている線路の特性インピーダンスと等しくし、線
路の端で信号が反射しないようにしている。また、出力
端子14は第１の線路10上でかつ第２の線路11が近接して
いる部分と反対側に設けられている。
第２図に第１の線路10、第２の線路11および終端抵抗13
の具体的な配置を示す。第２図において、15はガラスエ
ポキシ板等の誘電体板、16はこの誘電体板15の一方の面
に形成されたグランドプレーンである。第１の線路10お
よび第２の線路11はこの誘電体板15のグランドプレーン
16とは反対の面に形成されている。終端抵抗13は第１の
線路10、第２の線路11の一端に接続され、その他端はス
ルーホール17を介してグランドプレーン16に接続されて
いる。第２の線路11はＬ字形をしており、一定の間隔を
おいてまたその一部を第１の線路10に近接して並べられ
ている。出力端子14は第１の線路10の右端、図の矢印の
方向に形成されている。
の具体的な配置を示す。第２図において、15はガラスエ
ポキシ板等の誘電体板、16はこの誘電体板15の一方の面
に形成されたグランドプレーンである。第１の線路10お
よび第２の線路11はこの誘電体板15のグランドプレーン
16とは反対の面に形成されている。終端抵抗13は第１の
線路10、第２の線路11の一端に接続され、その他端はス
ルーホール17を介してグランドプレーン16に接続されて
いる。第２の線路11はＬ字形をしており、一定の間隔を
おいてまたその一部を第１の線路10に近接して並べられ
ている。出力端子14は第１の線路10の右端、図の矢印の
方向に形成されている。
次にこの実施例の動作を第３図タイムチャートに基づい
て説明する。第３図において、（Ａ）はゲート手段12に
入力されるデータD1〜D4、（Ｂ）はゲート信号である。
ゲート信号（Ｂ）はそのデューティ比が50％であり、ゲ
ート手段12はこのゲート信号が高レベルの間だけデータ
D1〜D4を第２の線路11に出力する。またゲート手段12は
信号D1〜D4の立上がりを急峻にする働きもしている。
（Ｃ）はその出力されたデータa,b,c,dを表す。第１の
線路と第２の線路はその一部が近接しているので、この
場所でクロストークが発生し、（Ｄ）に示すように第２
の線路に出力されたデータが変化する時点で第１の線路
10に信号が誘起する。この誘起した信号は第２の線路の
信号の立上がりで正の側に発生し、立ち下がりで負の側
に発生する。この誘起した信号は第１の線路をその終端
抵抗13が接続されている方向と逆の方向に伝搬する。第
２の線路は第１の線路に沿って所定の間隔で並んでお
り、出力端子14からの距離が異なるためその伝搬時間が
異なり、出力端子14では（Ｅ）に示すようにデータD1〜
D4の信号ａ〜ｄが時系列的に並ぶ。すなわち、データD1
〜D4はマルチプレクスされる。第１、第２の線路10、11
の寸法およびそれらの間隔は信号の周期、その立上が
り、誘電体板15の材質などによって異なり、最適値を選
ぶ必要がある。例えば第２図に示すように、誘電体板15
がガラスエポキシの場合、その厚さＨ＝1.5mm、第１、
第２の線路10、11の幅Ｗ＝0.4mm、第１の線路と第２の
線路の近接している部分の距離Ｓ＝0.3mmとすると、ク
ロストーク係数0.5が得られ、ゲート手段12の出力の50
％の出力が第１の線路10に誘起する。また、ゲート手段
12の出力信号の立上がり、立ち下がり時間を150ps、デ
ータレートを5GHzとすると、第２の線路11の設置間隔お
よび第１の線路10と第２の線路11の近接部の長さＬは、
信号の立ちあがりからＬ＞13mm、距離Ｌを信号が伝搬す
る時間からＬ＝17mmとなり、Ｌ＝17mmとすると良好な結
果が得られる。
て説明する。第３図において、（Ａ）はゲート手段12に
入力されるデータD1〜D4、（Ｂ）はゲート信号である。
ゲート信号（Ｂ）はそのデューティ比が50％であり、ゲ
ート手段12はこのゲート信号が高レベルの間だけデータ
D1〜D4を第２の線路11に出力する。またゲート手段12は
信号D1〜D4の立上がりを急峻にする働きもしている。
（Ｃ）はその出力されたデータa,b,c,dを表す。第１の
線路と第２の線路はその一部が近接しているので、この
場所でクロストークが発生し、（Ｄ）に示すように第２
の線路に出力されたデータが変化する時点で第１の線路
10に信号が誘起する。この誘起した信号は第２の線路の
信号の立上がりで正の側に発生し、立ち下がりで負の側
に発生する。この誘起した信号は第１の線路をその終端
抵抗13が接続されている方向と逆の方向に伝搬する。第
２の線路は第１の線路に沿って所定の間隔で並んでお
り、出力端子14からの距離が異なるためその伝搬時間が
異なり、出力端子14では（Ｅ）に示すようにデータD1〜
D4の信号ａ〜ｄが時系列的に並ぶ。すなわち、データD1
〜D4はマルチプレクスされる。第１、第２の線路10、11
の寸法およびそれらの間隔は信号の周期、その立上が
り、誘電体板15の材質などによって異なり、最適値を選
ぶ必要がある。例えば第２図に示すように、誘電体板15
がガラスエポキシの場合、その厚さＨ＝1.5mm、第１、
第２の線路10、11の幅Ｗ＝0.4mm、第１の線路と第２の
線路の近接している部分の距離Ｓ＝0.3mmとすると、ク
ロストーク係数0.5が得られ、ゲート手段12の出力の50
％の出力が第１の線路10に誘起する。また、ゲート手段
12の出力信号の立上がり、立ち下がり時間を150ps、デ
ータレートを5GHzとすると、第２の線路11の設置間隔お
よび第１の線路10と第２の線路11の近接部の長さＬは、
信号の立ちあがりからＬ＞13mm、距離Ｌを信号が伝搬す
る時間からＬ＝17mmとなり、Ｌ＝17mmとすると良好な結
果が得られる。
第４図にこの高速マルチプレクス回路の応用例を示す。
この図において、18はデータ発生手段であり、マルチプ
レクスする並列データを発生する。19はこの並列データ
を伝送する伝送路である。データ発生手段18はまたゲー
ト信号をも発生し、伝送路20を介して送信される。21は
本考案の高速マルチプレクス回路であり、データ発生手
段18で発生された並列データおよびゲート信号が入力さ
れる。高速マルチプレクス回路21は入力されたデータを
直列信号に変換して出力端子22に出力する。
この図において、18はデータ発生手段であり、マルチプ
レクスする並列データを発生する。19はこの並列データ
を伝送する伝送路である。データ発生手段18はまたゲー
ト信号をも発生し、伝送路20を介して送信される。21は
本考案の高速マルチプレクス回路であり、データ発生手
段18で発生された並列データおよびゲート信号が入力さ
れる。高速マルチプレクス回路21は入力されたデータを
直列信号に変換して出力端子22に出力する。
なお、この実施例では入力データが４つの場合について
説明したが、その他の数でもよい。この場合第１、第２
の線路の寸法およびその相対位置を調整すればよい。
説明したが、その他の数でもよい。この場合第１、第２
の線路の寸法およびその相対位置を調整すればよい。
〈考案の効果〉 以上、実施例に基づいて具体的に説明したように、この
考案では第１の線路と第２の線路を近接して形成し、第
２の線路にマルチプレクスするデータを入力して、第１
の線路と第２の線路のクロストークを利用して第１の線
路にデータを誘起させ、この第１の線路を伝搬する時間
の違いを利用してマルチプレクスするようにした。その
ため、従来のように多くの論理素子を必要としないの
で、構成が簡単になり、かつ安価に製造出来る。
考案では第１の線路と第２の線路を近接して形成し、第
２の線路にマルチプレクスするデータを入力して、第１
の線路と第２の線路のクロストークを利用して第１の線
路にデータを誘起させ、この第１の線路を伝搬する時間
の違いを利用してマルチプレクスするようにした。その
ため、従来のように多くの論理素子を必要としないの
で、構成が簡単になり、かつ安価に製造出来る。
また、クロストロークを利用してマルチプレクスするた
めに、線路間のクリアランスを保ち、かつ第２の線路に
供給する信号の立ちあがり、立ち下がりを小さくするこ
とによって容易に動作速度を上げることが出来、理論上
の動作周波数の限界がない。
めに、線路間のクリアランスを保ち、かつ第２の線路に
供給する信号の立ちあがり、立ち下がりを小さくするこ
とによって容易に動作速度を上げることが出来、理論上
の動作周波数の限界がない。
また、データ入力レートと同じ周波数のゲート信号があ
ればよく、従来例のように出力データレートと同じ速い
クロックを必要としない。さらに、第２の線路に供給す
る信号はゲート信号の半サイクルの間保持すればよく、
信号を供給するタイミングの余裕度が大きい。
ればよく、従来例のように出力データレートと同じ速い
クロックを必要としない。さらに、第２の線路に供給す
る信号はゲート信号の半サイクルの間保持すればよく、
信号を供給するタイミングの余裕度が大きい。
さらに、第２の線路の数を増すだけで入力の数を増加出
来るので、マルチプレクスの数は任意に選ぶことが出来
る。
来るので、マルチプレクスの数は任意に選ぶことが出来
る。
第１図は本考案に係る高速マルチプレクス回路の一実施
例を示す構成図、第２図は第１、第２の線路の配置を示
す構成図、第３図はタイミングを示すタイムチャート、
第４図は応用例のブロック図、第５図は従来のマルチプ
レクス回路の構成図、第６図はそのタイムチャートであ
る。 10……第１の線路、11……第２の線路、12……ゲート手
段、13……終端抵抗、14,22……出力端子、15……誘電
体板、16……グランドプレーン、17……スルーホール、
18……データ発生手段、21……高速マルチプレクス回
路。
例を示す構成図、第２図は第１、第２の線路の配置を示
す構成図、第３図はタイミングを示すタイムチャート、
第４図は応用例のブロック図、第５図は従来のマルチプ
レクス回路の構成図、第６図はそのタイムチャートであ
る。 10……第１の線路、11……第２の線路、12……ゲート手
段、13……終端抵抗、14,22……出力端子、15……誘電
体板、16……グランドプレーン、17……スルーホール、
18……データ発生手段、21……高速マルチプレクス回
路。
Claims (1)
- 【請求項１】基板上に形成された第１のマイクロストリ
ップラインと、この第１のマイクロストリップラインに
近接しかつ所定の間隔で配置された複数の第２のマイク
ロストリップラインと、マルチプレクスする信号が入力
され、そのデータをゲート信号に同期して前記第２のマ
イクロストリップラインにそれぞれ出力する複数のゲー
ト手段と、これら第１および第２のマイクロストリップ
ラインに接続された終端抵抗とを有し、前記複数のゲー
ト手段により前記第２のマイクロストリップラインにそ
れぞれマルチプレクスする信号を与え、前記第１のマイ
クロストリップラインの一端からマルチプレクスされた
信号を取り出すことを特徴とする高速マルチプレクス回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP78987U JPH0724821Y2 (ja) | 1987-01-07 | 1987-01-07 | 高速マルチプレクス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP78987U JPH0724821Y2 (ja) | 1987-01-07 | 1987-01-07 | 高速マルチプレクス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111032U JPS63111032U (ja) | 1988-07-16 |
| JPH0724821Y2 true JPH0724821Y2 (ja) | 1995-06-05 |
Family
ID=30778087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP78987U Expired - Lifetime JPH0724821Y2 (ja) | 1987-01-07 | 1987-01-07 | 高速マルチプレクス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724821Y2 (ja) |
-
1987
- 1987-01-07 JP JP78987U patent/JPH0724821Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63111032U (ja) | 1988-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0759664A3 (en) | Multiplexer and demultiplexer | |
| AU6365500A (en) | Method and apparatus for adjusting control signal timing in a memory device | |
| EP0404127B1 (en) | Signal generator | |
| EP0182602A3 (en) | Digital filter | |
| US4337433A (en) | Clock signal distributing circuit adjusting device and method | |
| KR880009382A (ko) | 반도체 집적회로장치 | |
| EP0235303A4 (en) | System for adjusting clock phase. | |
| JPH0724821Y2 (ja) | 高速マルチプレクス回路 | |
| EP0111262A3 (en) | Output multiplexer having one gate delay | |
| US6456137B1 (en) | Semiconductor circuit, delay adjustment method therefor and layout method therefor | |
| ATE283596T1 (de) | Leitungstreiber mit linearen übergängen | |
| JP2930174B2 (ja) | 半導体集積回路装置 | |
| US4918331A (en) | Logic circuits with data resynchronization | |
| KR19990057223A (ko) | 입력 버퍼들을 구비한 반도체 장치 | |
| GB1236535A (en) | Gate circuit for electronic musical instruments | |
| KR100249019B1 (ko) | 주파수 분주회로 | |
| EP1096680A3 (en) | A pulse width modulation circuit | |
| SU1238256A2 (ru) | Устройство дл формировани биимпульсного сигнала | |
| JPS63136713A (ja) | 遅延回路 | |
| JPS6491182A (en) | Transfer circuit | |
| KR0184153B1 (ko) | 주파수 분주 회로 | |
| SU1226451A1 (ru) | Генератор последовательности случайных чисел | |
| JPH0691432B2 (ja) | フリツプフロツプ回路 | |
| KR960003372Y1 (ko) | 디지탈 신호지연장치 | |
| JPH0332137A (ja) | 信号伝送装置 |