JPH07248505A

JPH07248505A - 液晶表示装置

Info

Publication number: JPH07248505A
Application number: JP4210994A
Authority: JP
Inventors: Kuniyuki Matsunaga; 邦之松永; Junichi Owada; 淳一大和田; Hikari Ito; 光伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-03-14
Filing date: 1994-03-14
Publication date: 1995-09-26

Abstract

(57)【要約】【構成】隣接する外部接続端子（ＧＴＭ、ＤＴＭ）間に
ｉ型半導体膜（ＡＳ）が飛び石状に設けられ、ｉ型半導
体層（ＡＳ）と外部接続端子（ＧＴＭ、ＤＴＭ）とは導
電膜（ＳＤまたはｄ１）により接続され、外部接続端子
（ＧＴＭ、ＤＴＭ）間を短絡した構成。【効果】液晶表示パネルの製造工程中および基板切断工
程後の信号線への静電気の侵入による問題を回避するこ
とができ、かつ、製造工程中に各種電気的特性検査を行
なうことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示パネルの静電
破壊防止技術に係り、特に、薄膜トランジスタ等のスイ
ッチング素子と透明画素電極とを１画素の構成要素とす
るアクティブ・マトリクス方式の液晶表示装置に適用す
るのに好適な技術に関する。

【０００２】

【従来の技術】例えば、アクティブ・マトリクス方式の
液晶表示装置は、マトリクス状に配列された複数の画素
電極のそれぞれに対応して非線形素子（スイッチング素
子）を設けたものである。各画素における液晶は理論的
には常時駆動（デューティ比 1.0）されているので、時
分割駆動方式を採用している、いわゆる単純マトリクス
方式と比べてアクティブ方式はコントラストが良く、特
にカラー液晶表示装置では欠かせない技術となりつつあ
る。スイッチング素子として代表的なものとしては薄膜
トランジスタ（ＴＦＴ）がある。

【０００３】液晶表示パネルを構成する上下２枚の透明
ガラス基板のうち、下部透明ガラス基板面上には、左右
方向に延在し、上下方向に複数本配置された走査信号線
と、上下方向に延在し、左右方向に複数本配置された映
像信号線とが形成され、隣接する２本の走査信号線と、
隣接する２本の映像信号線との交差領域内（交差とは、
接触して交差するのではなく、基板面と垂直方向に見た
場合に交差する意。両信号線の間には絶縁膜が形成され
ている）に透明画素電極と薄膜トランジスタがそれぞれ
形成されている。透明画素電極と薄膜トランジスタの１
組により１画素が構成される。もう一方の上部透明ガラ
ス基板面上には、下部透明ガラス基板の画素ごとに形成
された透明画素電極に対向して共通透明画素電極が形成
され、この共通透明画素電極は、両基板を貼り合わせる
と共に両基板間に液晶を封止するためのシール材の内側
の基板のほぼ全面に形成されている。なお、各走査信号
線の端部には走査信号が印加される外部接続端子が、各
映像信号線の端部には映像信号が印加される外部接続端
子がそれぞれ形成されている。各外部接続端子は、シー
ル材の外側の下部透明ガラス基板の面上に配列形成され
ている。

【０００４】

【発明が解決しようとする課題】液晶表示パネルの製造
工程中、走査信号線と映像信号線は電気的に浮遊状態な
ので、走査信号線と映像信号線に静電気が侵入したり、
放電が起きたりすると、薄膜トランジスタのしきい値電
圧がシフトし、表示不良が発生したり、ゲート絶縁膜が
破壊されて走査信号線と映像信号線とが短絡したりする
問題があった。これを防止するために、例えば、特開昭
６１−５９４７５号公報に記載されているように、母材
である大きなガラス基板から下部透明ガラス基板を切断
する前に、各走査信号線の外部接続端子と各映像信号線
の外部接続端子を短絡する静電破壊防止用の配線を、こ
れらの外部接続端子のさらに外周囲に設けている。これ
により、各信号配線間（走査信号線と映像信号線との間
等）の電位が等しくなるので、液晶表示パネルの製造工
程中に誘発される静電気の侵入および放電を防止し、薄
膜トランジスタのしきい値電圧の変動や静電気破壊、あ
るいは配線の短絡を防止することができる。なお、静電
気が発生する場合としては、プラズマＣＶＤ法による絶
縁膜の堆積工程、パッシベーション膜堆積後の基板の治
具からの取り外し時、配向膜の配向処理のラビング工
程、液晶表示パネルの搬送時等がある。

【０００５】しかし、この従来技術では、配線形成工程
において、各外部接続端子間がすべて短絡されているの
で、走査信号線間、映像信号線間、あるいは走査信号線
と映像信号線間の短絡状態、薄膜トランジスタの特性等
の電気的特性検査を行なうことができない問題があっ
た。

【０００６】この問題を解決するために、特開平３−２
４９６２４号公報に記載された技術が提案されている。
ここには、各走査信号線を短絡した第１の短絡配線と、
各映像信号線を短絡した第２の短絡配線とを微小な間隙
を隔てて接近させて形成し、かつ、この間隙部に第１の
短絡配線と第２の短絡配線とを接続する半導体層を設
け、その後、半導体層を除去する液晶表示装置の製造方
法が記載されている。これにより、短絡配線どうし（第
１および第２の短絡配線）を接続する半導体層は、光が
照射されると、光伝導（フォトコン）作用により抵抗値
が低減し、短絡配線どうしを短絡することができる。す
なわち、静電気が発生しやすい工程においては、半導体
層に常時光を照射し、静電気の侵入を防止する。また、
半導体層を除去した後は、短絡配線間に間隙部が形成さ
れるので、静電気が発生した場合は、間隙部で放電が起
こり、静電気の侵入による問題を回避できる。

【０００７】しかし、液晶表示パネルの配線形成工程の
終了後、基板の母材からの切断により、該基板と静電破
壊防止用の短絡配線とは分離される。ところで、基板切
断工程後も静電気の侵入が起こり、上記の問題が生じる
が、この従来技術では、静電破壊防止用の短絡配線が基
板の切断線の外側に形成されており、基板切断工程後は
短絡配線が液晶表示パネルから切り離されてしまい、外
部接続端子がオープンとなるので、静電気の侵入による
問題を回避することができなかった。

【０００８】本発明の目的は、液晶表示パネルの製造工
程中の静電気の侵入による問題を回避すると共に、基板
切断工程後も静電気の侵入による問題を回避することが
できる液晶表示装置を提供することにある。

【０００９】また、本発明の他の目的は、製造工程中に
電気的特性検査を行なうことができる液晶表示装置を提
供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、それぞれ透明画素電極と配向膜とを設け
た面が対向するように第１および第２の絶縁基板を所定
の間隙を隔てて重ね合わせ、前記両基板間の縁部に枠状
に設けたシール材により、前記両基板を貼り合わせると
共に前記両基板間の前記シール材の内側に液晶を封止し
て成り、前記第１の基板の前記対向面に複数本配列され
た走査信号線および映像信号線の各外部接続端子を前記
シール材の外側に設けた液晶表示パネルを有する液晶表
示装置において、前記走査信号線の前記端子どうし、前
記映像信号線の前記端子どうしが高抵抗の半導体層で接
続されている液晶表示装置を提供する。

【００１１】なお、前記端子どうしを接続する前記半導
体層は、前記第１の基板の切断線の内側に形成されてお
り、切断線により切断した後も、液晶表示モジュール組
立後も、前記半導体層は第１の絶縁基板上に存在する。
前記半導体層は、隣接する前記端子が接続されるように
飛び石状（島状）にそれぞれ独立して前記端子の伸張方
向と直角に横切る方向に設けられ、前記端子を並列に接
続する。

【００１２】また、前記半導体層は、例えば非晶質シリ
コンであり、前記第１の基板に設けたスイッチング素子
としての薄膜トランジスタのチャネル形成用の半導体層
と同一形成工程において、同一材料で形成する。

【００１３】なお、前記端子と前記半導体層とは導電膜
を介して電気的に接続されている。この導電膜は、前記
薄膜トランジスタのソース・ドレイン電極と同一形成工
程において、同一材料で形成する。あるいは、前記透明
画素電極と同一形成工程において、同一材料で形成す
る。

【００１４】また、前記端子どうしを接続する前記半導
体層の下に、前記半導体層とほぼ同一のパターンで、前
記薄膜トランジスタのゲート絶縁膜と同一形成工程にお
いて、同一材料で形成された絶縁膜が形成されている。

【００１５】さらに、液晶表示モジュール組立後は、信
号線どうしの短絡を解くため、何らかの形で前記端子ど
うしを接続する前記半導体層の遮光を行なう。例えば、
シールドケース、テープキャリアパッケージ、あるいは
前記第１の基板の前記半導体層を設けた部分の反対側の
面を被覆した遮光膜で遮光する。

【００１６】

【作用】本発明の液晶表示装置では、走査信号線および
映像信号線の外部接続端子が、各端子ブロック毎に高抵
抗の例えば非晶質シリコン等の半導体層により短絡され
ている。端子どうしを接続する半導体層は、光導電性が
あり、光が照射されると、光伝導（フォトコン）作用に
より抵抗値が低減し、端子どうしを短絡することができ
る。すなわち、静電気が発生しやすい工程においては、
半導体層に常時光を照射することにより、走査信号線、
映像信号線間の電位が等しくなるので、液晶表示パネル
の製造工程中に誘発される静電気の侵入および放電を防
止し、薄膜トランジスタのしきい値電圧の変動や静電気
破壊、あるいは配線の短絡を防止することができる。

【００１７】また、各端子ブロック毎に端子どうしが半
導体層により短絡されているので、走査信号線間、映像
信号線間、あるいは走査信号線と映像信号線間の短絡状
態、薄膜トランジスタの特性等の電気的特性検査を行な
うことができる。

【００１８】なお、前述の従来技術（特開平３−２４９
６２４号）では、静電破壊防止用の短絡配線が基板の切
断線の外側に形成され、基板切断工程後は短絡配線が液
晶表示パネルから切り離されてしまい、端子がオープン
となるので、静電気の侵入による問題を回避することが
できなかったが、本発明では、端子短絡用の半導体層
は、第１の絶縁基板の切断線の内側に形成されているの
で、液晶表示パネルの配線形成工程の終了後、第１の絶
縁基板を母材から切断線に沿って切断しても、端子どう
しを接続する半導体層は液晶表示パネルの第１の絶縁基
板上に存在するので、基板切断工程後も発生する静電気
の侵入による問題を基板切断前と同様に回避することが
できる。

【００１９】また、半導体層は全面に被せるのではな
く、隣接する端子が並列に接続されるように、飛び石状
（島状）にそれぞれ独立して、端子の伸張方向と直角に
横切る方向に設けるので、前工程におけるゲート・ドレ
イン共通線と端子との断線を防止することができる。

【００２０】なお、端子短絡用の半導体層は、第１の絶
縁基板に設けた薄膜トランジスタのチャネル形成用の半
導体層と同一形成工程において、同一材料（同層）で同
時に形成するので、製造工程数が増加しない。

【００２１】また、液晶表示モジュールの組立後は、半
導体層をシールドケース、テープキャリアパッケージ、
あるいは半導体層を形成した部分の反対側の第１の絶縁
基板の面上に被覆した遮光膜により遮光することによ
り、遮光された半導体層は高抵抗なので、端子どうしは
短絡されない。

【００２２】

【実施例】本発明、本発明の更に他の目的及び本発明の
更に他の特徴は図面を参照した以下の説明から明らかと
なるであろう。

【００２３】《アクティブ・マトリクス液晶表示装置》
以下、アクティブ・マトリクス方式のカラー液晶表示装
置にこの発明を適用した実施例を説明する。なお、以下
説明する図面で、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００２４】《液晶表示モジュールの全体構成》図２
は、液晶表示モジュールＭＤＬの各構成部品を示す分解
斜視図である。

【００２５】ＳＨＤは金属板から成る枠状のシールドケ
ース（メタルフレーム）、ＬＣＷはその表示窓、ＰＮＬ
は液晶表示パネル、ＳＰＢは光拡散板、ＭＦＲは中間フ
レーム、ＢＬはバックライトの光源である冷陰極蛍光
灯、ＢＬＳはバックライト支持体、ＬＣＡは下側ケース
であり、図に示すような上下の配置関係で各部材が積み
重ねられてモジュールＭＤＬが組み立てられる。

【００２６】モジュールＭＤＬは、シールドケースＳＨ
Ｄに設けられた爪ＣＬとフックＦＫによって全体が固定
されるようになっている。

【００２７】中間フレームＭＦＲは表示窓ＬＣＷに対応
する開口が設けられるように枠状に形成され、その枠部
分には拡散板ＳＰＢ、バックライト支持体ＢＬＳ並びに
各種回路部品の形状や厚みに応じた凹凸や、放熱用の開
口が設けられている。

【００２８】下側ケースＬＣＡはバックライト光の反射
体も兼ねており、効率のよい反射ができるよう、蛍光管
ＢＬに対応して反射山ＲＭが形成されている。

【００２９】《マトリクス周辺の概要》図３は上下のガ
ラス基板ＳＵＢ１、ＳＵＢ２を含む表示パネルＰＮＬの
マトリクス（ＡＲ）周辺の要部平面を、図４はその周辺
部をさらに誇張した平面を、図５は図３のパネル左上角
部に対応するシール部ＳＬ付近の拡大平面を示す図であ
る。また、図１０は画素部の断面を中央にして、左側に
図９の１０ａ−１０ａ切断線における断面を、右側に映
像信号駆動回路が接続されるべき外部接続端子ＤＴＭ付
近の断面を示す図である。

【００３０】このパネルの製造では、小さいサイズであ
ればスループット向上のため１枚のガラス基板で複数個
分のデバイスを同時に加工してから分割し、大きいサイ
ズであれば製造設備の共用のためどの品種でも標準化さ
れた大きさのガラス基板を加工してから各品種に合った
サイズに小さくし、いずれの場合も一通りの工程を経て
からガラスを切断する。図３〜図５は後者の例を示すも
ので、図３、図４の両図とも上下基板ＳＵＢ１、ＳＵＢ
２の切断後を、図５は切断前を表しており、ＬＮは両基
板の切断前の縁を、ＣＴ１とＣＴ２はそれぞれ基板ＳＵ
Ｂ１、ＳＵＢ２の切断すべき位置を示す。いずれの場合
も、完成状態では外部接続端子群Ｔｇ、Ｔｄ（添字略）
が存在する（図で上下辺と左辺の）部分はそれらを露出
するように上側基板ＳＵＢ２の大きさが下側基板ＳＵＢ
１よりも内側に制限されている。端子群Ｔｇ、Ｔｄはそ
れぞれ後述する走査回路接続用端子ＧＴＭ、映像信号回
路接続用端子ＤＴＭとそれらの引出配線部を集積回路チ
ップＣＨＩが搭載されたテープキャリアパッケージＴＣ
Ｐ（図７、図８）の単位に複数本まとめて名付けたもの
である。各群のマトリクス部から外部接続端子部に至る
までの引出配線は、両端に近づくにつれ傾斜している。
これは、パッケージＴＣＰの配列ピッチ及び各パッケー
ジＴＣＰにおける接続端子ピッチに表示パネルＰＮＬの
端子ＤＴＭ、ＧＴＭを合わせるためである。

【００３１】透明ガラス基板ＳＵＢ１、ＳＵＢ２の間に
はその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣ
を封止するようにシールパターンＳＬが形成される。シ
ール材は例えばエポキシ樹脂から成る。上部透明ガラス
基板ＳＵＢ２側の共通透明画素電極ＩＴＯ２は、少なく
とも一箇所において、本実施例ではパネルの４角で銀ペ
ースト材ＡＧＰによって下部透明ガラス基板ＳＵＢ１側
に形成されたその引出配線ＩＮＴに接続されている。こ
の引出配線ＩＮＴは後述するゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭと同一製造工程で形成される。

【００３２】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層
は、シールパターンＳＬの内側に形成される。偏光板Ｐ
ＯＬ１、ＰＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ
１、上部透明ガラス基板ＳＵＢ２の外側の表面に形成さ
れている。液晶ＬＣは液晶分子の向きを設定する下部配
向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパタ
ーンＳＬで仕切られた領域に封入されている。下部配向
膜ＯＲＩ１は下部透明ガラス基板ＳＵＢ１側の保護膜Ｐ
ＳＶ１の上部に形成される。

【００３３】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、シールパターンＳＬを基板ＳＵＢ２
側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガ
ラス基板ＳＵＢ２とを重ね合わせ、シール材ＳＬの開口
部ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキ
シ樹脂などで封止し、上下基板を切断することによって
組み立てられる。

【００３４】平面図において、ゲート絶縁膜ＧＩはその
境界線よりも右側に、保護膜ＰＳＶ１もその境界線より
も右側に形成されており、左端に位置する端子部ＧＴＭ
はそれらから露出し外部回路との電気的接触ができるよ
うになっている。図では、ゲート線ＧＬとゲート端子の
一つの対のみが示されているが、実際はこのような対が
図７に示すように上下に複数本並べられ端子群Ｔｇ（図
６、図７）が構成され、ゲート端子の左端は、製造過程
では、基板の切断領域ＣＴ１を越えて延長され配線ＳＨ
ｇによって短絡される。製造過程におけるこのような短
絡線ＳＨｇは陽極化成時の給電と、配向膜ＯＲＩ１のラ
ビング時等の静電破壊防止に役立つ。

【００３５】ＴＳＴｄは検査端子でありここには外部回
路は接続されないが、プローブ針等を接触できるよう配
線部より幅が広げられている。同様に、ドレイン端子Ｄ
ＴＭも外部回路との接続ができるよう配線部より幅が広
げられている。検査端子ＴＳＴｄと外部接続ドレイン端
子ＤＴＭは上下方向に千鳥状に複数交互に配列され、検
査端子ＴＳＴｄは図に示すとおり基板ＳＵＢ１の端部に
到達することなく終端しているが、ドレイン端子ＤＴＭ
は、図７に示すように端子群Ｔｄ（添字省略）を構成し
基板ＳＵＢ１の切断線ＣＴ１を越えて更に延長され、製
造過程中は静電破壊防止のためその全てが互いに配線Ｓ
Ｈｄによって短絡される。ＰＲＴは短絡線ＳＨｇ、ＳＨ
ｄとの間に設けた間隙部で、静電気が信号線に侵入した
場合にここで放電が行なわれ、静電気に起因する問題を
回避する。検査端子ＴＳＴｄが存在する映像信号線ＤＬ
のマトリクスを挟んで反対側にはドレイン接続端子が接
続され、逆にドレイン接続端子ＤＴＭが存在する映像信
号線ＤＬのマトリクスを挟んで反対側には検査端子が接
続される。

【００３６】《外部接続端子の短絡》図１（ａ）は、本
発明の第１の実施例の外部接続端子（ＧＴＭあるいはＤ
ＴＭ）と端子短絡用の半導体層の要部断面図、（ｂ）
は、本発明の第２の実施例の（ａ）と同様の要部断面図
である。

【００３７】ＳＵＢ１は下部透明ガラス基板、ｇ１はＣ
ｒ等からなる導電膜、ｄ１は透明導電膜からなるＩＴＯ
層（Indium-Tin-Oxide、ネサ膜)、ＧＩは窒化シリコン
等からなる絶縁膜、ＡＳは端子短絡用のｉ型半導体層、
ＳＤはＣｒ等の導電膜ｄ２、Ａｌ等の導電膜からなる導
電膜、ＰＳＶ１は酸化シリコンや窒化シリコン等からな
る保護膜である。

【００３８】外部接続端子ＧＴＭ、ＤＴＭは、下部透明
ガラス基板ＳＵＢ１の表面に形成された酸化珪素層ＳＩ
Ｏ（図８、図１０参照）と接着性が良く、Ａｌ等よりも
耐電蝕性の高いＣｒからなる導電膜ｇ１と、さらにその
表面を保護する透明導電膜からなるＩＴＯ層ｄ１とで構
成されている。

【００３９】なお、ＩＴＯ層ｄ１は透明画素電極ＩＴＯ
１（図１０参照）と、絶縁膜ＧＩは薄膜トランジスタＴ
ＦＴのゲート絶縁膜ＧＩと、端子短絡用のｉ型半導体層
ＡＳは薄膜トランジスタＴＦＴのチャネル形成用ｉ型半
導体層ＡＳと、導電膜ＳＤ（ｄ２、ｄ３）は薄膜トラン
ジスタＴＦＴのソース・ドレイン電極ＳＤおよび映像信
号線ＤＬの導電膜ｄ２、ｄ３と同層により同時形成され
る。

【００４０】図５、図１に示すように、走査信号線ＧＬ
の外部接続端子ＧＴＭ、および映像信号線ＤＬの外部接
続端子ＤＴＭは、各端子ブロック毎に高抵抗の半導体
層、例えばｉ型（真性、intrinsic、導電型決定不純物
がドープされていない）非晶質シリコン（Ｓｉ）からな
るｉ型半導体層ＡＳにより短絡されている。

【００４１】したがって、外部接続端子ＧＴＭ、ＤＴＭ
どうしを接続する高抵抗のｉ型半導体層ＡＳは光導電性
があり、光が照射されると、光伝導（フォトコン）作用
により抵抗値が低減し、外部接続端子ＧＴＭ、ＤＴＭど
うしを短絡することができる。すなわち、静電気が発生
しやすい工程においては、ｉ型半導体層ＡＳに常時光を
照射することにより、走査信号線ＧＬ、映像信号線ＤＬ
間の電位が等しくなるので、液晶表示パネルの製造工程
中に誘発される静電気の侵入および放電を防止し、薄膜
トランジスタのしきい値電圧の変動や静電気破壊、ある
いは配線の短絡を防止することができる。

【００４２】また、各端子ブロック毎に外部接続端子Ｇ
ＴＭ、ＤＴＭどうしがｉ型半導体層ＡＳにより短絡され
ているので、走査信号線ＧＬ間、映像信号線ＤＬ間、あ
るいは走査信号線ＧＬと映像信号線ＤＬ間の短絡状態、
薄膜トランジスタＴＦＴの特性等の電気的特性検査を行
なうことができる。

【００４３】なお、前述の従来技術では、静電破壊防止
用の短絡配線が基板の切断線の外側に形成され、基板切
断工程後は短絡配線が液晶表示パネルから切り離されて
しまい、外部接続端子がオープンとなるので、静電気の
侵入による問題を回避することができなかったが、本実
施例では、端子短絡用のｉ型半導体層ＡＳは、下部透明
ガラス基板ＳＵＢ１の切断線ＣＴ１の内側に形成されて
いるので、液晶表示パネルＰＮＬの配線形成工程の終了
後、下部透明ガラス基板ＳＵＢ１が母材からの切断線Ｃ
Ｔ１に沿って切断しても、外部接続端子ＧＴＭ、ＤＴＭ
どうしを接続するｉ型半導体層ＡＳは液晶表示パネルＰ
ＮＬの下部透明ガラス基板ＳＵＢ１上に存在するので、
基板切断工程後も発生する静電気の侵入による問題を基
板切断前と同様に回避することができる。

【００４４】また、ｉ型半導体層ＡＳは、隣接する外部
接続端子ＧＴＭ、ＤＴＭが並列に接続されるように飛び
石状（島状）にそれぞれ独立して、外部接続端子ＧＴ
Ｍ、ＤＴＭの伸張方向と直角に横切る方向に設けられて
いる。このように、ｉ型半導体層ＡＳを全面に被せるの
ではなく、飛び石状に形成して、外部接続端子ＧＴＭ、
ＤＴＭどうしを接続するので、前工程における配線ＳＨ
ｇ、ＳＨｄ（ゲート・ドレイン共通線）と外部接続端子
ＧＴＭ、ＤＴＭとの断線を防止することができる。

【００４５】なお、端子短絡用のｉ型半導体層ＡＳは、
下部透明ガラス基板ＳＵＢ１に設けたスイッチング素子
としての薄膜トランジスタＴＦＴ（後で詳しく説明す
る。）のチャネル形成用のｉ型非晶質シリコンからなる
ｉ型半導体層ＡＳと同一形成工程において、同一材料
（同層）で同時に形成するので、製造工程数が増加しな
い。

【００４６】また、液晶表示モジュールＭＤＬの組立後
（図２参照）は、ｉ型半導体層ＡＳは、図８に示すよう
に、上からの光はシールドケースＳＨＤ（図５のシール
ドケースＳＨＤ参照）と、駆動回路基板ＰＣＢ１に実装
されたテープキャリアパッケージＴＣＰとにより、また
下からの光は下側ケースＬＣＡ（および中間フレームＭ
ＦＲ）と、ｉ型半導体層ＡＳを形成した部分の反対側の
透明ガラス基板ＳＵＢ１の面上に被覆した遮光膜ＩＬＬ
とにより遮光される。この場合、テープキャリアパッケ
ージＴＣＰのポリイミド等からなるベースフィルムＢＦ
１は着色したりして不透明にする方が遮光上望ましい。
また、遮光膜ＩＬＬは、片面が粘着面であるテープを貼
り付けたり、不透明な膜を面上に形成してなる。このよ
うに、モジュールＭＤＬの組立後も、外部接続端子ＧＴ
Ｍ、ＤＴＭどうしはｉ型半導体層ＡＳによって接続され
ているが、ｉ型半導体層ＡＳを遮光することにより、遮
光されたｉ型半導体層ＡＳは高抵抗なので、外部接続端
子ＧＴＭ、ＤＴＭどうしは短絡されない。

【００４７】図１（ａ）に示す第１の実施例では、ｉ型
半導体層ＡＳと外部接続端子ＧＴＭ、ＤＴＭとを、薄膜
トランジスタＴＦＴのソース・ドレイン電極ＳＤ、映像
信号線ＤＬと同一形成工程において、同一材料で形成さ
れる導電膜ＳＤ（ｄ２、ｄ３）により並列に電気的に接
続している。ここで、絶縁膜ＧＩとｉ型半導体層ＡＳの
２層の段差部で導電膜ＳＤが断線しないように、端子部
の中央部にはこの２層のパターンを形成しない。

【００４８】図１（ｂ）に示す第２の実施例では、ｉ型
半導体層ＡＳと外部接続端子ＧＴＭ、ＤＴＭとを、導電
膜ＳＤを用いず、透明画素電極ＩＴＯ１と同一形成工程
において、同一材料で形成されるＩＴＯ層ｄ１により並
列に電気的に接続している。ここで、絶縁膜ＧＩとｉ型
半導体層ＡＳの２層の段差部でＩＴＯ膜ｄ１が断線しな
いように、端子部の中央部にはこの２層のパターンを形
成しない。

【００４９】また、第１および第２の実施例とも、絶縁
膜ＧＩとｉ型半導体層ＡＳとは連続成膜のため、端子短
絡用のｉ型半導体層ＡＳの下には、このｉ型半導体層Ａ
Ｓとほぼ同一のパターンで、薄膜トランジスタＴＦＴの
ゲート絶縁膜ＧＩと同一形成工程において、同一材料で
形成されている。

【００５０】《表示パネルＰＮＬと駆動回路基板ＰＣＢ
１》図６は、図３等に示す表示パネルＰＮＬに映像信号
駆動回路Ｈｅ、Ｈｏと垂直走査回路Ｖを接続した状態を
示す上面図である。

【００５１】ＣＨＩは表示パネルＰＮＬを駆動させる駆
動ＩＣチップ（下側の３個は垂直走査回路側の駆動ＩＣ
チップ、左右の６個ずつは映像信号駆動回路側の駆動Ｉ
Ｃチップ）である。ＴＣＰは図７、図８で後述するよう
に駆動用ＩＣチップＣＨＩがテープ・オートメイティド
・ボンディング法（ＴＡＢ）により実装されたテープキ
ャリアパッケージ、ＰＣＢ１は上記ＴＣＰやコンデンサ
ＣＤＳ等が実装された駆動回路基板で、３つに分割され
ている。ＦＧＰはフレームグランドパッドであり、シー
ルドケースＳＨＤに切り込んで設けられたバネ状の破片
ＦＧが半田付けされる。ＦＣは下側の駆動回路基板ＰＣ
Ｂ１と左側の駆動回路基板ＰＣＢ１、および下側の駆動
回路基板ＰＣＢ１と右側の駆動回路基板ＰＣＢ１とを電
気的に接続するフラットケーブルである。フラットケー
ブルＦＣとしては図に示すように、複数のリード線（り
ん青銅の素材にＳｎ鍍金を施したもの）をストライプ状
のポリエチレン層とポリビニルアルコール層とでサンド
イッチして支持したものを使用する。

【００５２】《ＴＣＰの接続構造》図７は走査信号駆動
回路Ｖや映像信号駆動回路Ｈｅ，Ｈｏを構成する、集積
回路チップＣＨＩがフレキシブル配線基板に搭載された
テープキャリアパッケージＴＣＰの断面構造を示す図で
あり、図８はそれを液晶表示パネルの、本例では映像信
号回路用端子ＤＴＭに接続した状態を示す要部断面図で
ある。

【００５３】同図において、ＴＴＢは集積回路ＣＨＩの
入力端子・配線部であり、ＴＴＭは集積回路ＣＨＩの出
力端子・配線部であり、例えばＣｕから成り、それぞれ
の内側の先端部（通称インナーリード）には集積回路Ｃ
ＨＩのボンディングパッドＰＡＤがいわゆるフェースダ
ウンボンディング法により接続される。端子ＴＴＢ，Ｔ
ＴＭの外側の先端部（通称アウターリード）はそれぞれ
半導体集積回路チップＣＨＩの入力及び出力に対応し、
半田付け等によりＣＲＴ／ＴＦＴ変換回路・電源回路Ｓ
ＵＰに、異方性導電膜ＡＣＦによって液晶表示パネルＰ
ＮＬに接続される。パッケージＴＣＰは、その先端部が
パネルＰＮＬ側の接続端子ＤＴＭを露出した保護膜ＰＳ
Ｖ１を覆うようにパネルに接続されており、従って、外
部接続端子ＤＴＭ（ＧＴＭ）は保護膜ＰＳＶ１かパッケ
ージＴＣＰの少なくとも一方で覆われるので電触に対し
て強くなる。

【００５４】ＢＦ１はポリイミド等からなるベースフィ
ルムであり、ＳＲＳは半田付けの際半田が余計なところ
へつかないようにマスクするためのソルダレジスト膜で
ある。シールパターンＳＬの外側の上下ガラス基板の隙
間は洗浄後エポキシ樹脂ＥＰＸ等により保護され、パッ
ケージＴＣＰと上側基板ＳＵＢ２の間には更にシリコー
ン樹脂ＳＩＬが充填され保護が多重化されている。

【００５５】《マトリクス部の概要》図９はこの発明が
適用されるアクティブ・マトリクス方式カラー液晶表示
装置の一画素とその周辺を示す平面図、図１０は図９の
１０−１０切断線における断面であるマトリクスの画素
部を中央（ｂ）に、両側（ａ）、（ｃ）にパネル角付近
と映像信号端子部付近を示す断面図、図１１は図９の１
１−１１切断線における断面図である。

【００５６】図９に示すように、各画素は隣接する２本
の走査信号線（ゲート信号線または水平信号線）ＧＬ
と、隣接する２本の映像信号線（ドレイン信号線または
垂直信号線）ＤＬとの交差領域内（４本の信号線で囲ま
れた領域内）に配置されている。各画素は薄膜トランジ
スタＴＦＴ、透明画素電極ＩＴＯ１および保持容量素子
Ｃaddを含む。走査信号線ＧＬは図では左右方向に延在
し、上下方向に複数本配置されている。映像信号線ＤＬ
は上下方向に延在し、左右方向に複数本配置されてい
る。

【００５７】図１０に示すように、液晶層ＬＣを基準に
して下部透明ガラス基板ＳＵＢ１側には薄膜トランジス
タＴＦＴおよび透明画素電極ＩＴＯ１が形成され、上部
透明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、
遮光用ブラックマトリクスパターンＢＭが形成されてい
る。透明ガラス基板ＳＵＢ１、ＳＵＢ２の両面にはディ
ップ処理等によって形成された酸化シリコン膜ＳＩＯが
設けられている。

【００５８】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。

【００５９】《薄膜トランジスタＴＦＴ》次に、図９、
図１０に戻り、ＴＦＴ基板ＳＵＢ１側の構成を詳しく説
明する。

【００６０】薄膜トランジスタＴＦＴは、ゲート電極Ｇ
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように動作する。

【００６１】各画素には複数（２つ）の薄膜トランジス
タＴＦＴ１、ＴＦＴ２が冗長して設けられる。薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれは、実質的に同
一サイズ（チャネル長、チャネル幅が同じ）で構成さ
れ、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型非晶質シ
リコンからなるｉ型半導体層ＡＳ、一対のソース電極Ｓ
Ｄ１、ドレイン電極ＳＤ２を有す。なお、ソース、ドレ
インは本来その間のバイアス極性によって決まるもの
で、この液晶表示装置の回路ではその極性は動作中反転
するので、ソース、ドレインは動作中入れ替わると理解
されたい。しかし、以下の説明では、便宜上一方をソー
ス、他方をドレインと固定して表現する。

【００６２】《ゲート電極ＧＴ》ゲート電極ＧＴは走査
信号線ＧＬから垂直方向に突出する形状で構成されてい
る（Ｔ字形状に分岐されている）。ゲート電極ＧＴは薄
膜トランジスタＴＦＴ１、ＴＦＴ２のそれぞれの能動領
域を越えるよう突出している。薄膜トランジスタＴＦＴ
１、ＴＦＴ２のそれぞれのゲート電極ＧＴは、一体に
（共通のゲート電極として）構成されており、走査信号
線ＧＬに連続して形成されている。本例では、ゲート電
極ＧＴは、単層の第２導電膜ｇ２で形成されている。第
２導電膜ｇ２としては例えばスパッタで形成されたアル
ミニウム（Ａｌ）膜が用いられ、その上にはＡｌの陽極
酸化膜ＡＯＦが設けられている。

【００６３】このゲート電極ＧＴはｉ型半導体層ＡＳを
完全に覆うよう（下方からみて）それより大き目に形成
され、ｉ型半導体層ＡＳに外光やバックライト光が当た
らないよう工夫されている。

【００６４】《走査信号線ＧＬ》走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。

【００６５】《絶縁膜ＧＩ》絶縁膜ＧＩは、薄膜トラン
ジスタＴＦＴ１、ＴＦＴ２において、ゲート電極ＧＴと
共に半導体層ＡＳに電界を与えるためのゲート絶縁膜と
して使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走
査信号線ＧＬの上層に形成されている。絶縁膜ＧＩとし
ては例えばプラズマＣＶＤで形成された窒化シリコン膜
が選ばれ、１２００〜２７００Åの厚さに（本実施例で
は、２０００Å程度）形成される。ゲート絶縁膜ＧＩは
図５に示すように、マトリクス部ＡＲの全体を囲むよう
に形成され、周辺部は外部接続端子ＤＴＭ，ＧＴＭを露
出するよう除去されている。絶縁膜ＧＩは走査信号線Ｇ
Ｌと映像信号線ＤＬの電気的絶縁にも寄与している。

【００６６】《ｉ型半導体層ＡＳ》ｉ型半導体層ＡＳ
は、本例では薄膜トランジスタＴＦＴ１、ＴＦＴ２のそ
れぞれに独立した島となるよう形成され、非晶質シリコ
ンで、２００〜２２００Åの厚さに（本実施例では、２
０００Å程度の膜厚）で形成される。層ｄ０はオーミッ
クコンタクト用のリン（Ｐ）をドープしたＮ(＋)型非晶
質シリコン半導体層であり、下側にｉ型半導体層ＡＳが
存在し、上側に導電膜ｄ２（ｄ３）が存在するところの
みに残されている。

【００６７】ｉ型半導体層ＡＳは走査信号線ＧＬと映像
信号線ＤＬとの交差部（クロスオーバ部）の両者間にも
設けられている。この交差部のｉ型半導体層ＡＳは交差
部における走査信号線ＧＬと映像信号線ＤＬとの短絡を
低減する。

【００６８】《透明画素電極ＩＴＯ１》透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００６９】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１の両方に接続されている。こ
のため、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの
１つに欠陥が発生しても、その欠陥が副作用をもたらす
場合はレーザ光等によって適切な箇所を切断し、そうで
ない場合は他方の薄膜トランジスタが正常に動作してい
るので放置すれば良い。透明画素電極ＩＴＯ１は第１導
電膜ｄ１によって構成されており、この第１導電膜ｄ１
はスパッタリングで形成された透明導電膜（Indium-Tin
-Oxide ＩＴＯ：ネサ膜）からなり、１０００〜２００
０Åの厚さに（本実施例では、１４００Å程度の膜厚）
形成される。

【００７０】《ソース電極ＳＤ１、ドレイン電極ＳＤ
２》ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれ
は、Ｎ(＋)型半導体層ｄ０に接触する第２導電膜ｄ２と
その上に形成された第３導電膜ｄ３とから構成されてい
る。

【００７１】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの厚さに（本
実施例では、６００Å程度）で形成される。Ｃｒ膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０Å程度の膜厚を越えない範囲で形成する。Ｃｒ膜はＮ
(＋)型半導体層ｄ０との接着性を良好にし、第３導電膜
ｄ３のＡｌがＮ(＋)型半導体層ｄ０に拡散することを防
止する（いわゆるバリア層の）目的で使用される。第２
導電膜ｄ２として、Ｃｒ膜の他に高融点金属（Ｍｏ、Ｔ
ｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳ
ｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜を用いてもよ
い。

【００７２】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの厚さに（本実施例では、４００
０Å程度）形成される。Ａｌ膜はＣｒ膜に比べてストレ
スが小さく、厚い膜厚に形成することが可能で、ソース
電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬ
の抵抗値を低減したり、ゲート電極ＧＴやｉ型半導体層
ＡＳに起因する段差乗り越えを確実にする（ステップカ
バーレッジを良くする）働きがある。

【００７３】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ(＋)型半導体層ｄ０が除去される。つまり、
ｉ型半導体層ＡＳ上に残っていたＮ(＋)型半導体層ｄ０
は第２導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフ
アラインで除去される。このとき、Ｎ(＋)型半導体層ｄ
０はその厚さ分は全て除去されるようエッチングされる
ので、ｉ型半導体層ＡＳも若干その表面部分がエッチン
グされるが、その程度はエッチング時間で制御すればよ
い。

【００７４】《映像信号線ＤＬ》映像信号線ＤＬはソー
ス電極ＳＤ１、ドレイン電極ＳＤ２と同層の第２導電膜
ｄ２、第３導電膜ｄ３で構成されている。

【００７５】《保護膜ＰＳＶ１》薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。

【００７６】保護膜ＰＳＶ１は図５に示すように、マト
リクス部ＡＲの全体を囲むように形成され、周辺部は外
部接続端子ＤＴＭ、ＧＴＭを露出するよう除去され、ま
た上基板側ＳＵＢ２の共通電極ＣＯＭを下側基板ＳＵＢ
１の外部接続端子接続用引出配線ＩＮＴに銀ペーストＡ
ＧＰで接続する部分も除去されている。保護膜ＰＳＶ１
とゲート絶縁膜ＧＩの厚さ関係に関しては、前者は保護
効果を考え厚くされ、後者はトランジスタの相互コンダ
クタンスｇｍを薄くされる。従って図５に示すように、
保護効果の高い保護膜ＰＳＶ１は周辺部もできるだけ広
い範囲に亘って保護するようゲート絶縁膜ＧＩよりも大
きく形成されている。

【００７７】《遮光膜ＢＭ》上部透明ガラス基板ＳＵＢ
２側には、外部光又はバックライト光がｉ型半導体層Ａ
Ｓに入射しないよう遮光膜ＢＭが設けられている。図９
に示す遮光膜ＢＭの閉じた多角形の輪郭線は、その内側
が遮光膜ＢＭが形成されない開口を示している。遮光膜
ＢＭは光に対する遮蔽性が高いたとえばアルミニウム膜
やクロム膜等で形成されており、本実施例ではクロム膜
がスパッタリングで１３００Å程度の厚さに形成され
る。

【００７８】従って、薄膜トランジスタＴＦＴ１、ＴＦ
Ｔ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭおよび
大き目のゲート電極ＧＴによってサンドイッチにされ、
外部の自然光やバックライト光が当たらなくなる。遮光
膜ＢＭは各画素の周囲に格子状に形成され（いわゆるブ
ラックマトリクス）、この格子で１画素の有効表示領域
が仕切られている。従って、各画素の輪郭が遮光膜ＢＭ
によってはっきりとし、コントラストが向上する。つま
り、遮光膜ＢＭはｉ型半導体層ＡＳに対する遮光とブラ
ックマトリクスとの２つの機能をもつ。

【００７９】透明画素電極ＩＴＯ１のラビング方向の根
本側のエッジ部分（図９右下部分）も遮光膜ＢＭによっ
て遮光されているので、上記部分にドメインが発生した
としても、ドメインが見えないので、表示特性が劣化す
ることはない。

【００８０】遮光膜ＢＭは図４に示すように周辺部にも
額縁状に形成され、そのパターンはドット状に複数の開
口を設けた図９に示すマトリクス部のパターンと連続し
て形成されている。周辺部の遮光膜ＢＭは図４、図５、
図９に示すように、シール部ＳＬの外側に延長され、パ
ソコン等の実装機に起因する反射光等の漏れ光がマトリ
クス部に入り込むのを防いでいる。他方、この遮光膜Ｂ
Ｍは基板ＳＵＢ２の縁よりも約０．３〜１．０ｍｍ程内
側に留められ、基板ＳＵＢ２の切断領域を避けて形成さ
れている。

【００８１】《カラーフィルタＦＩＬ》カラーフィルタ
ＦＩＬは画素に対向する位置に赤、緑、青の繰り返しで
ストライプ状に形成される。カラーフィルタＦＩＬは透
明画素電極ＩＴＯ１の全てを覆うように大き目に形成さ
れ、遮光膜ＢＭはカラーフィルタＦＩＬおよび透明画素
電極ＩＴＯ１のエッジ部分と重なるよう透明画素電極Ｉ
ＴＯ１の周縁部より内側に形成されている。

【００８２】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面にアクリル系樹脂等の染色基材を形成し、フォトリ
ソグラフィ技術で赤色フィルタ形成領域以外の染色基材
を除去する。この後、染色基材を赤色染料で染め、固着
処理を施し、赤色フィルタＲを形成する。つぎに、同様
な工程を施すことによって、緑色フィルタＧ、青色フィ
ルタＢを順次形成する。

【００８３】《保護膜ＰＳＶ２》保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬの染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２はたとえば
アクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成さ
れている。

【００８４】《共通透明画素電極ＩＴＯ２》共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。本実施例で
は、コモン電圧Ｖcomは映像信号線ＤＬに印加される最
小レベルの駆動電圧Ｖｄminと最大レベルの駆動電圧Ｖ
ｄmaxとの中間直流電位に設定されるが、映像信号駆動
回路で使用される集積回路の電源電圧を約半分に低減し
たい場合は、交流電圧を印加すれば良い。なお、共通透
明画素電極ＩＴＯ２の平面形状は図４、図５を参照され
たい。

【００８５】《保持容量素子Ｃaddの構造》透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図１１
からも明らかなように、透明画素電極ＩＴＯ１を一方の
電極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極Ｐ
Ｌ１とする保持容量素子（静電容量素子）Ｃaddを構成
する。この保持容量素子Ｃaddの誘電体膜は、薄膜トラ
ンジスタＴＦＴのゲート絶縁膜として使用される絶縁膜
ＧＩおよび陽極酸化膜ＡＯＦで構成されている。

【００８６】保持容量素子Ｃaddは走査信号線ＧＬの第
２導電膜ｇ２の幅を広げた部分に形成されている。な
お、映像信号線ＤＬと交差する部分の第２導電膜ｇ２は
映像信号線ＤＬとの短絡の確率を小さくするため細くさ
れている。

【００８７】保持容量素子Ｃaddの電極ＰＬ１の段差部
において透明画素電極ＩＴＯ１が断線しても、その段差
をまたがるように形成された第２導電膜ｄ２および第３
導電膜ｄ３で構成された島領域によってその不良は補償
される。

【００８８】《表示装置全体等価回路》表示マトリクス
部の等価回路とその周辺回路の結線図を図１２に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。

【００８９】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，endは走査タイミングの順序に従って
付加されている。

【００９０】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。

【００９１】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。

【００９２】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００９３】《保持容量素子Ｃaddの働き》保持容量素
子Ｃaddは、薄膜トランジスタＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖlcに対するゲート
電位変化ΔＶgの影響を低減するように働く。この様子
を式で表すと、次のようになる。

【００９４】 ΔＶlc＝{Ｃgs/(Ｃgs+Ｃadd+Ｃpix)}×ΔＶg ここで、Ｃgsは薄膜トランジスタＴＦＴのゲート電極Ｇ
Ｔとソース電極ＳＤ１との間に形成される寄生容量、Ｃ
pixは透明画素電極ＩＴＯ１（ＰＩＸ）と共通透明画素
電極ＩＴＯ２（ＣＯＭ）との間に形成される容量、ΔＶ
lcはΔＶgによる画素電極電位の変化分を表わす。この
変化分ΔＶlcは液晶ＬＣに加わる直流成分の原因となる
が、保持容量Ｃaddを大きくすればする程、その値を小
さくすることができる。また、保持容量素子Ｃaddは放
電時間を長くする作用もあり、薄膜トランジスタＴＦＴ
がオフした後の映像情報を長く蓄積する。液晶ＬＣに印
加される直流成分の低減は、液晶ＬＣの寿命を向上し、
液晶表示画面の切り替え時に前の画像が残るいわゆる焼
き付きを低減することができる。

【００９５】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、従って寄生容量Ｃgsが大きくなり、中点電位
Ｖlcはゲート（走査）信号Ｖgの影響を受け易くなると
いう逆効果が生じる。しかし、保持容量素子Ｃaddを設
けることによりこのデメリットも解消することができ
る。

【００９６】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・Ｃ
pix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。

【００９７】保持容量電極線としてのみ使用される初段
の走査信号線ＧＬ（Ｙ₀）は共通透明画素電極ＩＴＯ２
（Ｖcom）と同じ電位にする。図５の例では、初段の走
査信号線は端子ＧＴ０、引出線ＩＮＴ、端子ＤＴ０及び
外部配線を通じて共通電極ＣＯＭに短絡される。或い
は、初段の保持容量電極線Ｙ₀は最終段の走査信号線Ｙe
ndに接続、Ｖcom以外の直流電位点（交流接地点）に接
続するかまたは垂直走査回路Ｖから１つ余分に走査パル
スＹ₀を受けるように接続してもよい。

【００９８】以上、本発明を上記実施例に基づいて具体
的に説明したが、本発明は上記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能であることは勿論である。

【００９９】

【発明の効果】以上説明したように、本発明の液晶表示
装置では、液晶表示パネルの製造工程中および基板切断
工程後の信号線への静電気の侵入による問題を回避する
ことができ、かつ、製造工程中に各種電気的特性検査を
行なうことができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施例の外部接続端子
の短絡状態を示す要部断面図、（ｂ）は本発明の第２の
実施例の外部接続端子の短絡状態を示す要部断面図であ
る。

【図２】本発明が適用される液晶表示モジュールの分解
斜視図である。

【図３】表示パネルのマトリクス周辺部の構成を説明す
るための平面図である。

【図４】図３の周辺部をやや誇張し更に具体的に説明す
るためのパネル平面図である。

【図５】上下基板の電気的接続部を含む表示パネルの角
部の拡大平面図である。

【図６】液晶表示パネルに周辺の駆動回路を実装した状
態を示す上面図である。

【図７】駆動回路を構成する集積回路チップＣＨＩがフ
レキシブル配線基板に搭載されたテープキャリアパッケ
ージＴＣＰの断面構造を示す図である。

【図８】テープキャリアパッケージＴＣＰを液晶表示パ
ネルＰＮＬの映像信号回路用端子ＤＴＭに接続した状態
を示す要部断面図である。

【図９】本発明が適用されるアクティブ・マトリックス
方式のカラー液晶表示装置の液晶表示部の一画素とその
周辺を示す要部平面図である。

【図１０】マトリクスの画素部（図９の１０−１０切断
線における断面）を中央（ｂ）に、両側（ａ）、（ｃ）
にパネル角付近と映像信号端子部付近を示す断面図であ
る。

【図１１】図９の１１−１１切断線における付加容量Ｃ
addの断面図である。

【図１２】アクティブ・マトリックス方式のカラー液晶
表示装置のマトリクス部とその周辺を含む回路図であ
る。

【符号の説明】

ＳＵＢ１…下部透明ガラス基板、ｇ１…導電膜（Ｃ
ｒ）、ｄ１…ＩＴＯ層、ＧＩ…絶縁膜、ＡＳ…端子短絡
用のｉ型半導体層、ＳＤ…導電膜、ｄ２…導電膜（Ｃ
ｒ）、ｄ３…導電膜（Ａｌ）、ＰＳＶ１…保護膜。

Claims

【特許請求の範囲】

【請求項１】それぞれ透明画素電極と配向膜とを設けた
面が対向するように第１および第２の絶縁基板を所定の
間隙を隔てて重ね合わせ、前記両基板間の縁部に枠状に
設けたシール材により、前記両基板を貼り合わせると共
に前記両基板間の前記シール材の内側に液晶を封止して
成り、前記第１の絶縁基板の前記対向面に複数本配列形
成された走査信号線および映像信号線の各端子を前記シ
ール材の外側に設けた液晶表示パネルを有する液晶表示
装置において、前記端子どうしが高抵抗の半導体層で接
続されていることを特徴とする液晶表示装置。
【請求項２】前記走査信号線、前記映像信号線の両方ま
たは一方の前記端子を前記半導体層で接続したことを特
徴とする請求項１記載の液晶表示装置。
【請求項３】前記端子どうしを接続する前記半導体層
は、前記第１の基板の切断線の内側に形成することを特
徴とする請求項１記載の液晶表示装置。
【請求項４】前記端子どうしを接続する前記半導体層
が、前記第１の基板に設けた薄膜トランジスタのチャネ
ル形成用の半導体層と同一形成工程において、同一材料
で形成されていることを特徴とする請求項１記載の液晶
表示装置。
【請求項５】前記半導体層が非晶質シリコンであること
を特徴とする請求項１記載の液晶表示装置。
【請求項６】前記端子どうしを接続する前記半導体層
を、前記端子の伸張方向と直角に横切る方向に設けたこ
とを特徴とする請求項１記載の液晶表示装置。
【請求項７】前記端子どうしを接続する前記半導体層
を、隣接する前記端子が接続されるように飛び石状にそ
れぞれ独立して設けたことを特徴とする請求項１記載の
液晶表示装置。
【請求項８】前記端子どうしを接続する前記半導体層
を、シールドケース、テープキャリアパッケージの少な
くとも一方で遮光したことを特徴とする請求項１記載の
液晶表示装置。
【請求項９】前記第１の基板の前記半導体層を設けた部
分の反対側の面を遮光膜で遮光したことを特徴とする請
求項１または８記載の液晶表示装置。
【請求項１０】前記端子と前記半導体層とが、導電膜を
介して電気的に接続されていることを特徴とする請求項
１記載の液晶表示装置。
【請求項１１】前記第１の絶縁基板上に形成された隣接
する２本の前記走査信号線と隣接する２本の前記映像信
号線との交差領域内に前記透明画素電極と薄膜トランジ
スタとがそれぞれ配置形成され、かつ、前記導電膜が、
前記薄膜トランジスタのソース・ドレイン電極と同一形
成工程において、同一材料で形成されていることを特徴
とする請求項１０記載の液晶表示装置。
【請求項１２】前記導電膜が、前記透明画素電極と同一
形成工程において、同一材料で形成されていることを特
徴とする請求項１０記載の液晶表示装置。
【請求項１３】前記端子どうしを接続する前記半導体層
の下に、前記半導体層とほぼ同一のパターンで絶縁膜が
形成されていることを特徴とする請求項１または１０記
載の液晶表示装置。
【請求項１４】前記絶縁膜が、前記薄膜トランジスタの
ゲート絶縁膜と同一形成工程において、同一材料で形成
されていることを特徴とする請求項１３記載の液晶表示
装置。
【請求項１５】それぞれ透明画素電極と配向膜とを設け
た面が対向するように第１および第２の絶縁基板を所定
の間隙を隔てて重ね合わせ、前記両基板間の縁部に枠状
に設けたシール材により、前記両基板を貼り合わせると
共に前記両基板間の前記シール材の内側に液晶を封止し
て成り、前記第１の基板の前記対向面に複数本配列され
た走査信号線および映像信号線の各端子を前記シール材
の外側に設けた液晶表示パネルを有する液晶表示装置に
おいて、前記端子間に半導体層を島状にパターニング
し、かつ、前記端子と前記半導体層とを導電膜により接
続したことを特徴とする液晶表示装置。