JPH07248996A - バスアダプタ - Google Patents
バスアダプタInfo
- Publication number
- JPH07248996A JPH07248996A JP6041524A JP4152494A JPH07248996A JP H07248996 A JPH07248996 A JP H07248996A JP 6041524 A JP6041524 A JP 6041524A JP 4152494 A JP4152494 A JP 4152494A JP H07248996 A JPH07248996 A JP H07248996A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- input
- output device
- transferred
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 claims description 6
- 238000010926 purge Methods 0.000 abstract description 60
- 238000001514 detection method Methods 0.000 abstract description 27
- 230000004913 activation Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 データ転送中の入出力装置に障害が発生して
も、システムダウンを招くことなく処理を続行可能とす
る。 【構成】 エラー検出回路２６は共通バス１１０の制御
信号線１１１及びデータ線１０２上の制御信号及びデー
タを監視し、データ転送時に入出力装置３−１〜３−３
のエラーを検出すると、エラー検出信号をパージパルス
生成回路２７に出力する。パージパルス生成回路２７は
エラー検出信号を受信するとパージパルス信号を生成し
てオア回路２８に出力し、バッファ２１からエンドビッ
ト信号が入力されるとＣＰＵ１にパージ完了割込み信号
を送出する。オア回路２８はリードパルス信号とパージ
パルス信号とのオアをとり、その結果をバッファ２１に
出力する。
も、システムダウンを招くことなく処理を続行可能とす
る。 【構成】 エラー検出回路２６は共通バス１１０の制御
信号線１１１及びデータ線１０２上の制御信号及びデー
タを監視し、データ転送時に入出力装置３−１〜３−３
のエラーを検出すると、エラー検出信号をパージパルス
生成回路２７に出力する。パージパルス生成回路２７は
エラー検出信号を受信するとパージパルス信号を生成し
てオア回路２８に出力し、バッファ２１からエンドビッ
ト信号が入力されるとＣＰＵ１にパージ完了割込み信号
を送出する。オア回路２８はリードパルス信号とパージ
パルス信号とのオアをとり、その結果をバッファ２１に
出力する。
Description
【０００１】
【産業上の利用分野】本発明はバスアダプタに関し、特
に中央処理装置から入出力装置へのブロック転送に用い
られるバスアダプタに関する。
に中央処理装置から入出力装置へのブロック転送に用い
られるバスアダプタに関する。
【０００２】
【従来の技術】従来、この種のバスアダプタにおいて
は、図４及び図５に示すように、ＣＰＵ１から入出力装
置３−１〜３−３にブロック転送するデータをいったん
バスアダプタ４に蓄積してから入出力装置３−１〜３−
３に転送するようになっている。
は、図４及び図５に示すように、ＣＰＵ１から入出力装
置３−１〜３−３にブロック転送するデータをいったん
バスアダプタ４に蓄積してから入出力装置３−１〜３−
３に転送するようになっている。
【０００３】バスアダプタ４のバッファ４１はファース
トイン・ファーストアウト機能を持つバッファで、共通
バス１００のデータ線１０２及びエンドビット信号線１
０３上のデータ及びエンドビット信号を格納する。ここ
で、エンドビット信号は１トランザクションの最終デー
タを示す情報である。
トイン・ファーストアウト機能を持つバッファで、共通
バス１００のデータ線１０２及びエンドビット信号線１
０３上のデータ及びエンドビット信号を格納する。ここ
で、エンドビット信号は１トランザクションの最終デー
タを示す情報である。
【０００４】バスアダプタ４の共通バス制御部４２は共
通バス１００の制御信号線１０１上の制御信号を制御す
る。ライトイネーブル生成回路４３は制御信号線１０１
上の制御信号を監視し、データ線１０２及びエンドビッ
ト信号線１０３上のデータ及びエンドビット信号をバッ
ファ４１に格納するためのタイミングパルスであるライ
トパルス信号を生成してライトパルス信号線１４１に出
力する。
通バス１００の制御信号線１０１上の制御信号を制御す
る。ライトイネーブル生成回路４３は制御信号線１０１
上の制御信号を監視し、データ線１０２及びエンドビッ
ト信号線１０３上のデータ及びエンドビット信号をバッ
ファ４１に格納するためのタイミングパルスであるライ
トパルス信号を生成してライトパルス信号線１４１に出
力する。
【０００５】リードイネーブル生成回路４４は共通バス
１１０の制御信号線１１１上の制御信号を監視し、バッ
ファ４１からデータ及びエンドビット信号を取出すため
のタイミングパルスであるリードパルス信号を生成して
リードパルス信号線１４２に出力する。共通バス制御部
４５は共通バス１１０の制御信号線１１１上の制御信号
を制御する。
１１０の制御信号線１１１上の制御信号を監視し、バッ
ファ４１からデータ及びエンドビット信号を取出すため
のタイミングパルスであるリードパルス信号を生成して
リードパルス信号線１４２に出力する。共通バス制御部
４５は共通バス１１０の制御信号線１１１上の制御信号
を制御する。
【０００６】エラー検出回路４６は共通バス１１０の制
御信号線１１１及びデータ線１０２上の制御信号及びデ
ータを監視し、データ転送時に入出力装置３−１〜３−
３にエラーが発生してバッファ４１のデータを転送でき
ない状態を検出すると、エラー割込み信号線１４５によ
ってエラーの発生をＣＰＵ１に報告する。このとき同時
に、エラー検出回路４６は入出力装置３−１〜３−３の
うちのどの装置でエラーが発生したのかを保持する。
御信号線１１１及びデータ線１０２上の制御信号及びデ
ータを監視し、データ転送時に入出力装置３−１〜３−
３にエラーが発生してバッファ４１のデータを転送でき
ない状態を検出すると、エラー割込み信号線１４５によ
ってエラーの発生をＣＰＵ１に報告する。このとき同時
に、エラー検出回路４６は入出力装置３−１〜３−３の
うちのどの装置でエラーが発生したのかを保持する。
【０００７】上記の構成において、ＣＰＵ１と入出力装
置３−１〜３−３との間のデータ転送動作について以下
説明する。
置３−１〜３−３との間のデータ転送動作について以下
説明する。
【０００８】ＣＰＵ１は共通バス１００の制御信号線１
０１上に起動信号を出力することで、バスアダプタ４へ
のデータ転送を起動する。その後に、ＣＰＵ１は共通バ
ス１００の制御信号線１０１にデータ転送中信号を出力
し、データ線１０２上に入出力装置３−１〜３−３への
データＡ0 ，Ａ1 ，Ｂ0 〜Ｂ2 ，Ｃ0 ，Ｃ1 ，……を順
次出力する。
０１上に起動信号を出力することで、バスアダプタ４へ
のデータ転送を起動する。その後に、ＣＰＵ１は共通バ
ス１００の制御信号線１０１にデータ転送中信号を出力
し、データ線１０２上に入出力装置３−１〜３−３への
データＡ0 ，Ａ1 ，Ｂ0 〜Ｂ2 ，Ｃ0 ，Ｃ1 ，……を順
次出力する。
【０００９】バスアダプタ４はＣＰＵ１によって起動さ
れると、ライトイネーブル生成回路４３で生成されたラ
イトパルス信号によってデータ線１０２上のデータＡ0
，Ａ1 ，Ｂ0 〜Ｂ2 ，Ｃ0 ，Ｃ1 ，……を順次バッフ
ァ４１に取込む。
れると、ライトイネーブル生成回路４３で生成されたラ
イトパルス信号によってデータ線１０２上のデータＡ0
，Ａ1 ，Ｂ0 〜Ｂ2 ，Ｃ0 ，Ｃ1 ，……を順次バッフ
ァ４１に取込む。
【００１０】この場合、１トランザクションの最終デー
タＡ1 ，Ｂ2 ，Ｃ1 ，……がバッファ４１に取込まれる
ときには、エンドビット信号線１０３上のエンドビット
信号もバッファ４１に取込まれる。
タＡ1 ，Ｂ2 ，Ｃ1 ，……がバッファ４１に取込まれる
ときには、エンドビット信号線１０３上のエンドビット
信号もバッファ４１に取込まれる。
【００１１】バッファ４１にデータＡ0 が取込まれる
と、バッファ４１から共通バス制御部４５へのエンプテ
ィフラグ信号線１４３上のエンプティフラグ信号がオフ
になる。共通バス制御部４５はこのエンプティフラグ信
号がオフになるのを契機としてバス起動パルス信号を生
成し、そのバス起動パルス信号をバス起動パルス信号線
１４４を介してリードイネーブル生成回路４４に出力す
る。
と、バッファ４１から共通バス制御部４５へのエンプテ
ィフラグ信号線１４３上のエンプティフラグ信号がオフ
になる。共通バス制御部４５はこのエンプティフラグ信
号がオフになるのを契機としてバス起動パルス信号を生
成し、そのバス起動パルス信号をバス起動パルス信号線
１４４を介してリードイネーブル生成回路４４に出力す
る。
【００１２】その後、共通バス制御部４５は共通バス１
１０の制御信号線１１１上に起動信号を出力すること
で、入出力装置３−１へのデータ転送を起動するととも
に、データ転送中信号を制御信号線１１１上に出力す
る。
１０の制御信号線１１１上に起動信号を出力すること
で、入出力装置３−１へのデータ転送を起動するととも
に、データ転送中信号を制御信号線１１１上に出力す
る。
【００１３】入出力装置３−１との間のデータ転送が開
始されると、リードイネーブル生成回路４４は共通バス
制御部４５からのバス起動パルス信号によってリードパ
ルス信号を生成してリードパルス信号線１４２上に出力
する。
始されると、リードイネーブル生成回路４４は共通バス
制御部４５からのバス起動パルス信号によってリードパ
ルス信号を生成してリードパルス信号線１４２上に出力
する。
【００１４】このリードパルス信号によってバッファ４
１から１つ目のデータＡ0 が取出され、当該データＡ0
が共通バス１１０のデータ線１１２上に送出される。こ
の場合、リードイネーブル生成回路４４はデータ転送中
信号が出力される期間に有効なデータを出力するため
に、データ転送中信号の１つ前のタイミングでリードパ
ルス信号を出力する。
１から１つ目のデータＡ0 が取出され、当該データＡ0
が共通バス１１０のデータ線１１２上に送出される。こ
の場合、リードイネーブル生成回路４４はデータ転送中
信号が出力される期間に有効なデータを出力するため
に、データ転送中信号の１つ前のタイミングでリードパ
ルス信号を出力する。
【００１５】リードイネーブル生成回路４４は入出力装
置３−１から受信完了信号を受取ると、トランザクショ
ンの最終データ（データＡ1 ）が送出されるまで次のデ
ータのリードタイミングとしてリードパルス信号を生成
する。つまり、リードイネーブル生成回路４４は受信完
了信号に対してエンドビット出力中でマスクした期間リ
ードパルス信号を出力する。
置３−１から受信完了信号を受取ると、トランザクショ
ンの最終データ（データＡ1 ）が送出されるまで次のデ
ータのリードタイミングとしてリードパルス信号を生成
する。つまり、リードイネーブル生成回路４４は受信完
了信号に対してエンドビット出力中でマスクした期間リ
ードパルス信号を出力する。
【００１６】１トランザクションのデータ転送が終了し
ても、エンプティフラグ信号がオフであれば、すなわち
バッファ４１にデータが残っていれば、共通バス制御部
４５は次のトランザクションを入出力装置３−２にデー
タ転送するために、起動信号とバス起動パルス信号とデ
ータ転送中信号とを夫々出力する。
ても、エンプティフラグ信号がオフであれば、すなわち
バッファ４１にデータが残っていれば、共通バス制御部
４５は次のトランザクションを入出力装置３−２にデー
タ転送するために、起動信号とバス起動パルス信号とデ
ータ転送中信号とを夫々出力する。
【００１７】この場合、例えばデータＡ0 ，Ａ1 が転送
される入出力装置３−１で転送を続行できないエラーが
発生すると、入出力装置３−１でエラーが発生してバッ
ファ４１のデータを転送できない状態がエラー検出回路
４６によって検出される。
される入出力装置３−１で転送を続行できないエラーが
発生すると、入出力装置３−１でエラーが発生してバッ
ファ４１のデータを転送できない状態がエラー検出回路
４６によって検出される。
【００１８】エラー検出回路４６はエラーを検出する
と、エラー割込み信号線１４５によってエラーの発生を
ＣＰＵ１に報告するとともに、入出力装置３−１でエラ
ーが発生したことをエラー情報として保持する。
と、エラー割込み信号線１４５によってエラーの発生を
ＣＰＵ１に報告するとともに、入出力装置３−１でエラ
ーが発生したことをエラー情報として保持する。
【００１９】ＣＰＵ１はエラー割込み信号を受信する
と、エラー検出回路４６に保持されたエラー情報を読出
し、どの入出力装置でエラーが発生したのかを判断す
る。
と、エラー検出回路４６に保持されたエラー情報を読出
し、どの入出力装置でエラーが発生したのかを判断す
る。
【００２０】
【発明が解決しようとする課題】上述した従来のバスア
ダプタでは、バッファに格納されたデータが転送される
入出力装置で転送を続行できないエラーが発生すると、
そのエラーの発生がエラー検出回路からＣＰＵに報告さ
れ、ＣＰＵでエラー処理が実行される。
ダプタでは、バッファに格納されたデータが転送される
入出力装置で転送を続行できないエラーが発生すると、
そのエラーの発生がエラー検出回路からＣＰＵに報告さ
れ、ＣＰＵでエラー処理が実行される。
【００２１】このとき、バスアダプタのバッファにはエ
ラーとなった入出力装置へのデータが残ったままとなる
ので、そのデータを当該入出力装置が受取らない限り、
そのデータに続いてバッファに格納されたデータを他の
正常な入出力装置に転送することができず、システムダ
ウンを招くこととなる。
ラーとなった入出力装置へのデータが残ったままとなる
ので、そのデータを当該入出力装置が受取らない限り、
そのデータに続いてバッファに格納されたデータを他の
正常な入出力装置に転送することができず、システムダ
ウンを招くこととなる。
【００２２】そこで、本発明の目的は上記の問題点を解
消し、データ転送中の入出力装置に障害が発生しても、
システムダウンを招くことなく処理を続行することがで
きるバスアダプタを提供することにある。
消し、データ転送中の入出力装置に障害が発生しても、
システムダウンを招くことなく処理を続行することがで
きるバスアダプタを提供することにある。
【００２３】
【課題を解決するための手段】本発明によるバスアダプ
タは、中央処理装置から入出力装置に転送すべきデータ
を保持する保持手段を有するバスアダプタであって、前
記保持手段の保持内容が前記入出力装置に転送されてい
る時の障害を検出する検出手段と、前記検出手段で前記
障害が検出されたときに当該障害が検出された入出力装
置に転送すべきデータを前記保持手段から取出して廃棄
する廃棄手段とを備えている。
タは、中央処理装置から入出力装置に転送すべきデータ
を保持する保持手段を有するバスアダプタであって、前
記保持手段の保持内容が前記入出力装置に転送されてい
る時の障害を検出する検出手段と、前記検出手段で前記
障害が検出されたときに当該障害が検出された入出力装
置に転送すべきデータを前記保持手段から取出して廃棄
する廃棄手段とを備えている。
【００２４】本発明による他のバスアダプタは、中央処
理装置から入出力装置にブロック転送すべきデータと当
該ブロック転送の最終単位であることを示す最終情報と
を保持する保持手段を有するバスアダプタであって、前
記保持手段の保持内容が前記入出力装置に転送されてい
る時の障害を検出する検出手段と、前記検出手段で前記
障害が検出されたときに当該障害が検出された入出力装
置に転送すべきデータを前記最終情報が検出されるまで
前記保持手段から取出して廃棄する廃棄手段とを備えて
いる。
理装置から入出力装置にブロック転送すべきデータと当
該ブロック転送の最終単位であることを示す最終情報と
を保持する保持手段を有するバスアダプタであって、前
記保持手段の保持内容が前記入出力装置に転送されてい
る時の障害を検出する検出手段と、前記検出手段で前記
障害が検出されたときに当該障害が検出された入出力装
置に転送すべきデータを前記最終情報が検出されるまで
前記保持手段から取出して廃棄する廃棄手段とを備えて
いる。
【００２５】本発明による別のバスアダプタは、上記の
構成のほかに、前記保持手段から前記障害が検出された
入出力装置に転送すべきデータがすべて廃棄されたこと
を前記中央処理装置に通知する手段を具備している。
構成のほかに、前記保持手段から前記障害が検出された
入出力装置に転送すべきデータがすべて廃棄されたこと
を前記中央処理装置に通知する手段を具備している。
【００２６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００２７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ＣＰＵ１は共通バス１００
を介してバスアダプタ２に接続され、バスアダプタ２を
経由して入出力装置３−１〜３−３にデータ転送を行
う。
ック図である。図において、ＣＰＵ１は共通バス１００
を介してバスアダプタ２に接続され、バスアダプタ２を
経由して入出力装置３−１〜３−３にデータ転送を行
う。
【００２８】バスアダプタ２は共通バス１００を通して
ＣＰＵ１からデータを引取り、そのデータを共通バス１
１０を通して入出力装置３−１〜３−３に転送する。
尚、共通バス１００，１１０は夫々制御信号線１０１，
１１１と、データ線１０２，１１２と、エンドビット信
号線１０３，１１３とから構成されている。
ＣＰＵ１からデータを引取り、そのデータを共通バス１
１０を通して入出力装置３−１〜３−３に転送する。
尚、共通バス１００，１１０は夫々制御信号線１０１，
１１１と、データ線１０２，１１２と、エンドビット信
号線１０３，１１３とから構成されている。
【００２９】また、バスアダプタ２はバッファ２１と、
共通バス制御部２２，２５と、ライトイネーブル生成回
路２３と、リードイネーブル生成回路２４と、エラー検
出回路２６と、パージパルス生成回路２７と、オア（Ｏ
Ｒ）回路２８とから構成されている。
共通バス制御部２２，２５と、ライトイネーブル生成回
路２３と、リードイネーブル生成回路２４と、エラー検
出回路２６と、パージパルス生成回路２７と、オア（Ｏ
Ｒ）回路２８とから構成されている。
【００３０】バスアダプタ２のバッファ２１はファース
トイン・ファーストアウト機能を持つバッファで、共通
バス１００のデータ線１０２及びエンドビット信号線１
０３上のデータ及びエンドビット信号を格納する。ここ
で、エンドビット信号は１トランザクションの最終デー
タを示す情報である。
トイン・ファーストアウト機能を持つバッファで、共通
バス１００のデータ線１０２及びエンドビット信号線１
０３上のデータ及びエンドビット信号を格納する。ここ
で、エンドビット信号は１トランザクションの最終デー
タを示す情報である。
【００３１】バッファ２１はライトイネーブル生成回路
２３からライトパルス信号が入力されたときにデータ及
びエンドビット信号を格納し、リードイネーブル生成回
路２４からリードパルス信号が入力されたときに格納し
ているデータ及びエンドビット信号を送出する。また、
バッファ２１はデータがないときにエンプティフラグ信
号線１２４上のエンプティフラグ信号をオンにする。
２３からライトパルス信号が入力されたときにデータ及
びエンドビット信号を格納し、リードイネーブル生成回
路２４からリードパルス信号が入力されたときに格納し
ているデータ及びエンドビット信号を送出する。また、
バッファ２１はデータがないときにエンプティフラグ信
号線１２４上のエンプティフラグ信号をオンにする。
【００３２】共通バス制御部２２は共通バス１００の制
御信号線１０１を介して入出力装置３−１〜３−３との
間のデータ転送のための制御信号をＣＰＵ１との間で送
受信する。
御信号線１０１を介して入出力装置３−１〜３−３との
間のデータ転送のための制御信号をＣＰＵ１との間で送
受信する。
【００３３】ライトイネーブル生成回路２３は共通バス
１００の制御信号線１０１上の制御信号を監視し、特に
データ転送中信号によってデータ及びエンドビット信号
をバッファ２１に格納するタイミング信号であるライト
パルス信号を生成し、そのライトパルス信号をライトパ
ルス信号線１２１を介してバッファ２１に出力する。
１００の制御信号線１０１上の制御信号を監視し、特に
データ転送中信号によってデータ及びエンドビット信号
をバッファ２１に格納するタイミング信号であるライト
パルス信号を生成し、そのライトパルス信号をライトパ
ルス信号線１２１を介してバッファ２１に出力する。
【００３４】共通バス制御部２５は共通バス１１０の制
御信号線１１１を介して入出力装置３−１〜３−３との
間のデータ転送のための制御信号を入出力装置３−１〜
３−３との間で送受信する。特に、共通バス制御部２５
はバッファ２１からのエンプティフラグ信号線１２４上
のエンプティフラグ信号がオフになると、データ転送を
起動制御する。
御信号線１１１を介して入出力装置３−１〜３−３との
間のデータ転送のための制御信号を入出力装置３−１〜
３−３との間で送受信する。特に、共通バス制御部２５
はバッファ２１からのエンプティフラグ信号線１２４上
のエンプティフラグ信号がオフになると、データ転送を
起動制御する。
【００３５】リードイネーブル生成回路２４は共通バス
１１０の制御信号線１１１上の制御信号を監視し、特に
データ転送中信号によってデータ及びエンドビット信号
をバッファ２１から取出すタイミング信号であるリード
パルス信号を生成し、そのリードパルス信号をリードパ
ルス信号線１２２を介してオア回路２８に出力する。
１１０の制御信号線１１１上の制御信号を監視し、特に
データ転送中信号によってデータ及びエンドビット信号
をバッファ２１から取出すタイミング信号であるリード
パルス信号を生成し、そのリードパルス信号をリードパ
ルス信号線１２２を介してオア回路２８に出力する。
【００３６】エラー検出回路２６は共通バス１１０の制
御信号線１１１及びデータ線１０２上の制御信号及びデ
ータを監視し、データ転送時に入出力装置３−１〜３−
３にエラーが発生してバッファ４１のデータを転送でき
ない状態を検出すると、エラー検出信号線１２６によっ
てエラーの発生をパージパルス生成回路２７に通知す
る。このとき、エラー検出回路４６は入出力装置３−１
〜３−３のうちのどの装置でエラーが発生したのかを保
持する。
御信号線１１１及びデータ線１０２上の制御信号及びデ
ータを監視し、データ転送時に入出力装置３−１〜３−
３にエラーが発生してバッファ４１のデータを転送でき
ない状態を検出すると、エラー検出信号線１２６によっ
てエラーの発生をパージパルス生成回路２７に通知す
る。このとき、エラー検出回路４６は入出力装置３−１
〜３−３のうちのどの装置でエラーが発生したのかを保
持する。
【００３７】パージパルス生成回路２７はエラー検出回
路２６からエラー検出信号を受信すると、パージパルス
信号を生成し、そのパージパルス信号をパージパルス信
号線１２７を介してオア回路２８に出力する。
路２６からエラー検出信号を受信すると、パージパルス
信号を生成し、そのパージパルス信号をパージパルス信
号線１２７を介してオア回路２８に出力する。
【００３８】また、パージパルス生成回路２７はバッフ
ァ２１からエンドビット信号が入力されると、パージ完
了割込み信号線１２８を介してＣＰＵ１にパージ完了割
込み信号を送出する。
ァ２１からエンドビット信号が入力されると、パージ完
了割込み信号線１２８を介してＣＰＵ１にパージ完了割
込み信号を送出する。
【００３９】オア回路２８はリードパルス信号線１２２
を介して入力されるリードパルス信号と、パージパルス
信号線１２７を介して入力されるパージパルス信号との
オアをとり、そのオアの結果をリードパルス信号線１２
３を介してバッファ２１に出力する。
を介して入力されるリードパルス信号と、パージパルス
信号線１２７を介して入力されるパージパルス信号との
オアをとり、そのオアの結果をリードパルス信号線１２
３を介してバッファ２１に出力する。
【００４０】図２は図１のパージパルス生成回路２７の
構成を示すブロック図である。図において、パージパル
ス生成回路２７はパージフリップフロップ（以下、パー
ジＦＦとする）２７ａと、インバータ２７ｂと、アンド
（ＡＮＤ）回路２７ｃ，２７ｄとから構成されている。
構成を示すブロック図である。図において、パージパル
ス生成回路２７はパージフリップフロップ（以下、パー
ジＦＦとする）２７ａと、インバータ２７ｂと、アンド
（ＡＮＤ）回路２７ｃ，２７ｄとから構成されている。
【００４１】パージＦＦ２７ａはエラー検出信号線１２
６上のエラー検出信号をセット条件とし、エンドビット
信号線１１３上のエンドビット信号をリセット条件とす
るセットリセットフリップフロップ（Ｓ−Ｒ−ＦＦ）で
あり、パージ中信号線１３０を介してアンド回路２７
ｃ，２７ｄにパージ中信号を出力する。
６上のエラー検出信号をセット条件とし、エンドビット
信号線１１３上のエンドビット信号をリセット条件とす
るセットリセットフリップフロップ（Ｓ−Ｒ−ＦＦ）で
あり、パージ中信号線１３０を介してアンド回路２７
ｃ，２７ｄにパージ中信号を出力する。
【００４２】インバータ２７ｂはエンドビット信号線１
１３上のエンドビット信号を反転してアンド回路２７ｄ
に出力する。
１３上のエンドビット信号を反転してアンド回路２７ｄ
に出力する。
【００４３】アンド回路２７ｃはエンドビット線１１３
上のエンドビットとパージ中信号線１３０上のパージ中
信号とのアンドをとり、そのアンドの結果をパージ完了
割込み信号線１２８上に出力する。
上のエンドビットとパージ中信号線１３０上のパージ中
信号とのアンドをとり、そのアンドの結果をパージ完了
割込み信号線１２８上に出力する。
【００４４】アンド回路２７ｄはインバータ２７ｂで反
転されたエンドビット信号とパージ中信号線１３０上の
パージ中信号とのアンドをとり、そのアンドの結果をパ
ージパルス信号線１２７上に出力する。
転されたエンドビット信号とパージ中信号線１３０上の
パージ中信号とのアンドをとり、そのアンドの結果をパ
ージパルス信号線１２７上に出力する。
【００４５】すなわち、パージパルス信号はパージＦＦ
２７ａからのパージ中信号をエンドビット信号でマスク
した期間信号であり、パージ完了割込み信号はパージＦ
Ｆ２７ａからのパージ中信号とエンドビット信号との論
理積で構成されたパージ処理終了通知信号である。
２７ａからのパージ中信号をエンドビット信号でマスク
した期間信号であり、パージ完了割込み信号はパージＦ
Ｆ２７ａからのパージ中信号とエンドビット信号との論
理積で構成されたパージ処理終了通知信号である。
【００４６】図３は本発明の一実施例の動作を示すタイ
ミングチャートである。これら図１〜図３を用いて本発
明の一実施例の動作について説明する。
ミングチャートである。これら図１〜図３を用いて本発
明の一実施例の動作について説明する。
【００４７】ＣＰＵ１は共通バス１００の制御信号線１
０１上に起動信号を出力することで、バスアダプタ２へ
のデータ転送を起動する。その後に、ＣＰＵ１は共通バ
ス１００の制御信号線１０１にデータ転送中信号を出力
し、データ線１０２上に入出力装置３−１〜３−３への
データＡ0 ，Ａ1 ，Ｂ0 〜Ｂ2 ，Ｃ0 ，Ｃ1 ，……を順
次出力する。
０１上に起動信号を出力することで、バスアダプタ２へ
のデータ転送を起動する。その後に、ＣＰＵ１は共通バ
ス１００の制御信号線１０１にデータ転送中信号を出力
し、データ線１０２上に入出力装置３−１〜３−３への
データＡ0 ，Ａ1 ，Ｂ0 〜Ｂ2 ，Ｃ0 ，Ｃ1 ，……を順
次出力する。
【００４８】バスアダプタ２はＣＰＵ１によって起動さ
れると、ライトイネーブル生成回路２３で生成されたラ
イトパルス信号によってデータ線１０２上のデータＡ0
，Ａ1 ，Ｂ0 〜Ｂ2 ，Ｃ0 ，Ｃ1 ，……を順次バッフ
ァ２１に取込む。
れると、ライトイネーブル生成回路２３で生成されたラ
イトパルス信号によってデータ線１０２上のデータＡ0
，Ａ1 ，Ｂ0 〜Ｂ2 ，Ｃ0 ，Ｃ1 ，……を順次バッフ
ァ２１に取込む。
【００４９】この場合、１トランザクションの最終デー
タＡ1 ，Ｂ2 ，Ｃ1 ，……がバッファ２１に取込まれる
ときには、エンドビット信号線１０３上のエンドビット
信号もバッファ２１に取込まれる。
タＡ1 ，Ｂ2 ，Ｃ1 ，……がバッファ２１に取込まれる
ときには、エンドビット信号線１０３上のエンドビット
信号もバッファ２１に取込まれる。
【００５０】バッファ２１にデータＡ0 が取込まれる
と、バッファ２１から共通バス制御部２５へのエンプテ
ィフラグ信号線１２４上のエンプティフラグ信号がオフ
になる。共通バス制御部２５はこのエンプティフラグ信
号がオフになるのを契機としてバス起動パルス信号を生
成し、そのバス起動パルス信号をバス起動パルス信号線
１２５を介してリードイネーブル生成回路２４に出力す
る。
と、バッファ２１から共通バス制御部２５へのエンプテ
ィフラグ信号線１２４上のエンプティフラグ信号がオフ
になる。共通バス制御部２５はこのエンプティフラグ信
号がオフになるのを契機としてバス起動パルス信号を生
成し、そのバス起動パルス信号をバス起動パルス信号線
１２５を介してリードイネーブル生成回路２４に出力す
る。
【００５１】その後、共通バス制御部２５は共通バス１
１０の制御信号線１１１上に起動信号を出力すること
で、入出力装置３−１へのデータ転送を起動するととも
に、バス起動パルス信号をバス起動パルス信号線１２５
上に出力し、データ転送中信号を制御信号線１１１上に
出力する。
１０の制御信号線１１１上に起動信号を出力すること
で、入出力装置３−１へのデータ転送を起動するととも
に、バス起動パルス信号をバス起動パルス信号線１２５
上に出力し、データ転送中信号を制御信号線１１１上に
出力する。
【００５２】入出力装置３−１との間のデータ転送が開
始されると、リードイネーブル生成回路２４は共通バス
制御部２５からのバス起動パルス信号によってリードパ
ルス信号を生成してリードパルス信号線１２２上に出力
する。
始されると、リードイネーブル生成回路２４は共通バス
制御部２５からのバス起動パルス信号によってリードパ
ルス信号を生成してリードパルス信号線１２２上に出力
する。
【００５３】このリードパルス信号によってバッファ２
１から１つ目のデータＡ0 が取出され、当該データＡ0
が共通バス１１０のデータ線１１２上に送出される。こ
の場合、リードイネーブル生成回路２４はデータ転送中
信号が出力される期間に有効なデータを出力するため
に、データ転送中信号の１つ前のタイミングでリードパ
ルス信号を出力する。
１から１つ目のデータＡ0 が取出され、当該データＡ0
が共通バス１１０のデータ線１１２上に送出される。こ
の場合、リードイネーブル生成回路２４はデータ転送中
信号が出力される期間に有効なデータを出力するため
に、データ転送中信号の１つ前のタイミングでリードパ
ルス信号を出力する。
【００５４】リードイネーブル生成回路２４は入出力装
置３−１から受信完了信号を受取ると、トランザクショ
ンの最終データ（データＡ1 ）が送出されるまで次のデ
ータのリードタイミングとしてリードパルス信号を生成
する。つまり、リードイネーブル生成回路２４は受信完
了信号に対してエンドビット出力中でマスクした期間リ
ードパルス信号を出力する。
置３−１から受信完了信号を受取ると、トランザクショ
ンの最終データ（データＡ1 ）が送出されるまで次のデ
ータのリードタイミングとしてリードパルス信号を生成
する。つまり、リードイネーブル生成回路２４は受信完
了信号に対してエンドビット出力中でマスクした期間リ
ードパルス信号を出力する。
【００５５】１トランザクションのデータ転送が終了し
ても、エンプティフラグ信号がオフであれば、すなわち
バッファ２１にデータが残っていれば、共通バス制御部
２５は次のトランザクションを入出力装置３−２にデー
タ転送するために、起動信号とバス起動パルス信号とデ
ータ転送中信号とを夫々出力する。
ても、エンプティフラグ信号がオフであれば、すなわち
バッファ２１にデータが残っていれば、共通バス制御部
２５は次のトランザクションを入出力装置３−２にデー
タ転送するために、起動信号とバス起動パルス信号とデ
ータ転送中信号とを夫々出力する。
【００５６】このとき、例えばデータＢ0 を送出した後
に、当該データＢ0 を受信する入出力装置３−２で転送
を続行できないエラーが発生すると、バッファ２１には
エラーとなった入出力装置３−２へのデータＢ1 ，Ｂ2
が残ったままとなる。
に、当該データＢ0 を受信する入出力装置３−２で転送
を続行できないエラーが発生すると、バッファ２１には
エラーとなった入出力装置３−２へのデータＢ1 ，Ｂ2
が残ったままとなる。
【００５７】エラー検出回路２６は入出力装置３−２で
エラーが発生してバッファ２１のデータを転送できない
状態を検出すると、入出力装置３−２でエラーが発生し
たことをエラー情報として保持するとともに、パージパ
ルス生成回路２７へのエラー検出信号線１２６にエラー
検出信号を出力する。
エラーが発生してバッファ２１のデータを転送できない
状態を検出すると、入出力装置３−２でエラーが発生し
たことをエラー情報として保持するとともに、パージパ
ルス生成回路２７へのエラー検出信号線１２６にエラー
検出信号を出力する。
【００５８】パージパルス生成回路２７はエラー検出回
路２６からエラー検出信号を受取ると、パージＦＦ２７
ａでパージ中信号を生成して出力する。このパージ中信
号をエンドビット信号出力中でマスクした信号がパージ
パルス生成回路２７からパージパルス信号として送出さ
れる。
路２６からエラー検出信号を受取ると、パージＦＦ２７
ａでパージ中信号を生成して出力する。このパージ中信
号をエンドビット信号出力中でマスクした信号がパージ
パルス生成回路２７からパージパルス信号として送出さ
れる。
【００５９】このパージパルス信号によってバッファ２
１に残った入出力装置３−２へのデータＢ1 ，Ｂ2 が取
出され、バスアダプタ２内で廃棄される。
１に残った入出力装置３−２へのデータＢ1 ，Ｂ2 が取
出され、バスアダプタ２内で廃棄される。
【００６０】パージＦＦ２７ａからのパージ中信号をエ
ンドビット信号でマスクするのはエンドビット信号のタ
イミングでさらにパージパルス信号を送出すると、次の
トランザクションのデータＣ0 ，Ｃ1 を読出すことがで
きるためである。
ンドビット信号でマスクするのはエンドビット信号のタ
イミングでさらにパージパルス信号を送出すると、次の
トランザクションのデータＣ0 ，Ｃ1 を読出すことがで
きるためである。
【００６１】上記のように、パージパルス生成回路２７
でパージパルス信号を生成し、バッファ２１のリードパ
ルス信号を必要なデータ数分送出することで、バッファ
２１に残されたデータ、つまりエラーが発生した入出力
装置３−２へのデータＢ1 ，Ｂ2 をすべて廃棄するため
のパージ処理を行う。
でパージパルス信号を生成し、バッファ２１のリードパ
ルス信号を必要なデータ数分送出することで、バッファ
２１に残されたデータ、つまりエラーが発生した入出力
装置３−２へのデータＢ1 ，Ｂ2 をすべて廃棄するため
のパージ処理を行う。
【００６２】エラーが発生した入出力装置３−２へのデ
ータＢ1 ，Ｂ2 をすべて廃棄しても、バッファ２１に次
のトランザクションのデータＣ0 ，Ｃ1 が格納されてい
ればエンプティフラグ信号はオフのままであるため、共
通バス制御部２５は入出力装置３−３に対して次のトラ
ンザクションのデータ転送を起動する。
ータＢ1 ，Ｂ2 をすべて廃棄しても、バッファ２１に次
のトランザクションのデータＣ0 ，Ｃ1 が格納されてい
ればエンプティフラグ信号はオフのままであるため、共
通バス制御部２５は入出力装置３−３に対して次のトラ
ンザクションのデータ転送を起動する。
【００６３】また、上記のパージ処理が終了すると、パ
ージパルス生成回路２７はパージ処理終了割込み信号線
１２８にパージ処理終了割込み信号を出力する。ＣＰＵ
１はパージ処理終了割込み信号を受信すると、どの入出
力装置でエラーが発生したのかを判断するために、エラ
ー検出回路２６に保持されたエラー情報を読出す。
ージパルス生成回路２７はパージ処理終了割込み信号線
１２８にパージ処理終了割込み信号を出力する。ＣＰＵ
１はパージ処理終了割込み信号を受信すると、どの入出
力装置でエラーが発生したのかを判断するために、エラ
ー検出回路２６に保持されたエラー情報を読出す。
【００６４】このように、バッファ２１に保持されたデ
ータの転送中にエラーが発生したことがエラー検出回路
２６で検出されたときに、パージパルス生成回路２７で
パージパルス信号を生成し、そのパージパルス信号によ
ってバッファ２１に残されたデータを取出して廃棄する
ことによって、データ転送中の入出力装置３−１〜３−
３に障害が発生しても、システムダウンを招くことなく
処理を続行することができる。
ータの転送中にエラーが発生したことがエラー検出回路
２６で検出されたときに、パージパルス生成回路２７で
パージパルス信号を生成し、そのパージパルス信号によ
ってバッファ２１に残されたデータを取出して廃棄する
ことによって、データ転送中の入出力装置３−１〜３−
３に障害が発生しても、システムダウンを招くことなく
処理を続行することができる。
【００６５】
【発明の効果】以上説明したように本発明によれば、中
央処理装置から入出力装置に転送すべきデータを保持す
る保持手段の保持内容の入出力装置への転送時における
障害が検出されたときに当該障害が検出された入出力装
置に転送すべきデータを保持手段から取出して廃棄する
ことによって、データ転送中の入出力装置に障害が発生
しても、システムダウンを招くことなく処理を続行する
ことができるという効果がある。
央処理装置から入出力装置に転送すべきデータを保持す
る保持手段の保持内容の入出力装置への転送時における
障害が検出されたときに当該障害が検出された入出力装
置に転送すべきデータを保持手段から取出して廃棄する
ことによって、データ転送中の入出力装置に障害が発生
しても、システムダウンを招くことなく処理を続行する
ことができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１のパージパルス生成回路の構成を示すブロ
ック図である。
ック図である。
【図３】本発明の一実施例の動作を示すタイミングチャ
ートである。
ートである。
【図４】従来例の構成を示すブロック図である。
【図５】従来例の動作を示すタイミングチャートであ
る。
る。
１ ＣＰＵ ２ バスアダプタ ３−１〜３−３ 入出力装置 ２１ バッファ ２２，２５ 共通バス制御部 ２４ リードイネーブル生成回路 ２６ エラー検出回路 ２７ パージパルス生成回路 ２８ オア回路
Claims (5)
- 【請求項１】 中央処理装置から入出力装置に転送すべ
きデータを保持する保持手段を有するバスアダプタであ
って、前記保持手段の保持内容が前記入出力装置に転送
されている時の障害を検出する検出手段と、前記検出手
段で前記障害が検出されたときに当該障害が検出された
入出力装置に転送すべきデータを前記保持手段から取出
して廃棄する廃棄手段とを有することを特徴とするバス
アダプタ。 - 【請求項２】 前記廃棄手段は、前記検出手段で前記障
害が検出されたときに当該障害が検出された入出力装置
に転送すべきデータを前記保持手段から読出して廃棄す
るための廃棄パルスを生成する手段と、当該廃棄パルス
にしたがって前記保持手段から前記障害が検出された入
出力装置に転送すべきデータを読出す手段とを含むこと
を特徴とする請求項１記載のバスアダプタ。 - 【請求項３】 中央処理装置から入出力装置にブロック
転送すべきデータと当該ブロック転送の最終単位である
ことを示す最終情報とを保持する保持手段を有するバス
アダプタであって、前記保持手段の保持内容が前記入出
力装置に転送されている時の障害を検出する検出手段
と、前記検出手段で前記障害が検出されたときに当該障
害が検出された入出力装置に転送すべきデータを前記最
終情報が検出されるまで前記保持手段から取出して廃棄
する廃棄手段とを有することを特徴とするバスアダプ
タ。 - 【請求項４】 前記廃棄手段は、前記検出手段で前記障
害が検出されたときに当該障害が検出された入出力装置
に転送すべきデータを前記保持手段から読出して廃棄す
るための廃棄パルスを前記最終情報が検出されるまで生
成する手段と、当該廃棄パルスにしたがって前記保持手
段から前記障害が検出された入出力装置に転送すべきデ
ータを読出す手段とを含むことを特徴とする請求項３記
載のバスアダプタ。 - 【請求項５】 前記保持手段から前記障害が検出された
入出力装置に転送すべきデータがすべて廃棄されたこと
を前記中央処理装置に通知する手段を含むことを特徴と
する請求項１から請求項４のいずれか記載のバスアダプ
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041524A JPH07248996A (ja) | 1994-03-11 | 1994-03-11 | バスアダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041524A JPH07248996A (ja) | 1994-03-11 | 1994-03-11 | バスアダプタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07248996A true JPH07248996A (ja) | 1995-09-26 |
Family
ID=12610786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6041524A Withdrawn JPH07248996A (ja) | 1994-03-11 | 1994-03-11 | バスアダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07248996A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7085859B2 (en) | 2003-05-14 | 2006-08-01 | International Business Machines Corporation | Method, apparatus and program storage device for automatically presenting status from a host bus adapter until an error is detected |
-
1994
- 1994-03-11 JP JP6041524A patent/JPH07248996A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7085859B2 (en) | 2003-05-14 | 2006-08-01 | International Business Machines Corporation | Method, apparatus and program storage device for automatically presenting status from a host bus adapter until an error is detected |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2022083060A1 (zh) | Fifo存储器及fifo存储器的处理方法 | |
| JPH07248996A (ja) | バスアダプタ | |
| JP3206542B2 (ja) | バス接続装置 | |
| JPH0934831A (ja) | バスアダプタのデータ転送方式 | |
| JPH0683715A (ja) | メモリデータコピー方式 | |
| JP3027439B2 (ja) | タイムスプリットバスの制御回路 | |
| JPH04369756A (ja) | データ転送方法 | |
| JP2581041B2 (ja) | デ−タ処理装置 | |
| JPH02271449A (ja) | バス障害検出方式 | |
| JPH0210623B2 (ja) | ||
| JPH029251A (ja) | フレーミングエラー・ステータス回路 | |
| JPS6010379A (ja) | デ−タ処理システムのデ−タ転送方式 | |
| JP2708366B2 (ja) | データ処理システム及びその補助制御装置 | |
| JP2558728B2 (ja) | 異常割込み処理装置 | |
| JPH07118699B2 (ja) | 受信データエラー検出部試験方式 | |
| JPH02180451A (ja) | データ伝送方式 | |
| JPH02239356A (ja) | 擬似障害発生方式 | |
| JPH0459820B2 (ja) | ||
| JPS6128146B2 (ja) | ||
| GB2434668A (en) | A method of using a monitoring circuit to identify changes in status between two alarm signals | |
| JPH07295896A (ja) | 周辺装置および該周辺装置を用いた情報処理システム | |
| JPH02240754A (ja) | 情報処理装置 | |
| JPS61227451A (ja) | シリアルデ−タ通信制御用集積回路 | |
| JPH04266147A (ja) | バスアダプタ装置 | |
| JPS63273950A (ja) | 二重化メモリを備えたデ−タ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |