JPH0724908Y2 - サージ吸収回路 - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、直流電源又は交流電源を整流した電源回路に
侵入する誘電雷サージや他の機器で発生する誘導負荷開
閉サージの吸収回路に関する。

〔従来の技術〕

電源線間に発生する誘導雷サージや他の機器から発生す
る誘導負荷開閉サージ電圧は、数kVに達することもあ
り、ほとんどの場合、一瞬にして部品が破壊したり機能
が停止する。

したがって、そのようなサージ電圧から回路を保護する
ための手段として従来は第４図や第８図に示す方法があ
った。

第４図は、線間Ｒ−Ｓの両端に、ある一定以上の電圧が
印加されると内部抵抗が小さくなり、導通状態となって
電流を流し電圧の上昇を抑制する酸化亜鉛電圧依存性抵
抗素子９（以下バリスタという）を接続したもので、そ
れは第５図に示すような特性を持つ。

したがって、線間にバリスタ９のバリスタ電圧を越える
サージが侵入した場合、第６図に示すようにサージ電圧
がバリスタ電圧を越えた時点でバリスタ９の内部抵抗が
急激に低下してバリスタ９に電流が流れ、Ｒ−Ｓ端子間
電圧は、バリスタ９の〔内部抵抗〕×〔通過電流〕の値
によって決まる電圧に抑制される。

第８図は従来の他の手段であり、Ｒ−Ｓ端子間に一定の
ギャップを持つアレスタ10と抵抗11を直列に接続し、さ
らにアレスタ10にコンデンサ12を並列に接続したもので
ある。この場合のサージ吸収動作は、小サージに対して
はコンデンサ12と抵抗11のCR回路で吸収し、大サージの
場合は、一定のギャップを持つアレスタ10の極間が放電
することによりサージが吸収される。

〔考案が解決しようとする課題〕

前記の第４図に示す方式では、バリスタ９の電圧−電流
特性は第５図に示すようにバリスタ電圧を境に急峻な特
性を示す。しかしながら、バリスタ９は前述したように
電圧依存性抵抗素子であるため、バリスタ電圧のバラツ
キ及び諸特性により、バリスタ電圧は連続して印加でき
る許容印加電圧よりも高くなる。たとえば、バリスタ電
圧360Vのバリスタに連続して印加できる電圧は直流300
V、交流230Vである。

また、特性が直角的なカーブではないため、バリスタ９
に流れる電流が増大すれば、すなわち大きなサージの場
合は、バリスタ９の制限電圧が上昇する。これらは、バ
リスタ自身の特性に起因するものであり、回路的な工夫
では解決できない。

第７図は前述した状況を電流−電圧特性で表現したもの
であるが、図に示すように、バリスタの連続印加許容電
圧V₂は、線間電圧V₁の電圧変動を考慮して、線間電圧V₁
よりα_１だけ高い値に設定する。次にバリスタ電圧V₃で
あるが、前述した通り、連続印加許容電圧V₂より高くな
るので、連続印加許容電圧V₂に対してα_２分、高い値に
なる。したがって、機器の破壊電圧V₄との裕度はα_３と
なる。

このような関係において、サージが侵入した場合、バリ
スタ９はサージ電圧がバリスタ電圧V₃に達した段階で、
電圧を制限するように働くが、バリスタ９の制限電圧V₅
はバリスタ電流が増大するに従って上昇する。

その結果、バリスタ電流がＡ点を越えるような大きなサ
ージの場合は制限電圧V₅が機器の破壊電圧V₄を越えてし
まい、破壊するという問題があった。

また、さらにはAC400V回路に使用する電子機器において
は、線間電圧が高くなるのに対して、機器の破壊電圧値
の要因となる電子部品の耐圧値の高いものがない。たと
えば、あるバリスタをAC400Vで使用した場合、連続印加
許容電圧は電圧変動を考慮したとき少なくともAC460Vの
ものを選定する必要があるが、この場合のバリスタ電圧
は750Vとなる。

これに対し、第10図に示すように電源端子間に直接接続
される一般的な整流ダイオード13やスイツチング素子14
等の破壊電圧は1000V程度のものが最高であり、第７図
のα_３が狭くなり、裕度が小さくなる。したがって、ち
ょっとしたサージ電流が流れても制限電圧は破壊電圧を
越えてしまう。因みに、バリスタ電圧750Vのバリスタの
場合、一般住宅地で発生する一般的なサージ電流とされ
ている100Aの電流でも制限電圧は1350Vとなる。このよ
うに、AC400V回路では実用上使用できないという問題が
あった。

次に、第８図の方式の問題点であるが、小さいサージに
対してはコンデンサ12と抵抗11の作用により、制限電圧
も低く、良好な吸収特性が得られる。また大きなサージ
の場合は、一定のギャップを持つアレスタ10が放電して
電流を流すため、サージ電流吸収能力としては優れてい
る。しかし、ギャップ式のアレスタ10は、応答速度が遅
いため、第９図に示すように、線間電圧が放電開始電圧
を過ぎても放電せずに上昇し、機器の破壊電圧を越えて
破損するなどの問題があった。

そこで本考案は、線間電圧の高い所で使用する機器にお
いても、侵入してくるサージを機器の破壊電圧以下に抑
制し、機器の破損を防止することを目的とする。

〔課題を解決するための手段〕

この目的を達成するため、本考案のサージ吸収回路は、
電源線間の両端に第１のサージ吸収素子を接続し、前記
第１のサージ吸収素子の接続点と整流ダイオードの交流
入力端子との間に制限抵抗を接続し、前記整流ダイオー
ドの＋端子と−端子との間に、一定電圧を越えると導通
する素子によってオンする第２のサージ吸収素子を設け
たことを特徴とする。

〔作用〕

第２図（ａ）は本考案の概要を示す説明図である。第４
図に示すバリスタ９によるサージ吸収方法は、バリスタ
電流によって制限電圧が上昇する欠点を除けば回路が簡
単でサージ吸収能力が高く、安価であるなどの多くの利
点をもつ。したがって、本考案は従来のバリスタ電圧V₃
（第１のバリスタ電圧）と、機器の破壊電圧V₄の差α_３
の範囲に第２のバリスタ電圧V₆をもつ第２の吸収回路を
設けて、制限電圧の上昇を防止しようとするものであ
る。

つまり、第１段階としてサージ吸収能力が大きい素子
（例えばバリスタ）によってサージを吸収すると同時
に、制限電圧が第２のバリスタ電圧V₆に達した時点で第
２の吸収回路を動作させ、制限電圧がこれ以上上昇しな
いようにする。

この場合、第２のバリスタ電圧V₆はα_３の範囲に設定す
る必要があるが、α_３の範囲は前述したように狭い。し
たがって、バリスタ電圧値にバラツキ幅がなく正確な電
圧検出素子を使用することが必要である。これは第２の
吸収回路を精度の高い電子回路で構成することで解決で
きる。

次に制限電圧を上昇させないための手段であるが、第２
の吸収素子としては、応答速度が速いことが条件となる
ため、電界効果トランジスタ（以下パワーMOSFETとい
う）が適する。

しかし、一般的にパワーMOSFETはオンとなった時でも数
Ωの内部抵抗（オン抵抗）を持っている。従って、この
第２吸収素子であるパワーMOSFETに大きな電流が流れる
と、先に述べたバリスタと同様に内部抵抗×通過電流に
よる電圧が発生するため、制限電圧が上昇してしまう。

これを解決する手段として、第１の吸収素子の後段に直
列に電流制限用の抵抗を接続して、第２のサージ吸収回
路に流れる電流を制限する。このように第１段の吸収素
子と組み合わせることにより、電流制限用抵抗を小型化
することができる。また、第２の吸収素子であるパワー
MOSFETの定格も小さくてよい。

これにより、パワーMOSFET両端の電圧上昇はほとんど無
視できるようになり、制限電圧は第２のバリスタ電圧以
上は上昇することがない。第２図（ｂ）は本考案の電流
対電圧特性図である。

このようにして、本考案により、線間電圧が高い場合で
も確実に保護ができる。

〔実施例〕

以下、本考案を実施例に基づいて具体的に説明する。

第１図は本考案の実施例を示す回路図であり、Ｒ−Ｓ端
子間に第１の吸収素子であるバリスタ１を接続し、バリ
スタ１と整流ダイオード３との間に制限抵抗２を接続す
る。整流ダイオード３の＋端子と−端子の間には、第２
のバリスタ電圧を決定するためのツェナーダイオード４
と、ツェナーダイオード４によってオンする第２の吸収
素子のパワーMOSFET8が接続される。

第１図の実施例の動作について説明する。

Ｒ−Ｓ端子間にサージが侵入すると、第１の吸収素子で
あるバリスタ１が導通状態となってバリスタ電流が流
れ、その電流とバリスタ１の内部抵抗の積となる電圧ま
で抑制される。サージはここで先ずある値まで抑制され
る。これらの一連の過渡的電圧の変化は、整流ダイオー
ド３を通して第２の吸収回路にも現れるため、整流ダイ
オード３の＋，−端子電圧がツェナーダイオード４のツ
ェナー電圧に達した段階（第２のバリスタ電圧）でツェ
ナーダイオード４が導通し、抵抗５を通ってパワーMOSF
ET8のゲートに印加される。これにより、パワーMOSFET8
はオンとなり、制限抵抗２によって制限された電流がパ
ワーMOSFET8に流れる。

一般的にパワーMOSFETはオンとなった時でも数Ωの内部
抵抗を持っているが、制限抵抗２により限流されている
ため、内部抵抗と電流の積も小さい。

つまり、第１の吸収素子であるバリスタ１と第２の吸収
回路のカスケード動作により、最終的にはツェナーダイ
オード４のツェナー電圧（第２のバリスタ電圧）まで抑
制されることになる。

パワーMOSFET8のゲートと整流ダイオード３の一端子に
設けられたツェナーダイオード６はパワーMOSFET8のゲ
ート保護用であり、異常電圧が加わった場合導通し、パ
ワーMOSFET8の破壊を防ぐ。

この第１図の実施例では、回路構成が制御電源を必要と
しない構成としているため、落雷等で停電状態となった
ときでも、侵入して来たサージを確実に吸収でき、信頼
性の高い機器を提供することができる。

なお、第１図は交流電源で使用する場合の例であるが、
直流電源で使用してもよい。また、直流電源のみで使用
する場合は、整流ダイオード３を省略することができ
る。

第３図は他の実施例を示したもので、第２のバリスタ電
圧を決める素子としてコンパレータを用いたものであ
る。

その動作を説明すると、Ｒ−Ｓ端子間に通常の電圧が印
加されている場合、第２のバリスタ電圧を決定するコン
パレータ20の−入力端子には制御電源15の出力を抵抗1
6,17で分圧し、基準電圧として印加する。また、コンパ
レータ20の＋入力端子には、整流器22の出力電圧が第２
のバリスタ電圧になった時に前記−入力端子の電圧を越
える電圧となるよう、抵抗18,19によって調整した電圧
を印加しておく。したがって、Ｒ−Ｓ端子間電圧が通常
の電圧であると、コンパレータ20の出力は０であり、第
２の吸収素子21はオフとなったままであるが、Ｒ−Ｓ端
子間にサージが侵入し、第１の吸収素子１の制限電圧が
第２のバリスタ電圧になるとコンパレータ20の＋入力端
子電圧は基準である−入力端子電圧より高くなり、コン
パレータ20の出力は１となる。これにより、第２の吸収
素子21がオンとなって制限電圧の上昇を防ぐ。

〔考案の効果〕

以上に述べたように、本考案はサージ吸収能力が高い第
１の吸収素子と、その後に第２の吸収回路に流れる電流
を制限する抵抗と、正確なバリスタ電圧を持つ第２の吸
収回路を設けて、カスケード的にサージ電圧を吸収する
こととしている。これにより、AC400V回路で使用する機
器においても耐圧1000Vの素子が使用できるようにな
り、確実に保護することができる。

また、第１の吸収回路でサージエネルギの大部分を吸収
するため、第２の吸収回路で処理するエネルギが小さく
て済み、これによって、第２の吸収回路へ流れる電流を
制限する抵抗の小型化、第２の吸収素子の小型化が可能
となり、安価でサージ吸収能力が大きな回路とすること
ができる。

【図面の簡単な説明】

第１図は本考案の実施例を示す回路図、第２図は本考案
の作用を説明する説明図、第３図は本考案の他の実施例
を示す回路図、第４図は従来のバリスタを使用したサー
ジ吸収回路の例を示す回路図、第５図はバリスタの電圧
−電流特性図、第６図はバリスタによるサージ吸収効果
の説明図、第７図は各電圧の関係を示す説明図、第８図
はアレスタを使用したサージ吸収回路の例を示す回路
図、第９図はアレスタによるサージ吸収効果の説明図、
第10図は一般的な負荷の保護回路の例を示す回路図であ
る。 1:バリスタ（第１の吸収素子） 2:制限抵抗 3:整流ダイオード 4:ツェナーダイオード 5:抵抗 6:ツェナーダイオード 8:パワーMOSFET（第２の吸収素子） 15:制御電源 16,17,18,19:抵抗 20:コンパレータ 21:パワーMOSFET（第２の吸収素子）

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】電源線間の両端に第１のサージ吸収素子
   （１）を接続し、前記第１のサージ吸収素子（１）の接
   続点と整流ダイオード（３）の交流入力端子との間に制
   限抵抗（２）を接続し、前記整流ダイオード（３）の＋
   端子と−端子との間に、一定電圧を越えると導通する素
   子（４）によってオンする第２のサージ吸収素子（８）
   を設けたことを特徴とするサージ吸収回路。