JPH07249368A

JPH07249368A - 電界放出素子及びその製造方法

Info

Publication number: JPH07249368A
Application number: JP6436094A
Authority: JP
Inventors: Shigeo Ito; 茂生伊藤; Teruo Watanabe; 照男渡辺; Hisataka Ochiai; 久隆落合; Junji Ito; 順司伊藤; Masatake Kanamaru; 正剛金丸
Original assignee: Agency of Industrial Science and Technology; Futaba Corp
Current assignee: Futaba Corp; National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1994-03-09
Filing date: 1994-03-09
Publication date: 1995-09-26
Anticipated expiration: 2014-05-17
Also published as: JP2892587B2

Abstract

(57)【要約】【目的】エミッタ材料の選択性、製造精度の保持、再
現性や均一性の保持。【構成】カソード層を形成するシリコン基板上、又は
ガラス基板状に形成されたカソード層に、マスク層を形
成しストライプ状にパターニングを行なう工程と、パタ
ーニングされたマスク層をマスクとしてカソード層をク
サビ状に加工しその表面に熱酸化膜又は陽極酸化膜を成
膜する工程と、酸化膜の上面側に絶縁層、制御電極層、
及び保護層を形成する工程と、エミッタの上方となるマ
スク層、保護層、及び酸化膜を除去しストライプ形状の
エミッタを形成する工程と、ストライプ形状のエミッタ
を櫛状に加工し屋根型形状のエミッタとする工程とが行
なわれてＦＥＣが製造されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコールドカソードとして
知られている電界放出素子及びその製造方法に関するも
のである。

【０００２】

【従来の技術】金属または半導体表面の印加電界を１０
⁹ ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）（以下、ＦＥＣ
という）と呼んでいる。

【０００３】近年、半導体加工技術を駆使して、ミクロ
ンサイズの電界放出カソードからなる面放出型の電界放
出カソードを作製することが可能となっており、電界放
出カソードを基板上に多数個形成したものは、その各エ
ミッタから放出された電子を蛍光面に照射することによ
ってフラットな表示装置や各種の電子装置を構成する素
子として期待されている。

【０００４】このような電界放出素子の製造方法の１つ
としてスピントの開発した回転斜め蒸着方法（米国特許
３７８９４７１号明細書）がある。スピント（SPINDT）
法によって製造されたＦＥＣを図４９（ａ）（ｂ）に示
す。図４９（ａ）のＦＥＣは、ガラス等の基板１００の
上にカソード電極となる薄膜導体層１０１が蒸着により
形成されており、さらにその上に不純物をドープしたＳ
ｉを成膜して抵抗層１０２が形成され、さらにＳｉＯ₂
によって絶縁層１０３が形成されている。そして、その
上にゲート電極層１０４となるＮｂが蒸着される。

【０００５】絶縁層１０３及びゲート電極層１０４には
ホール１１４が設けられ、このような基板のホール１１
４側にエミッタ材料であるＭｏを正蒸着によって堆積さ
せることによって、抵抗層１０２の上にコーン状のエミ
ッタ１１５が形成されている。

【０００６】このようなＦＥＣはコーン状のエミッタ１
１５とゲート電極層１０４との距離をサブミクロンとす
ることができるため、エミッタ１１５とゲート電極層１
０４間に僅か数十ボルトの電圧を印加することにより、
エミッタ１１５から電子を放出させることができる。

【０００７】また、図４９（ｂ）は３極管構造のＦＥＣ
を示し、これはゲート電極層１０４の上にもう１つ絶縁
層１０７を設け、その上に第２のゲート電極１０８を積
層したものである。この第２のゲート電極１０８はエミ
ッタから引き出された電子を集束させるための役割をな
すことになる。

【０００８】この図４９（ａ）（ｂ）のようなＦＥＣを
用いることで表示装置を構成することができ、例えば図
４９（ｂ）を用いた表示装置は図５０のように構成され
る。即ち、上記のＦＥＣがアレイ状に多数個形成されて
いる基板の上方に蛍光体材料が付着されているアノード
基板１１６を配置する。そして、第１ゲート１０４に対
して制御電圧Ｖ_G1、第２ゲート１０８に集束動作のため
の電圧Ｖ_G2を、またアノード電圧Ｖ_A を印加することに
より、エミッタ１１５から放出された電子によって蛍光
体を発光させることができ、表示装置とすることができ
る。

【０００９】

【発明が解決しようとする課題】ところで、このような
スピント法によりコーン上のエミッタを形成するＦＥＣ
では次のような問題点がある。エミッタコーンを蒸着と
いう比較的制御性の悪い方法で形成するため、エミッタ
形状／サイズやエミッタ−ゲート間の距離などの精度を
保ちにくい。特にエミッタの先端とゲートの位置関係は
電界放出特性に大きく関わるためエミッタ−ゲート間の
精度保持が困難なことは大きな欠点となる。さらに同様
の理由から、製造の再現性や均一性が保ちにくいという
問題もある。

【００１０】

【課題を解決するための手段】本発明はこのような問題
点に鑑みて、エミッタ材料の選択性、製造精度の良好な
保持、再現性や均一性の保持を容易に実現できる電界放
出素子及びその製造方法を提供することを目的とする。

【００１１】このため、電界放出素子としては、シリコ
ン基板によるカソードの一部エッチングにより形成され
た屋根型エミッタとこの屋根型エミッタに対応する制御
電極（第１ゲート）を有し、制御電極への印加電圧に応
じて電界放出がなされるように構成する。もしくは、こ
の構成においてさらに集束電極（第２ゲート）も設け
る。

【００１２】また、ガラス基板上に高融点材によりカソ
ードが形成されるとともに、該カソードの一部エッチン
グにより形成された屋根型エミッタとこの屋根型エミッ
タに対応する制御電極（第１ゲート）を有し、制御電極
への印加電圧に応じて電界放出がなされるように構成す
る。もしくは、この構成においてさらに集束電極（第２
ゲート）も設ける。

【００１３】また、シリコン基板によるカソードの一部
エッチングにより形成された屋根型エミッタと該屋根型
エミッタに対応する制御電極を有し、制御電極への印加
電圧に応じて電界放出がなされるように構成された電界
放出素子の製造方法としては、カソード層を形成するシ
リコン基板上にマスク層を形成しストライプ状にパター
ニングを行なう工程と、パターニングされたマスク層を
マスクとしてカソード層をクサビ状に加工しその表面に
熱酸化膜を成膜する工程と、熱酸化膜の上面側に絶縁
層、制御電極層、及び保護層を形成する工程と、エミッ
タの上方となるマスク層、保護層、及び熱酸化膜を除去
しストライプ形状のエミッタを形成する工程と、ストラ
イプ形状のエミッタを櫛状に加工し屋根型形状のエミッ
タとする工程とが、行なわれるようにする。

【００１４】また、これに加えて集束電極（第２ゲー
ト）が設けられる場合は、上記熱酸化膜の上面側に絶縁
層、制御電極層、及び保護層を形成する工程にかえて、
熱酸化膜の上面側に絶縁層、制御電極層を形成し、制御
電極のパターニングを行なった後においてさらに制御電
極層の上面側に絶縁層、集束電極層、及び保護層を形成
する工程が実行される。

【００１５】次に、ガラス基板上に高融点材によりカソ
ードが形成されるとともに、このカソードの一部エッチ
ングにより形成された屋根型エミッタとこの屋根型エミ
ッタに対応する制御電極を有し、制御電極への印加電圧
に応じて電界放出がなされるように構成された電界放出
素子の製造方法としては、ガラス基板上に形成されたカ
ソードライン上にマスク層を形成しストライプ状にパタ
ーニングを行なう工程と、パターニングされたマスク層
をマスクとしてカソードラインをクサビ状に加工しその
表面に陽極酸化膜を成膜する工程と、陽極酸化膜の上面
側に絶縁層、制御電極層、及び保護層を形成する工程
と、エミッタの上方となるマスク層、保護層、及び陽極
酸化膜を除去し、ストライプ形状のエミッタを形成する
工程と、ストライプ形状のエミッタを櫛状に加工し屋根
型形状のエミッタとする工程が実行されるようにする。

【００１６】また、これに加えて集束電極（第２ゲー
ト）が設けられる場合は、上記陽極酸化膜の上面側に絶
縁層、制御電極層、及び保護層を形成する工程にかえ
て、陽極酸化膜の上面側に絶縁層、制御電極層を形成
し、制御電極のパターニングを行なった後、制御電極層
の上面側に絶縁層、集束電極層、及び保護層を形成する
工程が実行される。

【００１７】

【作用】上記製造方法によれば、エミッタは制御性の高
いエッチングにより製造されるため、精度保持、再現性
保持が容易であり、また材料の選択性も広がる。さらに
エミッタとカソードが一体的に形成されることによる工
程の容易化や動作特性の均一化をはかることができる。
またエミッタを屋根型とすることで電子放出点が定ま
り、安定したエミッション電流が得られることにもな
る。

【００１８】

【実施例】以下、本発明の電界放出素子（ＦＥＣ）及び
その製造方法の実施例として、請求項１及び５に対応す
る第１の実施例、請求項２及び６に対応する第２の実施
例、請求項３及び７に対応する第３の実施例、請求項４
及び８に対応する第４の実施例について、順次説明して
いく。

【００１９】＜第１の実施例＞第１の実施例のＦＥＣを
図１に示す。図１において１０はカソード層でありシリ
コン基板（Ｓｉ）により形成されている。１１は屋根型
に形成されるエミッタでありカソード層と一体的にＳｉ
により形成されている。この屋根型エミッタ１１の幅Ｗ
とピッチＰについては、Ｐ／Ｗの値が２〜５程度の値と
なるように設定されている。１２は例えばＳｉＯ₂ によ
る絶縁層、１３はＮｂによる制御電極（ゲート）であ
る。

【００２０】このＦＥＣの製造方法を図２〜図１２によ
り説明する。なお、図２〜図１２において（ａ）は各工
程におけるＦＥＣの断面状態、（ｂ）は平面状態を示し
ている。（以下第２〜第４の実施例の製造方法の説明に
用いる各図においても同様）

【００２１】図２のようにまずシリコン基板Ｓｉを３種
の溶液で洗浄（ＲＣＡ洗浄）する。３種の溶液とは、ア
ンモニアと過酸化水素の溶液、ふっ化水素の溶液、塩酸
と過酸化水素の溶液である。

【００２２】次に洗浄したシリコン基板Ｓｉを酸化炉に
いれ、図３のように熱酸化膜ＳｉＯ₂ を成膜する。酸化
炉処理は、例えば１１００°Ｃで４〜５時間とし、Ｏ₂
ガスを流入する。

【００２３】次にストライプ状にレジストを付加してＢ
ＨＦエッチングを行ない、熱酸化膜ＳｉＯ₂ を図４のよ
うにストライプ状にパターニングする（なお、図面では
１本のパターンのみを示している）。

【００２４】ここでＲＩＥエッチングを行ない、図５の
ようにシリコン基板Ｓｉをクサビ状に加工する。ＲＩＥ
エッチングについては例えばＳＦ₆ ４０sccm、６Ｐａ、
１４０Ｗ、3.5minの条件で行なう。

【００２５】そしてこのように加工されたら、熱酸化炉
にいれて図６のように熱酸化膜ＳｉＯ₂ を成膜する。酸
化炉処理は、例えば１１００°Ｃで４〜５時間とし、Ｏ
₂ ガスを流入する。なお、この処理時間は、熱酸化膜Ｓ
ｉＯ₂ を取り除いた際のエミッタ先端部位が屋根状に先
鋭化するために好適な膜厚の熱酸化膜ＳｉＯ₂ が得られ
る時間に設定される。

【００２６】次に、その上面から絶縁層（ＳｉＯ₂ ）、
ゲート層（Ｎｂ）を蒸着し、さらに以後の工程における
保護膜としてアルミ層（Ａｌ）及びモリブデン層（Ｍ
ｏ）を蒸着して、図７に示す状態とする。

【００２７】そしてこれをＢＨＦエッチングによりエミ
ッタマスクとなっている層を除去し、図８の状態とす
る。ＢＨＦエッチング溶液に対してはＭｏ層が保護膜と
なるため、図示のようにエミッタ上方となる部位におい
て熱酸化膜ＳｉＯ₂ 等の各層が除去され、断面が略三角
でストライプ状のエミッタ突起が表出されることにな
る。

【００２８】次に、レジストＲを上面に付加してパター
ニングを行ない、図９のように非レジスト部分Ｒ_OPが形
成されるようにする。レジストＲのパターニングは、ス
トライプ状のエミッタ突起を櫛きりし、屋根型エミッタ
とするためのものであり、上述のように屋根型エミッタ
１１の幅ＷとピッチＰについてＰ／Ｗの値が２〜５程度
の値となるようにパターニングがなされる。そしてこの
状態でＲＩＥエッチングを行なう（ＳＦ₆ ４０sccm、
4.5Ｐａ、１００Ｗ、２min ）。なおこの際、Ａｌ層は
マスク層として機能する。

【００２９】ＲＩＥエッチングの終了後、レジストＲ及
びＡｌ層、Ｍｏ層を除去して図１０の状態とする。なお
Ａｌ層、Ｍｏ層の除去はリン硝酸により行なわれる。図
１０の状態とは、即ち、ストライプ状のエミッタ突起が
ＲＩＥエッチングにより櫛切り状に分断されて複数の屋
根型エミッタ１１として形成された状態である。

【００３０】次に図１１のようにレジストＲを付け、Ｒ
ＩＥエッチングを行なう（ＳＦ₆ ４０sccm、 4.5Ｐａ、
１００Ｗ、２０min 程度）。これによりゲートのパター
ニングがなされ、ＲＩＥエッチング後にレジストを除去
すると図１２のようになる。即ち、図１に示したＦＥＣ
の主要製造プロセスが終了される。

【００３１】＜第２の実施例＞第２の実施例のＦＥＣを
図１３に示す。図１３において２０はガラス基板、２１
はガラス基板２０上に形成されるカソード層である。こ
のカソード層はタンタル（Ｔａ）により形成されてい
る。２２は屋根型に形成されるエミッタでありカソード
層と一体的にＴａにより形成されている。屋根型エミッ
タ２２の幅ＷとピッチＰについては、Ｐ／Ｗの値が２〜
５程度の値となるように設定される。２３は例えばＳｉ
Ｏ₂ による絶縁層、２４はＮｂによる制御電極（ゲー
ト）である。

【００３２】このＦＥＣの製造方法を図１４〜図２５に
より説明する。まずガラス基板を洗浄し、図１４のよう
にガラス基板２０の表面にタンタルのスパッタリングを
行なう。そして、このＴａ膜に対して図１５のようにパ
ターニングを行ない、カソードラインとする。このパタ
ーニングは例えばＳｉガスによるＲＩＥエッチングで行
なう。

【００３３】次に図１６のようにスパッタリング又はプ
ラズマＣＶＤによりＳｉＯｘ膜を成膜する。そしてＣＨ
₄ ／Ｈ₂ ガスによるＲＩＥエッチングによりＳｉＯｘ膜
をストライプ状にパターニングを行ない、図１７の状態
とする（なお、図面では１本のパターンのみを示してい
る）。

【００３４】ここでパターニングされたＳｉＯｘ膜をマ
スクとして、ＳＦ₆ ガスを用いてＲＩＥエッチングを行
ない、図１８のようにＴａ層をクサビ状に加工する。そ
してこのように加工されたら、Ｈ₃ ＰＯ₄ 溶液中に入れ
て、Ｔａ表面の陽極酸化を行ない、図１９のように酸化
膜ＴａＯ₅ を成膜する。なお、この酸化処理時間は、酸
化膜ＴａＯ₅ を取り除いた際のエミッタ先端部位が屋根
状に先鋭化するために好適な膜厚の酸化膜ＴａＯ₅ が得
られる時間に設定される。

【００３５】次に、その上面から絶縁層（ＳｉＯ₂ ）、
ゲート層（Ｎｂ）を蒸着し、さらに以後の工程における
保護膜としてアルミ層（Ａｌ）及びモリブデン層（Ｍ
ｏ）を蒸着して、図２０に示す状態とする。

【００３６】そしてこれをＮａＯＨ溶液中に入れ、エミ
ッタマスクとなっている層を除去し、図２１の状態とす
る。ＮａＯＨ溶液に対してはＭｏ層が保護膜となるた
め、図示のようにエミッタ上方となる部位において酸化
膜ＴａＯ₅ 等の各層が除去され、断面が略三角でストラ
イプ状のエミッタ突起が表出されることになる。

【００３７】次に、レジストＲを上面に付加してパター
ニングを行ない、図２２のように非レジスト部分Ｒ_OPが
形成されるようにする。この状態でＳＦ₆ ガスによりＲ
ＩＥエッチングを行なう。なおこの際、Ａｌ層はマスク
層として機能する。

【００３８】ＲＩＥエッチングの終了後、レジストＲの
除去し、さらにＡｌ層、Ｍｏ層をリン硝酸により除去し
て図２３の状態とする。即ち、ストライプ状のエミッタ
突起がＲＩＥエッチングにより櫛切り状に分断されて複
数の屋根型エミッタ２２として形成された状態である。

【００３９】次に図２４のようにレジストＲを付け、Ｒ
ＩＥエッチングによりゲートのパターニングを行なう。
ＲＩＥエッチング後にレジストを除去すると図２５のよ
うになり、即ち、図１３に示したＦＥＣの主要製造プロ
セスが終了される。なお、この実施例ではカソード及び
エミッタはＴａにより生成したが、他にもＴｉ，Ｍｏ，
Ｎｄなどの高融点材料を用いるようにしてもよい。

【００４０】＜第３の実施例＞第３の実施例のＦＥＣを
図２６に示す。これは上記第１の実施例の構成に加え集
束電極（第２ゲート）を備えたものである。図２６に示
すようにシリコン基板（Ｓｉ）によるカソード層１０と
一体的に屋根型エミッタ１１が形成され、またＳｉＯ₂
による絶縁層１２、Ｎｂによる制御電極（第１ゲート）
１３に加え、ＳｉＯ₂ による絶縁層１４、Ｎｂによる集
束電極（第２ゲート）１５が設けられる。この場合も屋
根型エミッタ１１についてピッチＰ／幅Ｗは２〜５の値
とされる。

【００４１】このＦＥＣの製造方法を図２７〜図３４に
より説明する。この場合、図２７以前の工程は上記第１
の実施例の図２〜図６と同様であるので、図２〜図６に
より説明する。まず図２のようにシリコン基板ＳｉをＲ
ＣＡ洗浄し、次に洗浄したシリコン基板Ｓｉを酸化炉に
いれ、図３のように熱酸化膜ＳｉＯ₂ を成膜する。次に
ストライプ状にレジストを付加してＢＨＦエッチングを
行ない、熱酸化膜ＳｉＯ₂ を図４のようにストライプ状
にパターニングする。そしてＲＩＥエッチングを行な
い、図５のようにシリコン基板Ｓｉをクサビ状に加工
し、さらに熱酸化炉にいれて図６のように熱酸化膜Ｓｉ
Ｏ₂ を成膜する。

【００４２】次に、図２７のようにその上面から前記熱
酸化膜ＳｉＯ₂ 上に絶縁層（ＳｉＯ₂ ）、ゲート層（Ｎ
ｂ）を蒸着する。そしてゲート層（Ｎｂ）を図２８のよ
うにパターニングし、第１ゲート１３を形成する。第１
ゲート１３がパターニングされたら、その上面から絶縁
層（ＳｉＯ₂ ）、ゲート層（Ｎｂ）を蒸着し、さらに以
後の工程における保護膜としてアルミ層（Ａｌ）及びモ
リブデン層（Ｍｏ）を蒸着して、図２９に示す状態とす
る。

【００４３】そしてこれをＢＨＦエッチングによりエミ
ッタマスクとなっている層を除去し、図３０の状態とす
る。ＢＨＦエッチング溶液に対してはＭｏ層が保護膜と
なるため、図示のようにエミッタ上方となる部位におい
て熱酸化膜ＳｉＯ₂ 等の各層が除去され、断面が略三角
でストライプ状のエミッタ突起が表出されるとともにホ
ールが形成されることになる。

【００４４】次に、レジストＲを上面に付加してパター
ニングを行ない、図３１のように非レジスト部分Ｒ_OPが
形成されるようにする。レジストＲのパターニングは、
ストライプ状のエミッタ突起を櫛きりし、屋根型エミッ
タとするためのものであり、上述のように屋根型エミッ
タ１１の幅ＷとピッチＰについてＰ／Ｗの値が２〜５程
度の値となるようにパターニングがなされる。そしてこ
の状態でＡｌ層をマスク層としてＳＦ₆ ガスでＲＩＥエ
ッチングを行なう。

【００４５】ＲＩＥエッチングの終了後、レジストＲを
はがし、さらにリン硝酸でＡｌ層、Ｍｏ層を除去して図
３２の状態とする。この状態で、ストライプ状のエミッ
タ突起がＲＩＥエッチングにより櫛切り状に分断されて
複数の屋根型エミッタ１１として形成されている。

【００４６】次に図３３のようにレジストＲを付け、Ｒ
ＩＥエッチングを行なう。これにより第２ゲート（集束
電極）のパターニングがなされ、ＲＩＥエッチング後に
レジストを除去すると図３４のようになる。即ち、図２
６に示したＦＥＣの主要製造プロセスが終了される。

【００４７】＜第４の実施例＞第４の実施例のＦＥＣを
図３５に示す。これは上記第２の実施例の構成に加え集
束電極（第２ゲート）を備えたものである。図３５に示
すようにガラス基板２０上において、タンタル（Ｔａ）
によるカソード層２１と一体的に屋根型エミッタ２２が
形成され、またＳｉＯ₂ による絶縁層２３、Ｎｂによる
制御電極（第１ゲート）２４に加え、ＳｉＯ₂ による絶
縁層２５、Ｎｂによる集束電極（第２ゲート）２６が設
けられる。この場合も屋根型エミッタ２２についてピッ
チＰ／幅Ｗは２〜５の値とされる。

【００４８】このＦＥＣの製造方法を図１４〜図１９及
び図３６〜図４３により説明する。この場合、図３６ま
での工程は上記第２の実施例の図１４〜図１９と同様で
あり、まずガラス基板を洗浄し、図１４のようにガラス
基板２０の表面にタンタルのスパッタリングを行なう。
そして、このＴａ膜に対してＳｉガスによるＲＩＥエッ
チングで図１５のようにパターニングを行ないカソード
ラインとする。次に図１６のようにスパッタリング又は
プラズマＣＶＤによりＳｉＯｘ膜を成膜する。そしてＣ
Ｈ₄ ／Ｈ₂ ガスによるＲＩＥエッチングによりＳｉＯｘ
膜をストライプ状にパターニングを行ない、図１７の状
態とする。そしてパターニングされたＳｉＯｘ膜をマス
クとして、ＳＦ₆ ガスを用いてＲＩＥエッチングを行な
い、図１８のようにＴａ層をクサビ状に加工し、さらに
Ｈ₃ ＰＯ₄ 溶液中に入れて、Ｔａ表面の陽極酸化を行な
い、図１９のように酸化膜ＴａＯ₅ を成膜する。

【００４９】次に、その上面から絶縁層（ＳｉＯ₂ ）、
ゲート層（Ｎｂ）を蒸着して図３６の状態とする。そし
てゲート層（Ｎｂ）を図３７のようにパターニングし、
第１ゲート２４とする。第１ゲート２４がパターニング
されたら、その上面から絶縁層（ＳｉＯｘ）、ゲート層
（Ｎｂ）を蒸着し、さらに以後の工程における保護膜と
してアルミ層（Ａｌ）及びモリブデン層（Ｍｏ）を蒸着
して、図３８に示す状態とする。

【００５０】そしてこれをＮａＯＨ溶液中に入れ、エミ
ッタマスクとなっている層を除去し、図３９の状態とす
る。ＮａＯＨ溶液に対してはＭｏ層が保護膜となるた
め、図示のようにエミッタ上方となる部位において酸化
膜ＴａＯ₅ 等の各層が除去され、断面が略三角でストラ
イプ状のエミッタ突起が表出される。

【００５１】次に、レジストＲを上面に付加してパター
ニングを行ない、図４０のように非レジスト部分Ｒ_OPが
形成されるようにする。この状態でＳＦ₆ ガスによりＲ
ＩＥエッチングを行なう。この際、Ａｌ層はマスク層と
して機能する。

【００５２】ＲＩＥエッチングの終了後、レジストＲの
除去し、さらにＡｌ層、Ｍｏ層をリン硝酸により除去し
て図４１の状態とする。即ち、ストライプ状のエミッタ
突起がＲＩＥエッチングにより櫛切り状に分断されて複
数の屋根型エミッタ２２として形成された状態となる。

【００５３】次に図４２のようにレジストＲを付け、Ｒ
ＩＥエッチングにより第２ゲートのパターニングを行な
う。ＲＩＥエッチング後にレジストを除去すると図４３
のようになり、即ち、図３５に示したＦＥＣの主要製造
プロセスが終了される。

【００５４】なお、この実施例でもカソード及びエミッ
タの材料としてＴａのほかにＴｉ，Ｍｏ，Ｎｂなどの高
融点材料を用いることができる。

【００５５】＜各実施例に適用できる電極構造＞以上第
１〜第４の実施例としての電界放出素子及びその製造方
法について説明してきたが、これらの電界放出素子を用
いて表示装置を製造する場合の構成について以下説明す
る。

【００５６】図４４は実施例（ただし集束電極を備えた
例）のＦＥＣを用いた表示装置の一例としての概略的な
構成を示すものである。この表示装置１においては、表
示のための画像データがメモリ２に供給され、メモリ２
からタイミングコントローラ３の制御によって画像デー
タが読み出されてシフトレジスタ６に供給される。

【００５７】またタイミングコントローラ３はスキャン
側ドライバ４に対して垂直方向にスキャン動作が行なわ
れるように制御する。即ちこのスキャン側ドライバ４は
カソードＣ₁ 〜Ｃ_n に対して順次走査電圧を印加するこ
とになる。

【００５８】シフトレジスタ６からは１水平ライン分の
画像データがタイミングコントローラ３からのタイミン
グ信号に基づいてデータ側ドライバ５に供給され、１水
平ライン分で画像データに基づく電圧がゲートラインＧ
₁ 〜Ｇ_m に印加されることになる。なお、ゲートＧ₁ 〜
Ｇ_m は、それぞれ制御電極としての第１ゲートＧ_F と集
束電極としての第２ゲートＧ_S が絶縁部を介して積層さ
れた状態に形成されており、画像データは第１ゲートＧ
_F に印加されることになる。そして、各ゲートラインＧ
₁ 〜Ｇ_m における第２ゲートには第２ゲートドライバ７
から電圧が印加されている。なお、モノクロ表示装置の
場合は第２ゲートドライバ７は各ゲートラインＧ₁ 〜Ｇ
_m の第２ゲートに共通の電圧印加を行なえばよく、また
カラー表示装置の場合は、第２ゲートによって色選択が
行なわれるように第２ゲートドライバ７が動作を行なう
ようにしてもよい。

【００５９】なお、発光画素の選択、発光色の選択動作
については、カソード、第１ゲート、第２ゲート、もし
くはアノードによる選択など、その表示装置の構成に応
じて各種方式が考えられることはいうまでもない。

【００６０】表示領域においては、例えばガラス基板の
上にカソードＣ₁ 〜Ｃ_n が水平ライン方向に並べられ、
その上方には上記各実施例で説明したようなエミッタア
レイが形成されている。さらにその上部は各ゲートライ
ンＧ₁ 〜Ｇ_m における第１ゲートＧ_F ，第２ゲートＧ_S
が配置される。

【００６１】この図では示していないが、ゲートＧ₁ 〜
Ｇ_m とカソードＣ₁ 〜Ｃ_n の交点となる位置にそれぞれ
多数の屋根型エミッタ（１１又は２２）が形成されてい
ることになり、このゲートＧ₁ 〜Ｇ_m とカソードＣ₁ 〜
Ｃ_n の交点となる部分における多数のＦＥＣアレイが１
つの画素を形成することになる。

【００６２】一点鎖線で示すＡ_N は、カソードＣ₁ 〜Ｃ
_n 及びゲートＧ₁ 〜Ｇ_m の上方に配されるアノードを示
し、各画素に対応して蛍光体が施されている。そして、
第１ゲートＧ_F に画像データに基づいて電圧が印加され
ると、その時の垂直走査によりドライブされているカソ
ード（Ｃ₁ 〜Ｃ_n ）の交点となる画素のＦＥＣよりアノ
ードＡ_N に対して電子が放出され、蛍光体を励起し、表
示動作が行なわれるものである。

【００６３】このような表示装置における本実施例のＦ
ＥＣアレイとして、ゲートパターンは以下示すような各
種形態が考えられる（なお、以下の説明は第１ゲートＧ
_F と第２ゲートＧ_S が同一パターンであるとして説明す
る）。

【００６４】図４５は１つのゲートが斜線部として示す
ように複数のストライプパターンで形成される例であ
る。この場合、ストライプの隙間部分が屋根型エミッタ
１１からの電子放出部、即ちゲート開口部となる。

【００６５】図４６はよりドット（蛍光体１ドット）に
対応する形状としたもので、屋根型エミッタ１１に対応
して長孔Ｈが形成されるようにしたものである。さら
に、屋根型エミッタ１１では幅Ｗ方向には放出電子が広
がりやすいものとなるため、より効果的にクロストーク
を抑えるためには図４７のように長孔Ｈがカソードライ
ンに平行となるように形成する（ただし、これはゲート
方向にドット間ギャップが小さい場合である）とよい。
さらに図４８に示すようにドット形状に対応して長孔Ｈ
が形成されるようにゲートパターン及び屋根型エミッタ
１１が形成されるようにしてもよい。

【００６６】なお、これらのパターンは第２ゲートＧ_S
を有さないＦＥＣアレイにおいて、第１ゲートＧ_F のパ
ターンとすることもできることはいうまでもない。

【００６７】

【発明の効果】以上説明したように本発明の電界放出素
子では、屋根型エミッタを形成していることによりスト
ライプ状のエミッタに比較してエミッション電流を安定
化させることができ、また、屋根型エミッタはカソード
と一体的に形成されることで、カソードとエミッタ間の
境界変化による特性変動は解消され、製造されるＦＥＣ
について特性の均一性を得ることができる。またこのよ
うなＦＥＣに集束電極を設けることにより、表示装置と
してはアノード−カソード間のギャップを広げることが
でき、アノード電圧を上げて高輝度をはかることができ
る。さらに、駆動回路の簡略化、ドライバーコストの低
減が可能となる。

【００６８】また本発明の電界放出素子の製造方法によ
り、簡単な工程で上記構成のＦＥＣを製造することがで
き、さらに、エミッタ生成方法が蒸着に限られないこと
になるため、エミッタ材料としては例えばシリコン等の
半導体材料からＴａ，Ｔｉ，Ｍｏ，Ｎｂなどの高融点材
料まで幅広く使用することができ、選択性が広がる。

【００６９】さらに、蒸着よりも制御性の高いエッチン
グによりエミッタ等が作成されるため、精度保持が容易
であり、製造再現性及び均一性も高いという効果があ
り、高性能なＦＥＣアレイを製造できる。

【図面の簡単な説明】

【図１】本発明の電界放出素子の第１の実施例の構造の
説明図である。

【図２】本発明の製造方法の第１の実施例の説明図であ
る。

【図３】本発明の製造方法の第１の実施例の説明図であ
る。

【図４】本発明の製造方法の第１の実施例の説明図であ
る。

【図５】本発明の製造方法の第１の実施例の説明図であ
る。

【図６】本発明の製造方法の第１の実施例の説明図であ
る。

【図７】本発明の製造方法の第１の実施例の説明図であ
る。

【図８】本発明の製造方法の第１の実施例の説明図であ
る。

【図９】本発明の製造方法の第１の実施例の説明図であ
る。

【図１０】本発明の製造方法の第１の実施例の説明図で
ある。

【図１１】本発明の製造方法の第１の実施例の説明図で
ある。

【図１２】本発明の製造方法の第１の実施例の説明図で
ある。

【図１３】本発明の電界放出素子の第２の実施例の構造
の説明図である。

【図１４】本発明の製造方法の第２の実施例の説明図で
ある。

【図１５】本発明の製造方法の第２の実施例の説明図で
ある。

【図１６】本発明の製造方法の第２の実施例の説明図で
ある。

【図１７】本発明の製造方法の第２の実施例の説明図で
ある。

【図１８】本発明の製造方法の第２の実施例の説明図で
ある。

【図１９】本発明の製造方法の第２の実施例の説明図で
ある。

【図２０】本発明の製造方法の第２の実施例の説明図で
ある。

【図２１】本発明の製造方法の第２の実施例の説明図で
ある。

【図２２】本発明の製造方法の第２の実施例の説明図で
ある。

【図２３】本発明の製造方法の第２の実施例の説明図で
ある。

【図２４】本発明の製造方法の第２の実施例の説明図で
ある。

【図２５】本発明の製造方法の第２の実施例の説明図で
ある。

【図２６】本発明の電界放出素子の第３の実施例の構造
の説明図である。

【図２７】本発明の製造方法の第３の実施例の説明図で
ある。

【図２８】本発明の製造方法の第３の実施例の説明図で
ある。

【図２９】本発明の製造方法の第３の実施例の説明図で
ある。

【図３０】本発明の製造方法の第３の実施例の説明図で
ある。

【図３１】本発明の製造方法の第３の実施例の説明図で
ある。

【図３２】本発明の製造方法の第３の実施例の説明図で
ある。

【図３３】本発明の製造方法の第３の実施例の説明図で
ある。

【図３４】本発明の製造方法の第３の実施例の説明図で
ある。

【図３５】本発明の電界放出素子の第４の実施例の構造
の説明図である。

【図３６】本発明の製造方法の第４の実施例の説明図で
ある。

【図３７】本発明の製造方法の第４の実施例の説明図で
ある。

【図３８】本発明の製造方法の第４の実施例の説明図で
ある。

【図３９】本発明の製造方法の第４の実施例の説明図で
ある。

【図４０】本発明の製造方法の第４の実施例の説明図で
ある。

【図４１】本発明の製造方法の第４の実施例の説明図で
ある。

【図４２】本発明の製造方法の第４の実施例の説明図で
ある。

【図４３】本発明の製造方法の第４の実施例の説明図で
ある。

【図４４】本発明の実施例を用いた表示装置の説明図で
ある。

【図４５】本発明の実施例に採用できるゲートパターン
の説明図である。

【図４６】本発明の実施例に採用できるゲートパターン
の説明図である。

【図４７】本発明の実施例に採用できるゲートパターン
の説明図である。

【図４８】本発明の実施例に採用できるゲートパターン
の説明図である。

【図４９】ＦＥＣアレイの説明図である

【図５０】ＦＥＣアレイを使用した表示装置の説明図で
ある。

【符号の説明】

１表示装置２メモリ３タイミングコントローラ４スキャン側ドライバ５データ側ドライバ６シフトレジスタ７第２ゲートドライバ１０，２１，Ｃ₁ 〜Ｃ_n カソード１１，２２屋根型エミッタ１２，１４，２３，２５絶縁層１３，２４，Ｇ_F 第１ゲート１５，２６，Ｇ_S 第２ゲートＧ₁ 〜Ｇ_m ゲートラインＡ_N アノード

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡辺照男千葉県茂原市大芝629 双葉電子工業株式会社内 (72)発明者落合久隆千葉県茂原市大芝629 双葉電子工業株式会社内 (72)発明者伊藤順司茨城県つくば市梅園１丁目１番地４号工業技術院電子技術総合研究所内 (72)発明者金丸正剛茨城県つくば市梅園１丁目１番地４号工業技術院電子技術総合研究所内

Claims

【特許請求の範囲】

【請求項１】シリコン基板によるカソードの一部エッ
チングにより形成された少なくとも１つ以上の屋根型エ
ミッタと該屋根型エミッタに対応する制御電極を有し、
制御電極への印加電圧に応じて電界放出がなされるよう
に構成されたことを特徴とする電界放出素子。
【請求項２】ガラス基板上に高融点材によりカソード
が形成されるとともに、該カソードの一部エッチングに
より形成された少なくとも１つ以上の屋根型エミッタと
該屋根型エミッタに対応する制御電極を有し、制御電極
への印加電圧に応じて電界放出がなされるように構成さ
れたことを特徴とする電界放出素子。
【請求項３】カソードとなるシリコン基板の一部エッ
チングにより形成された少なくとも１つ以上の屋根型エ
ミッタと該屋根型エミッタに対応する制御電極及び集束
電極を有し、制御電極への印加電圧に応じて電界放出が
なされるように構成されたことを特徴とする電界放出素
子。
【請求項４】ガラス基板上に高融点材によりカソード
が形成されるとともに、該カソードの一部エッチングに
より形成された少なくとも１つ以上の屋根型エミッタと
該屋根型エミッタに対応する制御電極と集束電極を有
し、制御電極への印加電圧に応じて電界放出がなされる
ように構成されたことを特徴とする電界放出素子。
【請求項５】シリコン基板によるカソードの一部エッ
チングにより形成された少なくとも１つ以上の屋根型エ
ミッタと該屋根型エミッタに対応する制御電極を有し、
制御電極への印加電圧に応じて電界放出がなされるよう
に構成された電界放出素子の製造方法として、少なくと
も次の（ａ）〜（ｅ）の工程が実行されることを特徴と
する電界放出素子の製造方法。（ａ）カソード層を形成するシリコン基板上にマスク層
を形成しストライプ状にパターニングを行なう。（ｂ）パターニングされたマスク層をマスクとしてカソ
ード層をクサビ状に加工し、その表面に熱酸化膜を成膜
する。（ｃ）熱酸化膜の上面側に絶縁層、制御電極層、及び保
護層を形成する。（ｄ）エミッタの上方となるマスク層、保護層、及び熱
酸化膜を除去し、ストライプ形状のエミッタを形成す
る。（ｅ）ストライプ形状のエミッタを櫛状に加工し、屋根
型形状のエミッタとする。
【請求項６】ガラス基板上に高融点材によりカソード
が形成されるとともに、該カソードの一部エッチングに
より形成された少なくとも１つ以上の屋根型エミッタと
該屋根型エミッタに対応する制御電極を有し、制御電極
への印加電圧に応じて電界放出がなされるように構成さ
れた電界放出素子の製造方法として、少なくとも次の
（ａ）〜（ｅ）の工程が実行されることを特徴とする電
界放出素子の製造方法。（ａ）ガラス基板上に形成されたカソードライン上にマ
スク層を形成しストライプ状にパターニングを行なう。（ｂ）パターニングされたマスク層をマスクとしてカソ
ードラインをクサビ状に加工し、その表面に陽極酸化膜
を成膜する。（ｃ）陽極酸化膜の上面側に絶縁層、制御電極層、及び
保護層を形成する。（ｄ）エミッタの上方となるマスク層、保護層、及び陽
極酸化膜を除去し、ストライプ形状のエミッタを形成す
る。（ｅ）ストライプ形状のエミッタを櫛状に加工し、屋根
型形状のエミッタとする。
【請求項７】カソードとなるシリコン基板の一部エッ
チングにより形成された少なくとも１つ以上の屋根型エ
ミッタと該屋根型エミッタに対応する制御電極及び集束
電極を有し、制御電極への印加電圧に応じて電界放出が
なされるように構成された電界放出素子の製造方法とし
て、少なくとも次の（ａ）〜（ｆ）の工程が実行される
ことを特徴とする電界放出素子の製造方法。（ａ）カソード層を形成するシリコン基板上にマスク層
を形成しストライプ状にパターニングを行なう。（ｂ）パターニングされたマスク層をマスクとしてカソ
ード層をクサビ状に加工し、その表面に熱酸化膜を成膜
する。（ｃ）熱酸化膜の上面側に絶縁層、制御電極層を形成
し、制御電極のパターニングを行なう。（ｄ）制御電極層の上面側に絶縁層、集束電極層、及び
保護層を形成する。（ｅ）エミッタの上方となるマスク層、保護層、及び熱
酸化膜を除去し、ストライプ形状のエミッタを形成す
る。（ｆ）ストライプ形状のエミッタを櫛状に加工し、屋根
型形状のエミッタとする。
【請求項８】ガラス基板上に高融点材によりカソード
が形成されるとともに、該カソードの一部エッチングに
より形成された少なくとも１つ以上の屋根型エミッタと
該屋根型エミッタに対応する制御電極と集束電極を有
し、制御電極への印加電圧に応じて電界放出がなされる
ように構成された電界放出素子の製造方法として、少な
くとも次の（ａ）〜（ｆ）の工程が実行されることを特
徴とする電界放出素子の製造方法。（ａ）ガラス基板上に形成されたカソードライン上にマ
スク層を形成しストライプ状にパターニングを行なう。（ｂ）パターニングされたマスク層をマスクとしてカソ
ードラインをクサビ状に加工し、その表面に陽極酸化膜
を成膜する。（ｃ）陽極酸化膜の上面側に絶縁層、制御電極層を形成
し、制御電極のパターニングを行なう。（ｄ）制御電極層の上面側に絶縁層、集束電極層、及び
保護層を形成する。（ｅ）エミッタの上方となるマスク層、保護層、及び陽
極酸化膜を除去し、ストライプ形状のエミッタを形成す
る。（ｆ）ストライプ形状のエミッタを櫛状に加工し、屋根
型形状のエミッタとする。