JPH07249708A - Semiconductor device and its mounting structure - Google Patents

Semiconductor device and its mounting structure

Info

Publication number
JPH07249708A
JPH07249708A JP6038570A JP3857094A JPH07249708A JP H07249708 A JPH07249708 A JP H07249708A JP 6038570 A JP6038570 A JP 6038570A JP 3857094 A JP3857094 A JP 3857094A JP H07249708 A JPH07249708 A JP H07249708A
Authority
JP
Japan
Prior art keywords
die pad
semiconductor chip
semiconductor device
pad
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6038570A
Other languages
Japanese (ja)
Inventor
Yoshiyuki Yoneda
義之 米田
Kazuto Tsuji
和人 辻
Eiji Sakota
英治 迫田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP6038570A priority Critical patent/JPH07249708A/en
Publication of JPH07249708A publication Critical patent/JPH07249708A/en
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 電気的な特性、主として絶縁特性を改善を図
り、且つ厚さを著しく減少することのできる半導体装置
及びそれを基板へ実装する構造を得ることを目的とす
る。 【構成】 チップ12を搭載するためのリードフレーム
10のダイパッド11に、チップ12より大きい開口部
13を設け、耐熱性絶縁フィルム14をダイパッド11
の裏面に張り付け、絶縁フィルム14上にチップ12を
搭載する。ダイパッド11と重なる絶縁フィルム14の
部分に複数の小孔21があり、パッケージを基板23上
に実装する際、これらの小孔21を介して半田22によ
りダイパッド11と基板23上の導体部とが接合され
る。
(57) [Abstract] [Purpose] An object is to obtain a semiconductor device capable of improving electrical characteristics, mainly insulating characteristics, and significantly reducing the thickness, and a structure for mounting the semiconductor device on a substrate. [Structure] An opening 13 larger than the chip 12 is provided in a die pad 11 of a lead frame 10 for mounting the chip 12, and a heat resistant insulating film 14 is provided on the die pad 11.
And the chip 12 is mounted on the insulating film 14. There are a plurality of small holes 21 in the portion of the insulating film 14 that overlaps the die pad 11, and when the package is mounted on the substrate 23, the die pad 11 and the conductor portion on the substrate 23 are separated by the solder 22 through these small holes 21. To be joined.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体装置及びそれを基
板上へ実装する構造に関し、更に詳しくは、電気的特性
に優れた樹脂モールド封止型の薄型表面実装パッケージ
及びその製造方法に関する。近年、電子機器のシステム
の高密度化、高速化に伴い、電気的特性の優れた半導体
装置が要求されるようになってきた。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a structure for mounting it on a substrate, and more particularly to a resin mold-sealed thin surface mount package having excellent electrical characteristics and a method for manufacturing the same. 2. Description of the Related Art In recent years, semiconductor devices having excellent electrical characteristics have been demanded as the density and speed of electronic equipment systems have increased.

【0002】[0002]

【従来の技術】従来、電気的特性、特に電気的絶縁特性
を改善するために半導体チップを含む構成部分を樹脂で
気密に封止した表面実装型パッケージが多数発表されて
いるが、半導体チップを搭載するためのリードフレーム
の製造について、工程の増大等の問題があった。
2. Description of the Related Art Heretofore, a number of surface mount packages have been announced in which constituent parts including a semiconductor chip are hermetically sealed with a resin in order to improve electrical characteristics, particularly electrical insulation characteristics. There are problems such as an increase in the number of steps in manufacturing the lead frame for mounting.

【0003】[0003]

【発明が解決しようとする課題】したがって、本発明で
は、従来のリードフレームの製造設備をそのまま使用
し、電気的な諸問題を解決し、更にこれまで、電源用又
は接地用として使用していた多数のリードをパッケージ
面から基板へ逃がすことにより集約化が可能となり、全
体としてきピン数を減少することの可能な半導体装置及
びその実装構造を提供することを目的とする。
Therefore, in the present invention, the conventional lead frame manufacturing equipment is used as it is to solve various electrical problems, and until now, it has been used for power supply or grounding. It is an object of the present invention to provide a semiconductor device and a mounting structure thereof that can be integrated by allowing a large number of leads to escape from the package surface to the substrate and reduce the number of pins as a whole.

【0004】[0004]

【課題を解決するための手段】請求項1によれば、半導
体チップを搭載するためのリードフレームのダイパッド
に、該半導体チップより大きい開口部を設け、該開口部
を覆うように耐熱性絶縁フィルムをダイパッドの裏面に
張り付け、該開口部の絶縁フィルム上に前記半導体チッ
プを搭載した成ることを特徴とする半導体装置が提供さ
れる。
According to a first aspect of the present invention, a die pad of a lead frame for mounting a semiconductor chip is provided with an opening larger than the semiconductor chip, and the heat resistant insulating film is formed so as to cover the opening. Is provided on the back surface of the die pad, and the semiconductor chip is mounted on the insulating film in the opening.

【0005】請求項2によれば、リードフレームは、複
数のインナーリード及び各インナーリードに連結された
アウターリードを有し、半導体チップと少なくともイン
ナーリードとの間がワイヤにより接続され、前記半導体
チップ、前記インナーリード及び前記ワイヤを含む領域
を樹脂モールドにより一体的に封止して半導体パッケー
ジを構成し、前記絶縁フィルムは該パッケージの表面に
露出していることを特徴とする請求項1に記載の半導体
装置が提供される。
According to a second aspect of the present invention, the lead frame has a plurality of inner leads and outer leads connected to the respective inner leads, and the semiconductor chip and at least the inner leads are connected by wires, and the semiconductor chip 2. The semiconductor package is configured by integrally sealing a region including the inner lead and the wire with a resin mold, and the insulating film is exposed on a surface of the package. The semiconductor device is provided.

【0006】請求項3によれば、複数のインナーリード
の中の電源又は接地用として使用されるインナーリード
とダイパッドとの間、該ダイパッドと半導体チップの電
源又は接地用パッドとの間、及び信号用として使用され
る他のインナーリードと半導体チップの信号用パッドと
の間がそれぞれワイヤを介して電気的に接続されている
ことを特徴とする請求項2に記載の半導体装置が提供さ
れる。
According to the third aspect, between the inner lead used for power supply or ground among the plurality of inner leads and the die pad, between the die pad and the power supply or ground pad of the semiconductor chip, and the signal. The semiconductor device according to claim 2, wherein the other inner lead used for the purpose and the signal pad of the semiconductor chip are electrically connected via wires, respectively.

【0007】請求項4によれば、ダイパッドは相互に電
気的に絶縁された状態で複数に分割され、分割された一
方のダイパッド部は電源用プレーンとして、他方のダイ
パッド部は接地用プレーンとして使用され、電源用プレ
ーンは電源用のインナーリード及び半導体チップの電源
用パッドに、接地用プレーンは接地用のインナーリード
及び半導体チップの接地用パッドにそれぞれ電気的に接
続されていることを特徴とする請求項2に記載の半導体
装置が提供される。
According to a fourth aspect of the present invention, the die pad is divided into a plurality of pieces while being electrically insulated from each other, and one of the divided die pad portions is used as a power plane and the other die pad portion is used as a ground plane. The power plane is electrically connected to the power inner lead and the power pad of the semiconductor chip, and the ground plane is electrically connected to the ground inner lead and the ground pad of the semiconductor chip, respectively. A semiconductor device according to claim 2 is provided.

【0008】請求項5によれば、電源用又は接地用のプ
レーンと半導体チップのパッドとの間の接続はワイヤ
で、電源用又は接地用のプレーンとインナーリードとの
間はワイヤ又は一体的な直結により接続されていること
を特徴とする請求項4に記載の半導体装置が提供され
る。請求項6によれば、ダイパッドと重なる絶縁フィル
ムの部分に複数の小孔を設けて、ダイパッドが該小孔を
介してパッケージ表面に露出するように構成し、該パッ
ケージを基板上に実装する際、前記小孔を介して半田に
よりダイパッド部と基板上の導体部との間を接合したこ
とを特徴とする請求項2に記載の半導体装置の実装構造
が提供される。
According to the present invention, the connection between the power supply or ground plane and the pad of the semiconductor chip is a wire, and the connection between the power supply or ground plane and the inner lead is a wire or an integral structure. The semiconductor device according to claim 4, wherein the semiconductor devices are connected by direct connection. According to claim 6, a plurality of small holes are provided in a portion of the insulating film overlapping with the die pad so that the die pad is exposed to the surface of the package through the small holes, and the package is mounted on a substrate. The mounting structure for a semiconductor device according to claim 2, wherein the die pad portion and the conductor portion on the substrate are joined by soldering through the small holes.

【0009】[0009]

【作用】請求項1又は2によれば、半導体チップを開口
部内の絶縁フィルム上に配置しているので、製造される
半導体装置(パッケージ)の厚さを、ダイパッド下の樹
脂厚分うすくでき、テープではってあるため、絶縁され
ている。請求項3によれば、ダイパッドを電源又は接地
用のプレーンとして使用することができるので、ワイヤ
ボンディング等による電気的配線を容易行うことができ
る。
According to the present invention, since the semiconductor chip is arranged on the insulating film in the opening, the thickness of the manufactured semiconductor device (package) can be thinned by the resin thickness under the die pad, Since it is a tape, it is insulated. According to the third aspect, since the die pad can be used as a plane for power supply or grounding, electrical wiring by wire bonding or the like can be easily performed.

【0010】請求項4によれば、ダイパッドが複数に分
割され、分割された一方のダイパッド部は電源用プレー
ンとして、他方のダイパッド部は接地用プレーンとして
使用されるので、ワイヤボンディング等による電気的配
線をより一層容易行うことができる。請求項5におい
て、電源用又は接地用のプレーンとインナーリードとの
間を一体的な直結とすれば、プレス(スタンピング)加
工又はエッチング加工等によりリードフレームを製造す
る際に、電気的な接続構成をとることができ、またこれ
らの間はワイヤボンディング等であらためて接続を行う
必要がないので、配線の取回し及び配線作業をより一層
容易に行うことができる。
According to the fourth aspect, the die pad is divided into a plurality of pieces, and one of the divided die pad portions is used as a power plane and the other die pad portion is used as a ground plane. Wiring can be further facilitated. In claim 5, if the plane for power supply or ground and the inner lead are integrally and directly connected, an electrical connection structure is formed when a lead frame is manufactured by press (stamping) processing or etching processing. In addition, since it is not necessary to make a connection between them by wire bonding or the like, it is possible to more easily carry out wiring and wiring work.

【0011】請求項6によれば、パッケージを基板上に
実装する際、絶縁フィルムに設けた小孔に半田ペースト
又は半田ボールを形成することにより、基板上の導体部
との間で半田接合を容易に行え、このようなダイパッド
と基板との接合と、通常のアウターリードと基板との間
での接合とを併用することにより、基板へのパッケージ
の実装をより確実なものとし、パッケージと基板との間
の電気的な接続を効率良く行なえ、電気的な特性を向上
できると共に、多ピン化を図ることができる。
According to the sixth aspect, when the package is mounted on the board, solder paste or solder balls are formed in the small holes provided in the insulating film to form a solder joint with the conductor portion on the board. This can be done easily, and by combining such bonding between the die pad and the substrate and bonding between the usual outer leads and the substrate, the mounting of the package on the substrate can be made more reliable, and the package and the substrate can be It is possible to efficiently perform electrical connection between the and, to improve the electrical characteristics, and to increase the number of pins.

【0012】[0012]

【実施例】以下、添付図面を参照して本発明の実施例に
ついて詳細に説明する。図1(a)〜(g)は本発明の
超薄型の半導体装置ないし半導体パッケージを得るため
の製造工程を示す。まず、図1(a)において、リード
フレームを平面図で示す。リードフレーム10のダイパ
ッド部11に、搭載するべき半導体チップ12(図1
(d))より大きな矩形状の開口部13を設ける。この
ような開口部13は、プレス(スタンピング)加工によ
り又はエッチング加工によりリードフレーム10を形成
する際に同時に形成することができる。次に、図1
(b)及び(c)において、リードフレーム10の裏面
に、開口13を覆うように、ダイパッド部11と同じ程
度の大きさ・形状を有するポリイミド等から成る耐熱性
の樹脂フィルム14を張り付ける。なお、図1(b)は
リードフレームを裏面から見た図で、斜線部が樹脂フィ
ルム14であり、図1(c)は同じ状態を断面図で示し
たものであり、16はインナーリードである。なお、ダ
イパッド11の部分は、ダムバーのオフセット部分30
(図1(a)及び(c))にて、リードフレーム10の
面よりも下方になっている。
Embodiments of the present invention will be described in detail below with reference to the accompanying drawings. 1A to 1G show manufacturing steps for obtaining an ultrathin semiconductor device or semiconductor package of the present invention. First, in FIG. 1A, the lead frame is shown in a plan view. A semiconductor chip 12 to be mounted on the die pad portion 11 of the lead frame 10 (see FIG.
(D)) A larger rectangular opening 13 is provided. Such openings 13 can be formed at the same time when the lead frame 10 is formed by a press (stamping) process or an etching process. Next, FIG.
In (b) and (c), a heat resistant resin film 14 made of polyimide or the like having the same size and shape as the die pad portion 11 is attached to the back surface of the lead frame 10 so as to cover the opening 13. 1 (b) is a view of the lead frame as seen from the back side, the shaded portion is the resin film 14, FIG. 1 (c) is a sectional view showing the same state, and 16 is an inner lead. is there. Note that the die pad 11 portion is the offset portion 30 of the dam bar.
In FIGS. 1A and 1C, it is located below the surface of the lead frame 10.

【0013】次に、図1(d)及び(e)に示すよう
に、樹脂フィルム14上に半導体チップ12を接着さ
せ、ワイヤボンディング(15)により半導体チップ1
2とリードフレームのインナーリード16との間を接続
する。なお、図1(d)をリードフレームを上から見た
平面図であって、斜線部は樹脂フィルム14を示す。ま
た、図1(e)は同じ状態を断面図で示すものである。
なお、絶縁フィルム14に接着力がない場合、又は接着
力が十分でない場合は、半導体チップ12と絶縁フィル
ム14との間に他の有機接着剤(図示せず)を塗布し、
樹脂フィルム14上に半導体チップ12を接触を接着さ
せる。
Next, as shown in FIGS. 1D and 1E, the semiconductor chip 12 is adhered onto the resin film 14, and the semiconductor chip 1 is bonded by wire bonding (15).
2 and the inner lead 16 of the lead frame are connected. It is to be noted that FIG. 1D is a plan view of the lead frame as seen from above, and a hatched portion indicates the resin film 14. In addition, FIG. 1E shows the same state in a sectional view.
When the insulating film 14 has no adhesive force or when the adhesive force is not sufficient, another organic adhesive (not shown) is applied between the semiconductor chip 12 and the insulating film 14,
The semiconductor chip 12 is bonded onto the resin film 14 by contact.

【0014】次に、図1(f)及び(g)において、モ
ールド樹脂18により半導体チップ12及びワイヤボン
ディング部、インナーリード16等を含む周囲部を気密
に封止し、半導体装置ないしパッケージを完成する。こ
の場合において、樹脂フィルム14が半導体装置の表面
に露出するようにする。なお、図1(f)は完成した半
導体装置を示めすもので、斜線部はモールド樹脂18を
示す。また、図1(g)は同じ状態を裏面から見たもの
であり、破線部はダイパッド部11を示す。
Next, as shown in FIGS. 1F and 1G, the semiconductor chip 12 and the peripheral portion including the wire bonding portion, the inner leads 16 and the like are hermetically sealed with a molding resin 18 to complete a semiconductor device or package. To do. In this case, the resin film 14 is exposed on the surface of the semiconductor device. Note that FIG. 1F shows the completed semiconductor device, and the shaded portion shows the mold resin 18. Further, FIG. 1G shows the same state as seen from the back side, and the broken line portion shows the die pad portion 11.

【0015】このようにして製造された半導体装置は、
図1(f)に示すように、樹脂フィルム14を完全にパ
ッケージの外面に露出させているので、装置ないしパッ
ケージの厚さtを少なくして(例えば、tは1mm以
下)、薄型化を図ることができる。また、半導体チップ
12とダイパッド11とは、樹脂フィルム12により完
全に絶縁されるので、電気的特性の改善された半導体装
置が得られる。
The semiconductor device manufactured in this manner is
As shown in FIG. 1F, since the resin film 14 is completely exposed on the outer surface of the package, the thickness t of the device or the package is reduced (for example, t is 1 mm or less) to achieve a thin structure. be able to. Further, since the semiconductor chip 12 and the die pad 11 are completely insulated by the resin film 12, a semiconductor device with improved electrical characteristics can be obtained.

【0016】図2は更に改良された半導体装置を断面図
で示すもので、ダイパッド部11とインナーリード16
(電源又はグランド用のリード)との間を、ワイヤボン
ディング(19)により又は直結により電気的に接続
し、且つダイパッド部11と半導体チップの電源又は接
地(グランド)用パッドとの間をワイヤボンディング
(20)により電気的に接続する。これにより、ダイパ
ッド部11を電源又はグランド用プレーンとして利用す
ることができる。なお、ダイパッド部11とインナーリ
ード16とを直結しておく場合は、スタンピング又はエ
ッチング加工によりリードフレームを形成する際に同時
に両者を連結させておくのが望ましい。
FIG. 2 is a sectional view showing a further improved semiconductor device. The die pad portion 11 and the inner leads 16 are shown in FIG.
(Lead for power supply or ground) is electrically connected by wire bonding (19) or by direct connection, and wire bonding is performed between the die pad portion 11 and the power supply or ground (ground) pad of the semiconductor chip. It is electrically connected by (20). Accordingly, the die pad portion 11 can be used as a power or ground plane. When the die pad portion 11 and the inner lead 16 are directly connected to each other, it is desirable that they are simultaneously connected when the lead frame is formed by stamping or etching.

【0017】図3(a)〜(e)は更に別の実施例によ
る半導体装置の製造工程を示したものである。図1の実
施例と相違する点について説明する。図3(a)におい
て、耐熱性の樹脂フィルム14のダイパッド部11と対
応する位置に比較的小さな複数の孔21を設ける。そし
て、図1の場合と同様、リードフレーム10の裏面にこ
の樹脂フィルム14を張り付ける。なお、図3(b)は
リードフレームの裏面から見た図で、斜線部が樹脂フィ
ルム14である。次に、図3(c)に示すように、図1
の実施例と同様、樹脂フィルム14上に半導体チップ1
2を接触を接着させ、ワイヤボンディング(15)によ
り半導体チップ12とリードフレームのインナーリード
16との間を接続する。必要により、図2の実施例と同
様、ダイパッド部11とインナーリード16(電源又は
グランド用のリード)との間、及びダイパッド部11と
半導体チップとの間もワイヤボンディング(20)によ
り電気的に接続する。なお、図3(c)において、斜線
部は樹脂フィルム14を示す。次に、図3(d)におい
て、図1の実施例と同様、樹脂フィルム14が装置の表
面に露出するようにモールド樹脂18により気密に封止
し、半導体装置ないしパッケージを完成する。樹脂フィ
ルム14はパッケージの外面に露出しており、従って、
小孔21を介してダイパッド部11もパッケージの裏面
に露出している。
FIGS. 3A to 3E show a manufacturing process of a semiconductor device according to still another embodiment. Differences from the embodiment of FIG. 1 will be described. In FIG. 3A, a plurality of relatively small holes 21 are provided at positions corresponding to the die pad portion 11 of the heat resistant resin film 14. Then, as in the case of FIG. 1, the resin film 14 is attached to the back surface of the lead frame 10. Note that FIG. 3B is a view seen from the back surface of the lead frame, and the hatched portion is the resin film 14. Next, as shown in FIG.
In the same manner as in the embodiment of FIG.
The two are bonded to each other, and the semiconductor chip 12 and the inner lead 16 of the lead frame are connected by wire bonding (15). If necessary, similarly to the embodiment of FIG. 2, electrically between the die pad portion 11 and the inner lead 16 (lead for power supply or ground) and between the die pad portion 11 and the semiconductor chip by wire bonding (20). Connecting. In addition, in FIG. 3C, the hatched portion indicates the resin film 14. Next, as shown in FIG. 3D, similarly to the embodiment shown in FIG. 1, the resin film 14 is hermetically sealed by the molding resin 18 so that the resin film 14 is exposed on the surface of the device, thereby completing the semiconductor device or the package. The resin film 14 is exposed on the outer surface of the package, and therefore,
The die pad portion 11 is also exposed on the back surface of the package through the small hole 21.

【0018】図3(e)において、このようにして製造
した半導体装置を、基板に実装する状態を断面図で示し
ている。この実施例では、半導体装置の表面に露出して
いる樹脂フィルム14の小孔21に半田ボール22を埋
め込む。そして、これらの半田ボールを基板23の導体
部24に合わせ、同時に半導体装置のアウターリード2
5を基板23上の導体部26に塗布した半田ペースト2
7に合わせるようにして、半導体装置を基板23上に載
せ、必要な加熱を施すことにより、半田ボール22及び
半田ペースト27を溶融させることにより、半導体装置
を基板23上に実装し、且つ電気的な接続を行う。特
に、この実施例では、アウターリード25によって接続
が行われるだけでなく、半田ボール22を介して基板2
3の導体部24と半導体装置側のダイパッド部11とが
相互に結合され且つ電気的に接続される。
FIG. 3 (e) is a sectional view showing a state in which the semiconductor device thus manufactured is mounted on a substrate. In this embodiment, the solder balls 22 are embedded in the small holes 21 of the resin film 14 exposed on the surface of the semiconductor device. Then, these solder balls are aligned with the conductor portions 24 of the substrate 23, and at the same time, the outer leads 2 of the semiconductor device are
Solder paste 2 in which 5 is applied to the conductor portion 26 on the substrate 23
7, the semiconductor device is mounted on the substrate 23, and the necessary heating is performed to melt the solder balls 22 and the solder paste 27, thereby mounting the semiconductor device on the substrate 23 and electrically. Connection. Particularly, in this embodiment, not only the connection is made by the outer lead 25, but also the substrate 2 is connected via the solder ball 22.
The conductor portion 24 of No. 3 and the die pad portion 11 on the semiconductor device side are mutually coupled and electrically connected.

【0019】図4は図1(d)の平面図を、より詳細に
且つより広い範囲で示した平面図であり、図1で説明し
た実施例に対応する。図4において、10はリードフレ
ームであり、10aは支持体、10bはダイパッド11
を支持しかつ連結するダムバー、10cは多数のインナ
ーリード16及びアウターリード25を支持しかつ連結
するダムバー、10dはリードフレームの位置決め用の
孔である。リードフレーム10は鉄−ニッケル合金、銅
合金、純ニッケル等の金属ストリップ材からなり、板厚
は70μm〜250μmで、ワイヤボンディングを可能
にするために、少なくともインナーリード16の先端は
銀、金、パラジウム等でめっきされている。リードフレ
ームのダイパッド11の裏面に張り付けられる耐熱性の
絶縁フィルム14(図中の斜線部)はポリイミドからな
り、厚さは30μm〜200μm、好ましくは30μm
〜150μmである。30は、ダイパッド11に段差を
設けるために、ダムバー11bに設けたオフセット部で
ある。リードフレーム10の製造方法としては、エッ
チング又はプレス(スタンピング)により形を抜く、
銀めっき、絶縁フィルム14を貼る、ダイパッドに
対してオフセットをつける、の順である。また、組立・
製造は、リードフレーム10へのチップ12の搭載
(有機接着剤を使用。ただし、前述のように絶縁フィル
ム12に粘着性物質が塗布されている場合は接着剤は不
要)、ワイヤボンディング、樹脂封止(エポキシ樹
脂)、半田めっき、リード整形(ダムバーの切除
等)、の順である。
FIG. 4 is a plan view showing the plan view of FIG. 1D in more detail and in a wider range, and corresponds to the embodiment described in FIG. In FIG. 4, 10 is a lead frame, 10a is a support, and 10b is a die pad 11.
Is a dam bar for supporting and connecting a large number of inner leads 16 and outer leads 25, and 10 d is a hole for positioning a lead frame. The lead frame 10 is made of a metal strip material such as an iron-nickel alloy, a copper alloy, and pure nickel, and has a plate thickness of 70 μm to 250 μm. At least the tips of the inner leads 16 are made of silver, gold, or gold in order to enable wire bonding. It is plated with palladium. The heat-resistant insulating film 14 (hatched portion in the figure) attached to the back surface of the die pad 11 of the lead frame is made of polyimide and has a thickness of 30 μm to 200 μm, preferably 30 μm.
˜150 μm. Reference numeral 30 is an offset portion provided on the dam bar 11b to provide a step on the die pad 11. As a method of manufacturing the lead frame 10, a shape is removed by etching or pressing (stamping),
The order is silver plating, attachment of the insulating film 14, and offsetting to the die pad. In addition,
Manufacturing is performed by mounting the chip 12 on the lead frame 10 (using an organic adhesive. However, if the insulating film 12 is coated with an adhesive substance as described above, the adhesive is not necessary), wire bonding, resin sealing. Stop (epoxy resin), solder plating, lead shaping (dam bar removal, etc.) in that order.

【0020】図5は図2(b)と同様、リードフレーム
を裏面から見た図で、より詳細に且つより広い範囲で示
したものである。図2(ないし図5)の実施例は、前述
のように、絶縁フィルム14に小孔21を設けた以外
は、図1(ないし図4)の実施例と同様である。即ち、
リードフレーム10のダイパッドに対応する領域に複数
の小孔21が形成されている絶縁フィルム14を使用す
る。また、組立・製造にあたっては、絶縁フィルム1
4の小孔21に半田ボールを形成、絶縁フィルムが下
を向くようにリード整形、を行う。
Similar to FIG. 2B, FIG. 5 is a view of the lead frame as seen from the back side, showing it in more detail and in a wider range. The embodiment of FIG. 2 (or FIG. 5) is the same as the embodiment of FIG. 1 (or FIG. 4) except that the small holes 21 are provided in the insulating film 14 as described above. That is,
The insulating film 14 in which a plurality of small holes 21 are formed in a region corresponding to the die pad of the lead frame 10 is used. In addition, when assembling and manufacturing, insulating film 1
Solder balls are formed in the small holes 21 of No. 4, and lead shaping is performed so that the insulating film faces downward.

【0021】図6〜図9は、ダイパッド11を複数に分
割した以外は、図2(図5)の実施例と同様の実施例を
示す。図6は図4に対応する平面図であり、図4と相違
する点は、リードフレーム10のダイパッド11を、大
きい領域を占めるダイパッド部分11aと、小さい幾つ
かのダイパッド部分11bとに電気的に絶縁されるよう
に分割させた点である。
6 to 9 show an embodiment similar to the embodiment of FIG. 2 (FIG. 5) except that the die pad 11 is divided into a plurality of parts. 6 is a plan view corresponding to FIG. 4. The difference from FIG. 4 is that the die pad 11 of the lead frame 10 is electrically divided into a die pad portion 11a occupying a large area and several die pad portions 11b. It is a point that is divided so as to be insulated.

【0022】図7は図6のVIIの部分を拡大して示す
図である。図7では、大きいダイパッド部分11aと、
小さいダイパッド部分11bとを溝によって分割し、且
つ小さいダイパッド部分11bを所定のインナーリード
11bと一体に形成している。この場合、大きいダイパ
ッド部分11aを接地用とし、小さいダイパッド部分1
1bを電源用としている。これにより、それぞれのダイ
パッド部分11a,11bを接地プレーン及び電気プレ
ーンとして使用することができる。そして、チップ12
の信号用のパッド12aと信号用のインナーリード16
aとの間をワイヤ15で、チップ12の接地用のパッド
12bと大ダイパッド11aとをワイヤ19aで、大ダ
イパッド11aと接地用のインナーリード16cとをワ
イヤ20aで、更にチップ12の電源用のパッド12c
と小ダイパッド11bとをワイヤ19bで、それぞれボ
ンディングにより接続する。これにより、ダイパッド1
1a,11bを介してチップ12とインナーリード16
との間の電気的接続が可能になる。
FIG. 7 is an enlarged view of a portion VII of FIG. In FIG. 7, a large die pad portion 11a,
The small die pad portion 11b is divided by a groove, and the small die pad portion 11b is formed integrally with a predetermined inner lead 11b. In this case, the large die pad portion 11a is used for grounding and the small die pad portion 1 is used.
1b is for power supply. As a result, the die pad portions 11a and 11b can be used as a ground plane and an electric plane. And tip 12
Signal signal pad 12a and signal inner lead 16
a is a wire 15, a ground pad 12b and a large die pad 11a of the chip 12 are a wire 19a, a large die pad 11a and an inner lead 16c for a ground are a wire 20a, and a power source of the chip 12 is a wire. Pad 12c
The small die pad 11b and the small die pad 11b are connected by a wire 19b by bonding. This allows the die pad 1
Chip 12 and inner lead 16 via 1a and 11b
An electrical connection between and becomes possible.

【0023】図8は図7と同じ部分を裏面から見た図で
あり、絶縁フィルム12には、大ダイパッド11a及び
小ダイパッド11bに対応する部分に、それぞれ小孔2
1a、21bが形成されている。図9は図7に対応する
拡大平面図である。図7と異なる点は、小ダイパッド1
1bをインナーリードとを直結ではなく、分離した形態
に形成したものである。この場合は、図7のワイヤ配線
に加えて、直結部分の代わりにワイヤ20bにより小ダ
イパッド11bと電源用のインナーリード16bとを結
ぶ。
FIG. 8 is a view of the same portion as FIG. 7 viewed from the back side. In the insulating film 12, the small holes 2 are formed in the portions corresponding to the large die pad 11a and the small die pad 11b, respectively.
1a and 21b are formed. FIG. 9 is an enlarged plan view corresponding to FIG. 7. The difference from FIG. 7 is that the small die pad 1
1b is not directly connected to the inner lead but is formed in a separated form. In this case, in addition to the wire wiring shown in FIG. 7, the small die pad 11b and the inner lead 16b for power supply are connected by a wire 20b instead of the direct connection part.

【0024】図10(a)〜(c)は、図6〜図8の実
施例のように、リードフレーム10のダイパッド11
を、大ダイパッド11aと小ダイパッド11bに分割し
た実施例の製造工程を示したものである。図11(a)
はリードフレームを完成させた状態で、小ダイパッド1
1bは電源用インナーリード11bに直結されている。
14は絶縁フィルムで、21は小孔である。図11
(b)はリードフレームにチップ12を搭載し、ワイヤ
ボンディングによる接続を行った状態である。絶縁フィ
ルム14には、大ダイパッド対応する小孔21a及び小
ダイパッド11bに対応する小孔21bがある。これら
の小孔21a、21bは、図10(b)ではチップ12
から隔たる方向に配置されているが、図8のように、横
方向に並べて配置させてもよい。図11(c)はモール
ド樹脂18によって封止した後、基板23に実装する状
態を示したもので、絶縁フィルム14の小孔21a、小
孔21bに半田ボール22を形成した後、基板23上に
実装される。その際、アウターリード25及び大ダイパ
ッド11a、小ダイパッド11bは各半田部分介して基
板23の対応する導体部に電気的に接続される。
FIGS. 10A to 10C show the die pad 11 of the lead frame 10 as in the embodiment of FIGS. 6 to 8.
7 shows a manufacturing process of an embodiment in which the large die pad 11a and the small die pad 11b are divided. FIG. 11 (a)
Is a small die pad 1 with the lead frame completed.
1b is directly connected to the power supply inner lead 11b.
Reference numeral 14 is an insulating film, and 21 is a small hole. Figure 11
(B) shows a state in which the chip 12 is mounted on the lead frame and connection is made by wire bonding. The insulating film 14 has a small hole 21a corresponding to the large die pad and a small hole 21b corresponding to the small die pad 11b. These small holes 21a and 21b are used for the chip 12 in FIG.
However, they may be arranged side by side in the lateral direction as shown in FIG. FIG. 11C shows a state of being mounted on the substrate 23 after being sealed with the mold resin 18. After the solder balls 22 are formed in the small holes 21 a and the small holes 21 b of the insulating film 14, the solder balls 22 are formed on the substrate 23. Will be implemented in. At that time, the outer lead 25, the large die pad 11a, and the small die pad 11b are electrically connected to the corresponding conductor portions of the substrate 23 through the solder portions.

【0025】なお、分離される小ダイパッド11bの位
置や形状は、半導体チップ12の接続用パッドの配列に
よって種々選定することができる。また、半田接続用の
小孔21a、21bの配列や大きさも、対応する基板の
23の接続部(導体パターン)の位置や形状によって決
められる。以上、本発明の添付図面を参照して実施例に
ついて詳細に説明したが、本発明は上記の実施例に限定
されるものではなく、本発明の精神ないし範囲内におい
て種々の形態、変形、修正等が可能であることに留意す
べきである。
The position and shape of the small die pad 11b to be separated can be variously selected depending on the arrangement of the connecting pads of the semiconductor chip 12. Further, the arrangement and size of the small holes 21a and 21b for solder connection are also determined by the position and shape of the connection portion (conductor pattern) 23 of the corresponding board. Although the embodiments have been described in detail with reference to the accompanying drawings of the present invention, the present invention is not limited to the above-mentioned embodiments, and various forms, modifications and corrections are made within the spirit and scope of the present invention. It should be noted that etc. are possible.

【0026】[0026]

【発明の効果】以上に説明したように、本発明によれ
ば、電気的な特性、例えば絶縁性、あるいは構造的な特
性、例えば配線形態等に優れ、かつ超薄型を達成しうる
半導体装置ないしパッケージを実現することができる。
As described above, according to the present invention, a semiconductor device which is excellent in electrical characteristics such as insulating properties or structural characteristics such as wiring form and which can achieve ultra-thinness. Or a package can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図1】(a)〜(g)は本発明の半導体装置の一実施
例の製造工程を示す。
1A to 1G show a manufacturing process of an embodiment of a semiconductor device of the present invention.

【図2】本発明の半導体装置の他の実施例の断面図であ
る。
FIG. 2 is a cross-sectional view of another embodiment of the semiconductor device of the present invention.

【図3】(a)〜(e)は更に他の実施例の半導体装置
の製造工程を示す。
3A to 3E show manufacturing steps of a semiconductor device of still another embodiment.

【図4】図1(d)に対応する平面図で、より詳細且つ
より広い範囲で示す。
FIG. 4 is a plan view corresponding to FIG. 1D, showing more detail and a wider range.

【図5】図3(b)に対応する図で、リードフレームの
裏面から見た状態をより詳細且つ広い範囲で示す。
FIG. 5 is a diagram corresponding to FIG. 3B, showing a state viewed from the back surface of the lead frame in more detail and in a wider range.

【図6】ダイパッドを分割した実施例で、図4に対応す
る平面図である。
FIG. 6 is a plan view corresponding to FIG. 4, showing an embodiment in which the die pad is divided.

【図7】図6のVIIの部分の拡大平面図である。7 is an enlarged plan view of a portion VII of FIG.

【図8】図7に示した部分を裏面から見た図である。FIG. 8 is a view of the portion shown in FIG. 7 viewed from the back surface.

【図9】図7に対応する、更に別の実施例を示す平面図
である。
9 is a plan view showing still another embodiment corresponding to FIG. 7. FIG.

【図10】(a)〜(c)は図6〜8に示した実施例の
半導体装置の製造工程を示す。
10A to 10C show manufacturing steps of the semiconductor device of the embodiment shown in FIGS.

【符号の説明】[Explanation of symbols]

10…リードフレーム 11…ダイパッド 12…半導体チップ 13…開口部 14…絶縁フィルム 15、19、20…ワイヤ 16…インナーリード 17…オフセット部 18…封止樹脂 21…小孔 22…半田ボール 23…基板 DESCRIPTION OF SYMBOLS 10 ... Lead frame 11 ... Die pad 12 ... Semiconductor chip 13 ... Opening part 14 ... Insulating film 15, 19, 20 ... Wire 16 ... Inner lead 17 ... Offset part 18 ... Sealing resin 21 ... Small hole 22 ... Solder ball 23 ... Substrate

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/50 N H01L 23/12 Z ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 23/50 N H01L 23/12 Z

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 半導体チップ(12)を搭載するための
リードフレーム(10)のダイパッド(11)に、該半
導体チップより大きい開口部(13)を設け、該開口部
を覆うように耐熱性絶縁フィルム(14)をダイパッド
の裏面に張り付け、該開口部の絶縁フィルム上に前記半
導体チップを搭載して成ることを特徴とする半導体装
置。
1. A die pad (11) of a lead frame (10) for mounting a semiconductor chip (12) is provided with an opening (13) larger than the semiconductor chip, and heat resistant insulation is provided so as to cover the opening. A semiconductor device comprising a film (14) attached to the back surface of a die pad, and the semiconductor chip mounted on an insulating film in the opening.
【請求項2】 リードフレーム(10)は、複数のイン
ナーリード(16)及び各インナーリードに連結された
アウターリード(25)を有し、半導体チップ(12)
と少なくともインナーリード(16)との間がワイヤ
(15)により接続され、前記半導体チップ(12)、
前記インナーリード(16)及び前記ワイヤ(15)を
含む領域を樹脂モールド(18)により一体的に封止し
て半導体パッケージを構成し、前記絶縁フィルム(1
4)は該パッケージの表面に露出していることを特徴と
する請求項1に記載の半導体装置。
2. The lead frame (10) has a plurality of inner leads (16) and outer leads (25) connected to each inner lead, and a semiconductor chip (12).
And at least the inner lead (16) are connected by a wire (15), and the semiconductor chip (12),
A region including the inner lead (16) and the wire (15) is integrally sealed with a resin mold (18) to form a semiconductor package, and the insulating film (1
4. The semiconductor device according to claim 1, wherein 4) is exposed on the surface of the package.
【請求項3】 複数のインナーリード(16)の中の電
源又は接地用として使用されるインナーリード(16
b,16c)とダイパッド(11)との間、該ダイパッ
ド(11)と半導体チップ(12)の電源又は接地用パ
ッド(12b,12c)との間、及び信号用として使用
される他のインナーリード(16a)と半導体チップの
信号用パッド(12a)との間がそれぞれワイヤ(1
5,19,20)を介して電気的に接続されていること
を特徴とする請求項2に記載の半導体装置。
3. An inner lead (16) used as a power source or a ground among a plurality of inner leads (16).
b, 16c) and the die pad (11), between the die pad (11) and the power supply or ground pad (12b, 12c) of the semiconductor chip (12), and other inner leads used for signals. A wire (1) is provided between the signal pad (12a) of the semiconductor chip and the signal pad (12a) of the semiconductor chip.
The semiconductor device according to claim 2, wherein the semiconductor device is electrically connected via (5, 19, 20).
【請求項4】 ダイパッド(11)は相互に電気的に絶
縁された状態で複数に分割され、分割された一方のダイ
パッド部(11b)は電源用プレーンとして、他方のダ
イパッド部(11a)は接地用プレーンとして使用さ
れ、電源用プレーンは電源用のインナーリード(16
c)及び半導体チップの電源用パッド(12c)に、接
地用プレーンは接地用のインナーリード(16b)及び
半導体チップの接地用パッド(12b)にそれぞれ電気
的に接続されていることを特徴とする請求項2に記載の
半導体装置。
4. The die pad (11) is divided into a plurality of pieces in a state of being electrically insulated from each other, one of the divided die pad portions (11b) serves as a power plane, and the other die pad portion (11a) is grounded. It is used as a power plane and the power plane is the inner lead (16
c) and the power supply pad (12c) of the semiconductor chip, and the grounding plane is electrically connected to the grounding inner lead (16b) and the grounding pad (12b) of the semiconductor chip, respectively. The semiconductor device according to claim 2.
【請求項5】 電源用又は接地用のプレーン(11a,
11b)と半導体チップのパッド(12b,12c)と
の間の接続はワイヤ(19a,19b)で、電源用又は
接地用のプレーン(11a,11b)とインナーリード
(16)との間はワイヤ又は一体的な直結により接続さ
れていることを特徴とする請求項4に記載の半導体装
置。
5. A plane (11a, for power supply or ground)
11b) and the pads (12b, 12c) of the semiconductor chip are connected by wires (19a, 19b), and the planes (11a, 11b) for power or ground and the inner leads (16) are connected by wires or The semiconductor device according to claim 4, wherein the semiconductor devices are connected by an integral direct connection.
【請求項6】 ダイパッド(11)と重なる絶縁フィル
ム(14)の部分に複数の小孔(21)を設けて、ダイ
パッドが該小孔を介してパッケージ表面に露出するよう
に構成し、該パッケージを基板(23)上に実装する
際、前記小孔(21)を介して半田(22)によりダイ
パッド部(11)と基板(23)上の導体部との間を接
合したことを特徴とする請求項2に記載の半導体装置の
実装構造。
6. A package comprising a plurality of small holes (21) provided in a portion of an insulating film (14) overlapping the die pad (11) so that the die pad is exposed to the package surface through the small holes. Is mounted on the substrate (23), the die pad portion (11) and the conductor portion on the substrate (23) are joined by the solder (22) through the small holes (21). The mounting structure for a semiconductor device according to claim 2.
JP6038570A 1994-03-09 1994-03-09 Semiconductor device and its mounting structure Withdrawn JPH07249708A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6038570A JPH07249708A (en) 1994-03-09 1994-03-09 Semiconductor device and its mounting structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6038570A JPH07249708A (en) 1994-03-09 1994-03-09 Semiconductor device and its mounting structure

Publications (1)

Publication Number Publication Date
JPH07249708A true JPH07249708A (en) 1995-09-26

Family

ID=12528959

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6038570A Withdrawn JPH07249708A (en) 1994-03-09 1994-03-09 Semiconductor device and its mounting structure

Country Status (1)

Country Link
JP (1) JPH07249708A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534845B1 (en) 1998-10-16 2003-03-18 Oki Electric Industry Co., Ltd. Semiconductor device
JP2010016054A (en) * 2008-07-01 2010-01-21 Renesas Technology Corp Semiconductor device and manufacturing method therefor
JP2013141026A (en) * 2005-03-07 2013-07-18 Agere Systems Inc Integrated circuit package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534845B1 (en) 1998-10-16 2003-03-18 Oki Electric Industry Co., Ltd. Semiconductor device
US6913951B2 (en) 1998-10-16 2005-07-05 Oki Electric Industry Co., Ltd. Method of making a lead-on-chip device
JP2013141026A (en) * 2005-03-07 2013-07-18 Agere Systems Inc Integrated circuit package
JP2010016054A (en) * 2008-07-01 2010-01-21 Renesas Technology Corp Semiconductor device and manufacturing method therefor

Similar Documents

Publication Publication Date Title
KR100294719B1 (en) Molded semiconductor device and method for manufacturing the same, lead frame
JP3780122B2 (en) Manufacturing method of semiconductor device
JP2001015679A (en) Semiconductor device and manufacturing method thereof
JP2000294719A (en) Lead frame, semiconductor device using the same, and method of manufacturing the same
KR20040030297A (en) Lead frame, method of manufacturing the same, and semiconductor device manufactured with the same
US5382546A (en) Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same
JPH09307051A (en) Resin-sealed semiconductor device and method of manufacturing the same
JPH11191602A (en) Semiconductor device and manufacturing method thereof
JP2000299423A (en) Lead frame, semiconductor device using the same, and method of manufacturing the same
JP2569400B2 (en) Method for manufacturing resin-encapsulated semiconductor device
JPH10256460A (en) Terminal land frame, resin-sealed semiconductor device using the same, and method of manufacturing the same
JPH07249708A (en) Semiconductor device and its mounting structure
JP3103281B2 (en) Resin-sealed semiconductor device
JP3691790B2 (en) Semiconductor device manufacturing method and semiconductor device manufactured by the method
JP3234614B2 (en) Semiconductor device and manufacturing method thereof
JP3028153B2 (en) Lead frame manufacturing method
JPH08255868A (en) Semiconductor device and manufacturing method thereof
JP3398556B2 (en) Method for manufacturing semiconductor device
JP2503029B2 (en) Method for manufacturing thin semiconductor device
JP2784209B2 (en) Semiconductor device
JP2568057B2 (en) Integrated circuit device
JP2006237503A (en) Semiconductor device and manufacturing method thereof
JPH07201928A (en) Film carrier and semiconductor device
JPH09307019A (en) Semiconductor package manufacturing method and semiconductor package
JP3434918B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20010605