JPH07249763A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07249763A JPH07249763A JP3829294A JP3829294A JPH07249763A JP H07249763 A JPH07249763 A JP H07249763A JP 3829294 A JP3829294 A JP 3829294A JP 3829294 A JP3829294 A JP 3829294A JP H07249763 A JPH07249763 A JP H07249763A
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- forming
- gate electrode
- halogen
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Abstract
(57)【要約】
【目的】 トランジスタの不純物拡散層上に低抵抗の金
属シリサイド層を形成する方法に関し、不純物拡散層と
金属シリサイド層との界面に偏析物が発生しないように
して両者間のコンタクト抵抗を低減し、応答速度の速い
ＭＯＳ電界効果トランジスタを提供することを目的とす
る。 【構成】 素子分離領域２によって分離されたシリコン
基板１上に酸化膜３を形成して酸化膜３上にゲート電極
４を形成する工程と、ゲート電極４をマスクとしてシリ
コン基板１にハロゲンを含む分子イオンを注入して不純
物拡散層７を形成する工程と、低温アニール処理を施し
て、ハロゲンを含む分子イオンに含まれるハロゲン元素
を酸化膜３中に拡散させる工程と、ハロゲン元素が拡散
した酸化膜３を除去する工程と、ゲート電極４の表面上
と不純物拡散層７の表面上とに金属シリサイド層９を形
成する工程とをもって構成される。
属シリサイド層を形成する方法に関し、不純物拡散層と
金属シリサイド層との界面に偏析物が発生しないように
して両者間のコンタクト抵抗を低減し、応答速度の速い
ＭＯＳ電界効果トランジスタを提供することを目的とす
る。 【構成】 素子分離領域２によって分離されたシリコン
基板１上に酸化膜３を形成して酸化膜３上にゲート電極
４を形成する工程と、ゲート電極４をマスクとしてシリ
コン基板１にハロゲンを含む分子イオンを注入して不純
物拡散層７を形成する工程と、低温アニール処理を施し
て、ハロゲンを含む分子イオンに含まれるハロゲン元素
を酸化膜３中に拡散させる工程と、ハロゲン元素が拡散
した酸化膜３を除去する工程と、ゲート電極４の表面上
と不純物拡散層７の表面上とに金属シリサイド層９を形
成する工程とをもって構成される。
Description
【０００１】
【産業上の利用分野】本発明は、トランジスタの不純物
拡散層上に低抵抗の金属シリサイド層を形成する方法に
関する。
拡散層上に低抵抗の金属シリサイド層を形成する方法に
関する。
【０００２】
【従来の技術】ＭＯＳ電界効果トランジスタのスイッチ
ング速度を高めるには、ソース・ドレインの低抵抗化と
ゲート電極の低抵抗化とが必要である。低抵抗化の方法
として、ゲート電極の表面上とソース・ドレインの表面
上とに金属シリサイド層を形成する方法が開発され、こ
の金属シリサイド層を自己整合的に形成するサリサイド
プロセスが提案されている。このサリサイドプロセスの
具体例を以下に説明する。まず、基板上にゲート絶縁膜
を介してポリシリコンまたはアモルファスシリコンから
なるゲート電極を形成し、次いでゲート電極の側壁にサ
イドウォール絶縁膜を形成する。次に、ゲート電極とサ
イドウォール絶縁膜とをマスクとしてシリコン基板に不
純物をイオン注入して自己整合的にソース・ドレインを
なす不純物拡散層を形成する。次いで、全面にチタン等
の金属膜を形成してアニール処理を施し、ゲート電極の
ポリシリコンまたはアモルファスシリコンとの間と不純
物拡散層のシリコンとの間とで選択的にシリサイド化反
応させて、ゲート電極の表面上と不純物拡散層の表面上
とにチタンシリサイド層等の金属シリサイド層を自己整
合的に形成する。
ング速度を高めるには、ソース・ドレインの低抵抗化と
ゲート電極の低抵抗化とが必要である。低抵抗化の方法
として、ゲート電極の表面上とソース・ドレインの表面
上とに金属シリサイド層を形成する方法が開発され、こ
の金属シリサイド層を自己整合的に形成するサリサイド
プロセスが提案されている。このサリサイドプロセスの
具体例を以下に説明する。まず、基板上にゲート絶縁膜
を介してポリシリコンまたはアモルファスシリコンから
なるゲート電極を形成し、次いでゲート電極の側壁にサ
イドウォール絶縁膜を形成する。次に、ゲート電極とサ
イドウォール絶縁膜とをマスクとしてシリコン基板に不
純物をイオン注入して自己整合的にソース・ドレインを
なす不純物拡散層を形成する。次いで、全面にチタン等
の金属膜を形成してアニール処理を施し、ゲート電極の
ポリシリコンまたはアモルファスシリコンとの間と不純
物拡散層のシリコンとの間とで選択的にシリサイド化反
応させて、ゲート電極の表面上と不純物拡散層の表面上
とにチタンシリサイド層等の金属シリサイド層を自己整
合的に形成する。
【０００３】
【発明が解決しようとする課題】金属シリサイド層と不
純物拡散層とのコンタクト抵抗を低くするには、界面の
コンタクト近傍において不純物が十分に活性化し、かつ
その他の偏析物が存在しないようにすることが必要であ
る。
純物拡散層とのコンタクト抵抗を低くするには、界面の
コンタクト近傍において不純物が十分に活性化し、かつ
その他の偏析物が存在しないようにすることが必要であ
る。
【０００４】ハロゲン系の元素、特にフッ素は欠陥密度
の高い領域に偏析することが確認されている。シリコン
層に二フッ化ボロンイオン（ＢＦ2 + ）を注入し、その
上にチタンシリサイド層（ＴｉＳｉ2 ）を形成したとき
の界面を透過型電子顕微鏡（ＴＥＭ）で観察したとこ
ろ、図２の模式図に示すように、シリコン層とチタンシ
リサイド層との界面にフッ素に起因する多くの偏析物１
０が観察された。チタンシリサイドやモリブデンシリサ
イドのようにシリコンとの整合性の悪いものほど界面に
おける欠陥密度が高くなり、偏析物も発生しやすい。ま
た、コバルトシリサイドやニッケルシリサイドのように
シリコンとの整合性のよい金属シリサイドでも、エピタ
キシャル成長しにくい条件で金属シリサイド層を成長さ
せると、シリコンとの界面に発生する欠陥量が増え、偏
析物が多く発生する。このように偏析物が多く発生する
ことによって、不純物拡散層と金属シリサイド層とのコ
ンタクト抵抗が高くなることが確認されている。
の高い領域に偏析することが確認されている。シリコン
層に二フッ化ボロンイオン（ＢＦ2 + ）を注入し、その
上にチタンシリサイド層（ＴｉＳｉ2 ）を形成したとき
の界面を透過型電子顕微鏡（ＴＥＭ）で観察したとこ
ろ、図２の模式図に示すように、シリコン層とチタンシ
リサイド層との界面にフッ素に起因する多くの偏析物１
０が観察された。チタンシリサイドやモリブデンシリサ
イドのようにシリコンとの整合性の悪いものほど界面に
おける欠陥密度が高くなり、偏析物も発生しやすい。ま
た、コバルトシリサイドやニッケルシリサイドのように
シリコンとの整合性のよい金属シリサイドでも、エピタ
キシャル成長しにくい条件で金属シリサイド層を成長さ
せると、シリコンとの界面に発生する欠陥量が増え、偏
析物が多く発生する。このように偏析物が多く発生する
ことによって、不純物拡散層と金属シリサイド層とのコ
ンタクト抵抗が高くなることが確認されている。
【０００５】本発明の目的は、この欠点を解消すること
にあり、不純物拡散層と金属シリサイド層との界面に偏
析物が発生しないようにして両者間のコンタクト抵抗を
低減し、応答速度の速いＭＯＳ電界効果トランジスタを
提供することにある。
にあり、不純物拡散層と金属シリサイド層との界面に偏
析物が発生しないようにして両者間のコンタクト抵抗を
低減し、応答速度の速いＭＯＳ電界効果トランジスタを
提供することにある。
【０００６】
【課題を解決するための手段】上記の目的は、下記いず
れの手段によっても達成される。
れの手段によっても達成される。
【０００７】第１の手段は、素子分離領域（２）によっ
て分離されたシリコン基板（１）上に酸化膜（３）を形
成する工程と、この酸化膜（３）上にゲート電極（４）
を形成する工程と、このゲート電極（４）をマスクとし
て前記のシリコン基板（１）にハロゲンを含む分子イオ
ンを注入して不純物拡散層（７）を形成する工程と、低
温アニール処理を施して、前記のハロゲンを含む分子イ
オンに含まれるハロゲン元素を前記の酸化膜（３）中に
拡散させる工程と、前記のハロゲン元素が拡散した前記
の酸化膜（３）を除去する工程と、前記のゲート電極
（４）の表面上と前記の不純物拡散層（７）の表面上と
に金属シリサイド層（９）を形成する工程とを有する半
導体装置の製造方法である。
て分離されたシリコン基板（１）上に酸化膜（３）を形
成する工程と、この酸化膜（３）上にゲート電極（４）
を形成する工程と、このゲート電極（４）をマスクとし
て前記のシリコン基板（１）にハロゲンを含む分子イオ
ンを注入して不純物拡散層（７）を形成する工程と、低
温アニール処理を施して、前記のハロゲンを含む分子イ
オンに含まれるハロゲン元素を前記の酸化膜（３）中に
拡散させる工程と、前記のハロゲン元素が拡散した前記
の酸化膜（３）を除去する工程と、前記のゲート電極
（４）の表面上と前記の不純物拡散層（７）の表面上と
に金属シリサイド層（９）を形成する工程とを有する半
導体装置の製造方法である。
【０００８】第２の手段は、素子分離領域（２）によっ
て分離されたシリコン基板（１）上に酸化膜（３）を形
成する工程と、この酸化膜（３）上にゲート電極（４）
を形成する工程と、このゲート電極（４）をマスクとし
て前記のシリコン基板（１）にハロゲン原子イオンまた
はハロゲン分子イオンを注入する第１のイオン注入工程
と、不純物拡散層（７）を形成するための不純物イオン
を注入する第２のイオン注入工程と、低温アニール処理
を施して、前記の第１のイオン注入工程と前記の第２の
イオン注入工程とにおいて注入されたイオン中に含まれ
るハロゲン元素を前記の酸化膜（３）中に拡散させる工
程と、前記のハロゲン元素が拡散した前記の酸化膜
（３）を除去する工程と、前記のゲート電極（４）の表
面上と前記の不純物拡散層（７）の表面上とに金属シリ
サイド層（９）を形成する工程とを有する半導体装置の
製造方法である。
て分離されたシリコン基板（１）上に酸化膜（３）を形
成する工程と、この酸化膜（３）上にゲート電極（４）
を形成する工程と、このゲート電極（４）をマスクとし
て前記のシリコン基板（１）にハロゲン原子イオンまた
はハロゲン分子イオンを注入する第１のイオン注入工程
と、不純物拡散層（７）を形成するための不純物イオン
を注入する第２のイオン注入工程と、低温アニール処理
を施して、前記の第１のイオン注入工程と前記の第２の
イオン注入工程とにおいて注入されたイオン中に含まれ
るハロゲン元素を前記の酸化膜（３）中に拡散させる工
程と、前記のハロゲン元素が拡散した前記の酸化膜
（３）を除去する工程と、前記のゲート電極（４）の表
面上と前記の不純物拡散層（７）の表面上とに金属シリ
サイド層（９）を形成する工程とを有する半導体装置の
製造方法である。
【０００９】なお、前記の低温アニール処理の温度は３
００〜６００℃であることが好ましい。
００〜６００℃であることが好ましい。
【００１０】また、前記のハロゲン元素が特にフッ素の
場合には、欠陥密度の高い領域に偏析する現象が特に顕
著にあるため、本発明の方法は有効である。
場合には、欠陥密度の高い領域に偏析する現象が特に顕
著にあるため、本発明の方法は有効である。
【００１１】また、前記の金属シリサイド層（９）の形
成は、シリコン層上に金属膜を形成した後アニール処理
を施してこの金属膜とシリコン層とを固相反応させる方
法、または、金属とシリコンとを同時に堆積し、アニー
ル処理を施してこの金属とシリコンとを結晶化させる方
法のいずれを使用してもよい。
成は、シリコン層上に金属膜を形成した後アニール処理
を施してこの金属膜とシリコン層とを固相反応させる方
法、または、金属とシリコンとを同時に堆積し、アニー
ル処理を施してこの金属とシリコンとを結晶化させる方
法のいずれを使用してもよい。
【００１２】
【作用】シリコン層に不純物をイオン注入するとシリコ
ン層がアモルファス化される。３００〜６００℃の低温
でこれにアニール処理を施すと、アモルファスシリコン
が下層の方から表層に向かって結晶化が進む。また、こ
の程度の低い温度においてはボロン等の不純物は殆ど拡
散しないが、フッ素等のハロゲン元素は低温で拡散係数
が大きいので、アモルファスシリコンの結晶化にともな
って表層に向かって拡散し、シリコン基板の表面に形成
されている酸化膜３中に集積する。したがって、この酸
化膜３を除去すれば、偏析物を形成する元となるフッ素
等のハロゲン元素を金属シリサイド層の形成前に不純物
拡散層７から除去することができるので、金属シリサイ
ド層９と不純物拡散層７との界面に発生する偏析物が少
なくなり、低抵抗のコンタクトが形成される。
ン層がアモルファス化される。３００〜６００℃の低温
でこれにアニール処理を施すと、アモルファスシリコン
が下層の方から表層に向かって結晶化が進む。また、こ
の程度の低い温度においてはボロン等の不純物は殆ど拡
散しないが、フッ素等のハロゲン元素は低温で拡散係数
が大きいので、アモルファスシリコンの結晶化にともな
って表層に向かって拡散し、シリコン基板の表面に形成
されている酸化膜３中に集積する。したがって、この酸
化膜３を除去すれば、偏析物を形成する元となるフッ素
等のハロゲン元素を金属シリサイド層の形成前に不純物
拡散層７から除去することができるので、金属シリサイ
ド層９と不純物拡散層７との界面に発生する偏析物が少
なくなり、低抵抗のコンタクトが形成される。
【００１３】不純物拡散層形成のための不純物イオン、
例えばボロン原子イオンまたはボロンを含む分子イオン
を注入する際に、チャネリング効果によって注入イオン
の侵入深さが深くなることを防ぐため、フッ素等のハロ
ゲン原子イオンまたはハロゲン分子イオンを予めイオン
注入してイオン注入領域の一部または全部をアモルファ
ス化する方法があるが、この場合にも前記と同様に低温
アニール処理を施すことによって注入されたハロゲン元
素を金属シリサイド層９の形成前に除去し、不純物拡散
層７と金属シリサイド層９との界面に発生する偏析物を
少なくすることができる。
例えばボロン原子イオンまたはボロンを含む分子イオン
を注入する際に、チャネリング効果によって注入イオン
の侵入深さが深くなることを防ぐため、フッ素等のハロ
ゲン原子イオンまたはハロゲン分子イオンを予めイオン
注入してイオン注入領域の一部または全部をアモルファ
ス化する方法があるが、この場合にも前記と同様に低温
アニール処理を施すことによって注入されたハロゲン元
素を金属シリサイド層９の形成前に除去し、不純物拡散
層７と金属シリサイド層９との界面に発生する偏析物を
少なくすることができる。
【００１４】金属シリサイド層９とシリコンとの格子ミ
スマッチ量が比較的大きい（５％以上）場合、または格
子ミスマッチ量が小さい場合でも完全にエピタキシャル
成長しない条件で金属シリサイド層９が形成される場合
には、界面における欠陥密度が高くなって偏析物が多く
発生しやすいので、このような条件下で金属シリサイド
層９を形成する場合には、本発明によるハロゲン元素除
去方法が特に有効である。
スマッチ量が比較的大きい（５％以上）場合、または格
子ミスマッチ量が小さい場合でも完全にエピタキシャル
成長しない条件で金属シリサイド層９が形成される場合
には、界面における欠陥密度が高くなって偏析物が多く
発生しやすいので、このような条件下で金属シリサイド
層９を形成する場合には、本発明によるハロゲン元素除
去方法が特に有効である。
【００１５】
【実施例】以下、図面を参照して、本発明の一実施例に
係るＬＤＤ構造のＭＯＳ電界効果トランジスタの製造方
法について説明する。
係るＬＤＤ構造のＭＯＳ電界効果トランジスタの製造方
法について説明する。
【００１６】図１（ａ）参照 選択熱酸化法を使用してＮ型シリコン基板１に素子分離
用のフィールド酸化膜２を形成する。次に、Ｎ型シリコ
ン基板１上に６０Å程度の薄い酸化膜３を形成し、この
酸化膜３上にポリシリコンまたはアモルファスシリコン
を堆積してパターニングし、ゲート電極４を形成する。
次に、ゲート電極４をマスクとして二フッ化ボロンイオ
ン（ＢＦ2 + ）等のハロゲンを含む分子イオンを低ドー
ズ量で浅くイオン注入して低濃度のＰ- 拡散層５を形成
する。次に、全面に絶縁膜を形成し、これに異方性エッ
チング処理を施してゲート電極４の側壁にサイドウォー
ル６を形成し、ゲート電極４とサイドウォール６とをマ
スクとしてＮ型シリコン基板１に二フッ化ボロンイオン
（ＢＦ2 + ）等のハロゲンを含む分子イオンを高濃度に
イオン注入して高濃度のＰ+ 拡散層７を形成する。
用のフィールド酸化膜２を形成する。次に、Ｎ型シリコ
ン基板１上に６０Å程度の薄い酸化膜３を形成し、この
酸化膜３上にポリシリコンまたはアモルファスシリコン
を堆積してパターニングし、ゲート電極４を形成する。
次に、ゲート電極４をマスクとして二フッ化ボロンイオ
ン（ＢＦ2 + ）等のハロゲンを含む分子イオンを低ドー
ズ量で浅くイオン注入して低濃度のＰ- 拡散層５を形成
する。次に、全面に絶縁膜を形成し、これに異方性エッ
チング処理を施してゲート電極４の側壁にサイドウォー
ル６を形成し、ゲート電極４とサイドウォール６とをマ
スクとしてＮ型シリコン基板１に二フッ化ボロンイオン
（ＢＦ2 + ）等のハロゲンを含む分子イオンを高濃度に
イオン注入して高濃度のＰ+ 拡散層７を形成する。
【００１７】３００〜６００℃の温度、好ましくは５０
０〜６００℃の温度で３０分間程度熱処理を施し、フッ
素等のハロゲン元素だけを選択的にシリコン基板１の表
面近傍に拡散させて薄い酸化膜３中に集積させる。次い
で、フッ酸等を使用して、薄い酸化膜３だけを選択的に
除去できるような条件でエッチングし、薄い酸化膜３を
除去する。
０〜６００℃の温度で３０分間程度熱処理を施し、フッ
素等のハロゲン元素だけを選択的にシリコン基板１の表
面近傍に拡散させて薄い酸化膜３中に集積させる。次い
で、フッ酸等を使用して、薄い酸化膜３だけを選択的に
除去できるような条件でエッチングし、薄い酸化膜３を
除去する。
【００１８】図１（ｂ）参照 スパッタ法等を使用して全面にチタン膜８を形成する。
【００１９】図１（ｃ）参照 ６００〜８００℃程度の温度で熱処理を施し、ゲート電
極４の表面上とＰ+ 拡散層７の表面上とで選択的にシリ
サイド化反応させてチタンシリサイド（ＴｉＳｉ2 ）層
９を形成し、残余の領域の未反応のチタン膜８を除去す
る。以下、図示しないが、周知の方法を使用して全面に
絶縁膜を形成し、Ｐ+ 拡散層７上にコンタクト用開口を
形成してソース・ドレイン電極を形成する。
極４の表面上とＰ+ 拡散層７の表面上とで選択的にシリ
サイド化反応させてチタンシリサイド（ＴｉＳｉ2 ）層
９を形成し、残余の領域の未反応のチタン膜８を除去す
る。以下、図示しないが、周知の方法を使用して全面に
絶縁膜を形成し、Ｐ+ 拡散層７上にコンタクト用開口を
形成してソース・ドレイン電極を形成する。
【００２０】なお、金属膜としては、チタン膜の他にコ
バルト膜、ニッケル膜、タングステン膜、モリブデン膜
等がある。
バルト膜、ニッケル膜、タングステン膜、モリブデン膜
等がある。
【００２１】また、ハロゲンを含む分子イオンとして
は、二フッ化ボロンイオン（ＢＦ2 +）の他に二塩化ボ
ロンイオン（ＢＣｌ2 + ）、二臭化ボロンイオン（ＢＢ
ｒ2 +）等がある。
は、二フッ化ボロンイオン（ＢＦ2 +）の他に二塩化ボ
ロンイオン（ＢＣｌ2 + ）、二臭化ボロンイオン（ＢＢ
ｒ2 +）等がある。
【００２２】また、チタンシリサイド層等の金属シリサ
イド層の形成は、チタン等の金属とシリコンとを同時に
堆積した後にアニール処理を施して結晶化させてもよ
い。
イド層の形成は、チタン等の金属とシリコンとを同時に
堆積した後にアニール処理を施して結晶化させてもよ
い。
【００２３】また、イオン注入時のチャネリングを防止
するためにプリイオン注入を実施する場合には、不純物
拡散層形成のための不純物イオン注入工程に先立ち、フ
ッ素、塩素、臭素等のハロゲン原子イオンまたはハロゲ
ン分子イオンを不純物拡散層形成のための不純物イオン
の射影飛程距離（Ｒｐ）と同じか、または、それより深
くなるような加速度で、かつ注入領域の一部または全部
がアモルファス化するようなドーズ量でイオン注入する
ようにすればよい。なお、プリイオン注入されたハロゲ
ン元素は不純物拡散層形成のための不純物イオン注入後
に実施される低温熱処理によって薄い酸化膜中に集積さ
れ、除去される。
するためにプリイオン注入を実施する場合には、不純物
拡散層形成のための不純物イオン注入工程に先立ち、フ
ッ素、塩素、臭素等のハロゲン原子イオンまたはハロゲ
ン分子イオンを不純物拡散層形成のための不純物イオン
の射影飛程距離（Ｒｐ）と同じか、または、それより深
くなるような加速度で、かつ注入領域の一部または全部
がアモルファス化するようなドーズ量でイオン注入する
ようにすればよい。なお、プリイオン注入されたハロゲ
ン元素は不純物拡散層形成のための不純物イオン注入後
に実施される低温熱処理によって薄い酸化膜中に集積さ
れ、除去される。
【００２４】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法においては、ハロゲン原子イオン、ハ
ロゲン分子イオンまたはハロゲンを含む分子イオンを注
入した後、低温熱処理を施して注入されたハロゲン元素
を不純物拡散層表面に形成された酸化膜中に拡散・集積
させ、しかる後その酸化膜を除去することによって、不
純物拡散層からハロゲン元素を除去しているので、不純
物拡散層とその表面に形成される金属シリサイド層との
界面に発生するハロゲン元素に起因する偏析物が少なく
なり、不純物拡散層と金属シリサイド層とのコンタクト
抵抗が低くなって良好な特性の半導体装置が形成され
る。
体装置の製造方法においては、ハロゲン原子イオン、ハ
ロゲン分子イオンまたはハロゲンを含む分子イオンを注
入した後、低温熱処理を施して注入されたハロゲン元素
を不純物拡散層表面に形成された酸化膜中に拡散・集積
させ、しかる後その酸化膜を除去することによって、不
純物拡散層からハロゲン元素を除去しているので、不純
物拡散層とその表面に形成される金属シリサイド層との
界面に発生するハロゲン元素に起因する偏析物が少なく
なり、不純物拡散層と金属シリサイド層とのコンタクト
抵抗が低くなって良好な特性の半導体装置が形成され
る。
【図１】本発明に係るＭＯＳ電界効果トランジスタの製
造工程図である。
造工程図である。
【図２】ＢＦ2 + イオンの注入されたシリコン層とチタ
ンシリサイド層との界面を透過型電子顕微鏡で観察した
像の模式図である。
ンシリサイド層との界面を透過型電子顕微鏡で観察した
像の模式図である。
１ シリコン基板 ２ 素子分離領域（フィールド酸化膜） ３ 酸化膜 ４ ゲート電極 ５ 低濃度のＰ- 型拡散層 ６ サイドウォール ７ 高濃度のＰ+ 型拡散層 ８ 金属膜（チタン膜） ９ 金属シリサイド層（チタンシリサイド層） １０ 偏析物
Claims (6)
- 【請求項１】 素子分離領域（２）によって分離された
シリコン基板（１）上に酸化膜（３）を形成する工程
と、 該酸化膜（３）上にゲート電極（４）を形成する工程
と、 該ゲート電極（４）をマスクとして前記シリコン基板
（１）にハロゲンを含む分子イオンを注入して不純物拡
散層（７）を形成する工程と、 低温アニール処理を施して、前記ハロゲンを含む分子イ
オンに含まれるハロゲン元素を前記酸化膜（３）中に拡
散させる工程と、 前記ハロゲン元素が拡散した前記酸化膜（３）を除去す
る工程と、 前記ゲート電極（４）の表面上と前記不純物拡散層
（７）の表面上とに金属シリサイド層（９）を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 素子分離領域（２）によって分離された
シリコン基板（１）上に酸化膜（３）を形成する工程
と、 該酸化膜（３）上にゲート電極（４）を形成する工程
と、 該ゲート電極（４）をマスクとして前記シリコン基板
（１）にハロゲン原子イオンまたはハロゲン分子イオン
を注入する第１のイオン注入工程と、 不純物拡散層（７）を形成するための不純物イオンを注
入する第２のイオン注入工程と、 低温アニール処理を施して、前記第１のイオン注入工程
と前記第２のイオン注入工程とにおいて注入されたイオ
ン中に含まれるハロゲン元素を前記酸化膜（３）中に拡
散させる工程と、 前記ハロゲン元素が拡散した前記酸化膜（３）を除去す
る工程と、 前記ゲート電極（４）の表面上と前記不純物拡散層
（７）の表面上とに金属シリサイド層（９）を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項３】 前記低温アニール処理の温度は３００〜
６００℃であることを特徴とする請求項１または２記載
の半導体装置の製造方法。 - 【請求項４】 前記ハロゲン元素はフッ素であることを
特徴とする請求項１、２、または、３記載の半導体装置
の製造方法。 - 【請求項５】 前記金属シリサイド層（９）の形成は、
シリコン層上に金属膜を形成した後アニール処理を施し
て該金属膜とシリコン層とを固相反応させてなすことを
特徴とする請求項１、２、３、または、４記載の半導体
装置の製造方法。 - 【請求項６】 前記金属シリサイド層の形成は、金属と
シリコンとを同時に堆積し、アニール処理を施して該金
属とシリコンとを結晶化させてなすことを特徴とする請
求項１、２、３、または、４記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3829294A JPH07249763A (ja) | 1994-03-09 | 1994-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3829294A JPH07249763A (ja) | 1994-03-09 | 1994-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249763A true JPH07249763A (ja) | 1995-09-26 |
Family
ID=12521239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3829294A Withdrawn JPH07249763A (ja) | 1994-03-09 | 1994-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249763A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5830802A (en) * | 1995-08-31 | 1998-11-03 | Motorola Inc. | Process for reducing halogen concentration in a material layer during semiconductor device fabrication |
| US6133122A (en) * | 1997-06-06 | 2000-10-17 | Nec Corporation | Method of fabricating semiconductor device for preventing rising-up of siliside |
| US6232220B1 (en) | 1996-07-15 | 2001-05-15 | Infineon Technologies Ag | Method for fabricating a semiconductor component having a low contact resistance with respect to heavily doped zones |
| JP2005057233A (ja) * | 2003-08-02 | 2005-03-03 | Samsung Electronics Co Ltd | 半導体素子の製造方法及びそれによって製造された半導体素子 |
| US8101986B2 (en) | 1999-10-27 | 2012-01-24 | Renesas Electronics Corporation | Dynamic random access memory with silicide contacts, CMOS logic section and LDD structure |
-
1994
- 1994-03-09 JP JP3829294A patent/JPH07249763A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8610219B2 (en) | 1999-10-27 | 2013-12-17 | Renesas Electronics Corporation | Semiconductor device having a memory cell section, an adjacent circuit section, and silicide formed on an impurity diffused region |
| US8710569B2 (en) | 1999-10-27 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP2005057233A (ja) * | 2003-08-02 | 2005-03-03 | Samsung Electronics Co Ltd | 半導体素子の製造方法及びそれによって製造された半導体素子 |
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