JPH07250054A - シリアル通信のビット同期回路及びビット同期方法 - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、ノイズの影響を受けにくく、構
成が簡単で確実に同期を確立できるビット同期回路を提
供できるようにすることを目的とする。 【構成】 受信データのプリアンブルの受信中に同期確
立部ＳＹＮにより両パルス幅検出部１，２からの一致パ
ルス信号を連続して所定回カウントしたときに、同期が
確立したと判断して同期確立信号をクロックパルス発生
部ＣＰＧに出力し、クロックパルス発生部ＣＰＧにより
受信データのデータフレームのビットパルスの中央のタ
イミングで受信クロックパルスを発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、シリアル通信による
受信データとの同期タイミングを検出して受信同期信号
を発生するシリアル通信のビット同期回路及びビット同
期方法に関する。

【０００２】

【従来の技術】従来、特別な同期用クロック線を用いず
に伝送データ信号波形から同期信号を抽出するシリアル
通信システムにおいて、伝送線をバス型接続し、必要な
ときに送信側のノードが交代しながら送信データをかた
まり状に送信するバースト伝送（ＣＳＭＡ／ＣＤ，トー
クンバスなど）を行う場合、各ノードはそれぞれ個別の
クロックにより動作しているため、そのクロック精度が
バースト送信データ長を固定周期でサンプリングしても
問題ない程度に高くても、受信側の各ノードは送信側ノ
ードが交代する度にビット同期，特にビット位相同期を
毎回取り直す必要がある。

【０００３】このようにビット同期を行うものとして、
特開平４−２５９１３７号公報に記載のように、ＰＷＭ
やマンチェスタ方式などの同期クロック信号成分を重畳
させた符号化方式による伝送データのエッジを検出し、
エッジ検出信号に基づいて受信クロック信号を生成する
ビット同期方式が提案されているが、この場合ノイズの
影響を受け易いという問題がある。

【０００４】また、特開平４−２６４８３７号公報に記
載のように、位相差検出手段により入力信号と再生クロ
ックの位相差を求め、求めた位相差に対応する位相移動
量を設定手段に設定し、設定した位相移動量だけ同期手
段により再生クロックの位相を変化させるものや、この
ほかＰＬＬの採用などによって、ノイズに強いビット同
期を行うことが考えられているが、上記したように位相
差を求めて再生クロックの位相を変化させる手段とし
て、ＣＰＵ，タイマ，カウンタなどを備えたマイクロコ
ンピュータが必要になり、これらマイクロコンピュータ
やＰＬＬ回路が装置全体の構成の複雑化，大型化やコス
トの上昇を招き、ロジック回路への集積化には適してい
ない。

【０００５】ところで、例えば光通信の分野では、高速
伝送，長距離伝送，高感度伝送を実現するために受信部
の入力段に交流結合回路を設けることが行われており、
この交流結合回路は、一般に信号入力の開始当初におい
て出力が遅れ、しかも出力が安定するまでに長時間を要
するという特性があり、このようなシステムにおいてバ
ースト状伝送を実行すると、バースト状受信データの最
初の波形は正しく受信されずに正確に再現することがで
きない。

【０００６】そこで、本願出願人が以前提案したよう
に、バースト状データパケットの先頭に、例えば“０１
０１…”の如く伝送情報を含まないビットパターンのプ
リアンブルを付加し、このプリアンブルの伝送の間に交
流結合回路の安定化を図り、確実なデータ伝送を可能に
することが考えられ（特開平５−１１０５７３号公報参
照）、このようなプリアンブルは上記したビット同期の
確立にも利用することができる。

【０００７】例えば、特開平４−４０１２６号公報に記
載のように伝送するデータ中の同期フラグを検出するこ
とにより同期確立用クロックを生成し、伝送するデータ
中に付加されたチェックビットをもとに行ったデータ誤
り検出結果より、多段階に位相関係をずらした複数のク
ロックの中から誤りなくデータを取り込める位相のクロ
ックを選択して同期確立を行うことが考えられている
が、誤りなくデータを取り込めるクロック位相には幅が
あり、クロックパルスが必ず受信波形の中央に位置する
とは限らず、確実性の面で問題がある。

【０００８】一方、特公昭５６−１８２５号公報には、
送信用の情報データに先立って設けられたプリアンブル
中の“１”または“０”の極性のビット数を計数し、タ
イマによる所定時間内に計数値が予め定められた値に達
したときに同期を確立したと判断することも考えられて
いるが、やはり確実性に欠ける。

【０００９】そのほか、特開平１−２６５７４０号公報
に記載のように、送信データの前に付加されたビット同
期信号を、そのビット速度の数倍の速度でサンプリング
してビット同期信号の符号変化点を検出し、符号変化点
間に含まれるサンプリング回数とビット同期信号のビッ
ト速度を表わす所定の数との差であるジッターの平均値
を検出し、この平均値を用いてサンプル開始点を設定
し、サンプリングタイマーのサンプリング周期を送信デ
ータのビット速度に等しいか、ほぼ等しく設定してデー
タ信号の中心でサンプリングすることも考えられている
が、ジッターの平均化の対象とするパルス波形に選定基
準がないため、大きく歪んだ波形であっても平均化して
しまい、サンプリング周期がデータ信号の中心からずれ
てしまうおそれがある。

【００１０】

【発明が解決しようとする課題】このように、従来のビ
ット周期の確立手段では、ノイズにより正確に同期を取
れず、マイクロコンピュータやＰＬＬ回路等が必要にな
り、構成の複雑化，大型化さらにはコストの上昇を招
き、同期クロックが必ずデータ波形のビット中央に位置
するとは限らず、確実性が低いという問題がある。

【００１１】そこでこの発明は、上記のような問題点を
解消するためになされたもので、ノイズの影響を受けに
くく、構成が簡単で確実に同期を確立できるビット同期
回路を提供できるようにすることを目的とする。

【００１２】

【課題を解決するための手段】請求項１記載の発明は、
データパケットの先頭部に所定のプリアンブルが設けら
れたシリアル通信による受信データとの同期タイミング
を検出して受信クロックパルスを発生するシリアル通信
のビット同期回路において、前記受信データのプリアン
ブルのビットパルスのパルス幅が前記受信データの伝送
速度で規定されるパルス幅に所定の許容誤差を加えた許
容パルス幅内に入っているか否かを検出し入っていると
きに一致パルス信号，入っていないときに不一致パルス
信号をそれぞれ出力するパルス幅検出部と、前記不一致
パルス信号の入力によりリセットされ前記一致パルス信
号をカウントしこの一致パルス信号を連続して所定回カ
ウントしたときに同期確立信号を出力する同期確立部
と、前記同期確立信号により前記受信データのデータフ
レームのビットパルスの中央のタイミングで受信クロッ
クパルスを発生するクロックパルス発生部とを備えたこ
とを特徴としている。

【００１３】また、その同期方法として、請求項２記載
のように、前記受信データのプリアンブルのビットパル
スのパルス幅が前記受信データの伝送速度で規定される
許容パルス幅内に入っているか否かを検出し、前記プリ
アンブルのビットパルスのパルス幅が前記許容パルス幅
内に連続して所定回入ったときに同期確立したと判断
し、同期確立後クロックパルス発生部により前記受信デ
ータのデータフレームのビットパルスの中央のタイミン
グで受信クロックパルスを出力するようにすれば効果的
である。

【００１４】

【作用】この発明においては、同期確立部によりパルス
幅検出部からの一致パルス信号が連続して所定回カウン
トされると、同期が確立したと判断されて同期確立信号
がクロックパルス発生部に出力され、クロックパルス発
生部により受信データのデータフレームのビットパルス
の中央のタイミングで受信クロックパルスが発生され
る。

【００１５】このとき、受信データがノイズを含んでい
ると、パルス幅検出部から一致パルス信号が連続して所
定回出力されることはなく、途中で不一致パルス信号が
出力されるため、ノイズの影響を受けることはない。

【００１６】また、従来のようなマイクロコンピュータ
やＰＬＬ回路等が不要で、構成の簡素化，小型化が図
れ、安価になり、しかも受信データの安定後のプリアン
ブル波形で直接同期確立するため、同期確立の確実性は
高い。

【００１７】

【実施例】図１はこの発明のブロック図、図２は図１の
動作説明図、図３は図１の一部のブロック図、図４は図
３の動作説明図、図５は図１の他の一部のブロック図、
図６は図５の動作説明図、図７は図１のさらに他の一部
の動作説明図である。

【００１８】図１に示すように、データパケットの先頭
部に所定のプリアンブルが設けられたシリアル通信によ
る受信データが、データ入力端子Ｄを介して正，負パル
ス幅検出部１，２に入力され、受信データのプリアンブ
ルのビットパルスのパルス幅が受信データの伝送速度で
規定されるパルス幅に所定の許容誤差を加えた許容パル
ス幅内に入っているか否かが検出され、入っているとき
に一致パルス信号が、入っていないときに不一致パルス
信号がそれぞれ出力される。

【００１９】これら両パルス幅検出部１，２は、許容パ
ルス幅に対して十分小さい周期のクロック入力端子Ｃか
らのクロックパルスにより動作し、両パルス幅検出部
１，２それぞれからオアゲートＯＲ１の入力端に一致パ
ルス信号が出力され、両パルス幅検出部１，２それぞれ
からオアゲートＯＲ２の入力端に不一致パルス信号が入
力される。

【００２０】そして、オアゲートＯＲ１の出力は第１の
カウンタ３のクロック端子ＣＫに入力され、オアゲート
ＯＲ２の出力は第１のカウンタ３のリセット端子ＲＳＴ
に入力され、第１のカウンタ３はリセット端子ＲＳＴへ
の入力によりリセットされてクロック端子ＣＫへの入力
パルスをカウントし、カウント値が予め定められた数
（例えば“５”など）になれば、第１のカウンタ３から
ラッチ４にカウンタパルスが出力され、ラッチ４から同
期確立信号が第２のカウンタ５のイネーブル端子ＥＮに
出力されると同時に第１のカウンタ３のディスイネーブ
ル端子ＤＥＮに出力される。

【００２１】このとき、第１のカウンタ３及びラッチ４
により同期確立部ＳＹＮが構成されている。

【００２２】そして、第１のカウンタ３はディスイネー
ブル端子ＤＥＮへの信号入力の間動作を停止する一方、
第２のカウンタ５はイネーブル端子ＥＮへの信号入力の
間動作してそのクロック端子ＣＫへのクロックパルスの
カウントアップを繰り返し、第２のカウンタ５の出力パ
ターンが受信データのデータフレームのビットパルスの
中央のタイミングを示す所定のパターンになったかどう
かが照合部６により照合され、所定パターンになれば照
合部６から波形同期化回路７に受信クロックパルスを出
力するようになっており、第２のカウンタ５及び照合部
６によりクロックパルス発生部ＣＰＧが構成され、波形
同期化回路７により受信クロックパルスに基づいて受信
データのデータフレームがサンプリングされる。

【００２３】ところで、受信完了或いは受信途中のエラ
ーが図外のリセット回路により検出されると、このリセ
ット回路からラッチ４にリセット信号が出力されてラッ
チ４がリセットされ、ラッチ４から第１のカウンタ３へ
のディスイネーブル端子ＤＥＮ及び第２のカウンタ５へ
のイネーブル端子ＥＮへの信号の入力が停止されるよう
になっている。

【００２４】つぎに、両パルス幅検出部１，２の詳細な
構成について図３を参照しつつ説明する。

【００２５】図３に示すように、データ入力端子Ｄを介
した受信データが、アンドゲート１ａの一方の入力端子
に入力され、アンドゲート２ａの一方の入力端子に反転
して入力されると同時に、受信データ波形の立上がり及
び立下がりを検出する立下り，立上りエッジ検出部１
ｂ，２ｂの一方の入力端子に入力され、クロック入力端
子Ｃを介したクロックパルスが、アンドゲート１ａ，２
ａの他方の入力端子に入力されると同時に、両エッジ検
出部１ｂ，２ｂの他方の入力端子に入力される。

【００２６】そして、両エッジ検出部１ｂ，２ｂの出力
がそれぞれ２進カウンタ１ｃ，２ｃのリセット端子に入
力されて２進カウンタ１ｃ，２ｃがリセットされ、両ア
ンドゲート１ａ，２ａからの入力パルスが２進カウンタ
１ｃ，２ｃによりそれぞれカウントされ、両カウンタ１
ｃ，２ｃの出力パターンそれぞれが許容パルス幅に相当
する所定パターンになったかどうかが照合部１ｄ，２ｄ
により照合され、所定パターンになっていれば、照合部
１ｄ，２ｄからフリップフロップ（以下ＦＦという）１
ｅ，２ｅの一方の入力端子に照合信号が入力されると共
に、この照合信号を反転した信号がそれぞれＦＦ１ｆ，
２ｆの一方の入力端子に入力され、各ＦＦ１ｅ，１ｆ，
２ｅ，２ｆの出力から、それぞれの他方の入力端子への
クロックパルスの入力タイミングで一方の入力状態に応
じた信号が出力される。

【００２７】さらに、アンドゲート１ｇ，１ｈの一方の
入力端子にＦＦ１ｅ，１ｆの出力信号がそれぞれ入力さ
れると共に他方の入力端子に立下りエッジ検出部１ｂの
出力信号が入力され、同様にアンドゲート２ｇ，２ｈの
一方の入力端子にＦＦ２ｅ，２ｆの出力信号がそれぞれ
入力されると共に他方の入力端子に立上りエッジ検出部
２ｂの出力信号が入力され、アンドゲート１ｇ，２ｇか
ら一致パルス信号が出力されると共に、アンドゲート１
ｈ，２ｈから不一致パルス信号が出力されるようになっ
ており、アンドゲート１ａ，立下りエッジ検出部１ｂ，
２進カウンタ１ｃ，照合部１ｄ，ＦＦ１ｅ，１ｆ，アン
ドゲート１ｇ，１ｈにより正パルス幅検出部１が構成さ
れ、アンドゲート２ａ，立上りエッジ検出部２ｂ，２進
カウンタ２ｃ，照合部２ｄ，ＦＦ２ｅ，２ｆ，アンドゲ
ート２ｇ，２ｈにより負パルス幅検出部２が構成されて
いる。

【００２８】ところで、図３に示す両パルス幅検出部
１，２に図４（ａ）に示すような波形の受信データＳ０
及び図４（ｂ）に示すようなクロックパルスＳ１が入力
されると、アンドゲート１ａ，２ａの出力波形Ｓ２，Ｓ
３は図４（ｃ），（ｄ）にそれぞれ示すようになり、両
エッジ検出部１ｂ，２ｂの出力波形Ｓ４，Ｓ５は図４
（ｅ），（ｆ）にそれぞれ示すようになる。

【００２９】そして、両２進カウンタ１ｃ，２ｃの出力
パターンＳ６，Ｓ７は、例えば図４（ｇ），（ｈ）にそ
れぞれ示すようになり、カウンタ１ｃ，２ｃのカウント
値が仮に“６”〜“１０”の範囲内のときを許容パルス
幅とすると、照合部１ｄ，２ｄの出力波形Ｓ８、Ｓ９は
それぞれ図４（ｉ），（ｊ）に示すようになり、この出
力波形Ｓ８，Ｓ９をそれぞれ反転した照合部１ｄ，２ｄ
の他の出力波形Ｓ１０，Ｓ１１はそれぞれ図４（ｋ），
（ｌ）に示すようになり、このとき負のパルス幅が許容
パルス幅に相当するカウント値“６”〜“１０”をこえ
るため、アンドゲート１ｇ，２ｈから図（ｍ）、（ｎ）
に示すような一致パルス信号Ｓ１２及び不一致信号Ｓ１
３が出力される。

【００３０】また、クロックパルス発生部ＣＰＧは、図
５に示すように複数のフリップフロップからなる２進カ
ウンタである第２のカウンタ５と、照合回路６ａ及びＦ
Ｆ６ｂからなる照合部６とにより構成されるが、図６
（ａ）に示すような波形の受信データＳ０に対し、図６
（ｂ）に示すようなクロックパルスＳ１がクロック端子
ＣＫに入力されると、図６（ｃ）に示すようなイネーブ
ル端子ＥＮへの同期確立信号Ｓ２０によりカウントを開
始する。

【００３１】このとき、クロックパルスＳ１の周波数，
受信データＳ０の伝送速度や符号方式などの既知の情報
から、受信データＳ０のビットパルスの中央のタイミン
グで受信クロックパルスを出力するには第２のカウンタ
５のカウント値に基づく出力パターンがどのパターンに
なったときかを求めておき、そのパターンを照合回路６
ａに予め設定しておく。

【００３２】そして、例えば図６（ｄ）に示すような第
２のカウンタ５のカウント値に対して、図６（ｅ）に示
すように“２”のカウント値に基づく出力パターンを照
合回路６ａが検知するようにしておくことにより、図６
（ｇ）に示すようにＦＦ６ｂから図６（ａ）に示す受信
データＳ０のビットパルスの中央のタイミングで受信ク
ロックパルスＳ２１が出力される。

【００３３】一方、第２のカウンタ５が所定値までカウ
ントアップすると、図６（ｆ）に示すようなそのときの
第２のカウンタ５自身の出力パルスＳ２２がリセット端
子ＲＳＴに入力され、第２のカウンタ５がリセットされ
て、再びカウントを繰り返し、イネーブル端子ＥＮへの
信号Ｓ２０がアクティブである限り第２のカウンタ５は
フリーランニングの状態で繰り返しカウントし続ける。

【００３４】従って、図２（ａ）に示す波形の受信デー
タＳ０に対し、受信当初は波形が不安定であるため、図
２（ｃ），（ｅ）にそれぞれ示すように、両パルス幅検
出部１，２から不一致パルス信号Ｓ２５，Ｓ１３が出力
され、受信データＳ０の波形が安定するに連れて、図２
（ｂ），（ｄ）にそれぞれ示すように両パルス幅検出部
１，２から一致パルス信号Ｓ１２，Ｓ２６が出力され、
オアゲートＯＲ１を介して図２（ｂ），（ｄ）に示す一
致パルス信号Ｓ１２とＳ２６との倫理和が第１のカウン
タ３のクロック端子ＣＫに入力され、オアゲートＯＲ２
を介して図２（ｃ），（ｅ）に示す不一致パルス信号Ｓ
２５とＳ１３との論理和が第１のカウンタ３のリセット
端子ＲＳＴに入力される。

【００３５】そして、第１のカウンタ３のリセット後に
クロック端子ＣＫに例えば連続して５個の一致パルス信
号が入力されることにより、図２（ｆ）に示すように第
１のカウンタ３からラッチ４にカウンタパルスＳ２７が
出力され、ラッチ４から図２（ｇ）に示すような同期確
立信号Ｓ２０が第２のカウンタ５のイネーブル端子ＥＮ
及び第１のカウンタ３のディスイネーブル端子ＤＥＮに
出力され、第１のカウンタ３は動作を停止する一方、第
２のカウンタ５はアクティブ状態となり、図２（ｈ）に
示すような受信クロックパルスＳ２１が波形同期化回路
７に出力される。

【００３６】ところで、受信完了或いは受信途中のエラ
ーが上記した図外のリセット回路により検出されると、
図２（ｉ）に示すようなリセット信号Ｓ２９がラッチ４
のリセット端子に入力されてラッチ４がリセットされ、
ラッチ４から第２のカウンタ５のイネーブル端子ＥＮ及
び第１のカウンタ３のディスイネーブル端子ＤＥＮへの
同期確立信号の入力が停止され、最初から同期確立動作
が繰り返される。

【００３７】このようにして、図７（ａ）に示す波形の
受信データＳ０のデータビットの中央のタイミングで、
図７（ｂ）に示すように照合部６のＦＦ６ｂから波形同
期化回路７に受信クロックパルスＳ２１が出力される
と、波形同期化回路７によりこの受信クロックパルスＳ
２１により受信データＳ０のデータフレームのサンプリ
ングが行われ、図７（ｃ）に示すように波形整形された
信号が波形同期化回路７から後段回路に出力されること
になる。

【００３８】従って、上記実施例によれば、受信データ
のプリアンブルの受信中に同期確立部ＳＹＮにより両パ
ルス幅検出部１，２からの一致パルス信号を連続して所
定回カウントしたときに、同期が確立したと判断して同
期確立信号をクロックパルス発生部ＣＰＧに出力し、ク
ロックパルス発生部ＣＰＧにより受信データのデータフ
レームのビットパルスの中央のタイミングで受信クロッ
クパルスを発生するため、受信データがノイズを含んで
いても、両パルス幅検出部１，２からの一致パルス信号
は所定回連続せずに途中で不一致パルス信号が出力さ
れ、従来のようなノイズの影響を防止することができ
る。

【００３９】また、両パルス幅検出部１，２，同期確立
部ＳＹＮ，クロックパルス発生部ＣＰＧをカウンタや論
理ゲートにより簡単に構成できるため、従来のようにＰ
ＬＬ回路などのアナログ回路やマイクロコンピュータ等
の複雑なデジタル回路が不要となり、構成の簡素化，小
型化を図ることができ、しかも安価になり、さらに誤り
チェックなどの間接的な方法ではなく受信データの安定
後のプリアンブル波形で直接同期確立するため、確実な
同期確立を行うことができ、信頼性，安定性に優れる。

【００４０】なお、上記実施例では第１のカウンタ３に
より一致パルス信号を５回連続してカウントしたときに
同期が確立できたと判断する場合について説明したが、
とくに“５”という値に限るものではなく、クロックパ
ルスの周波数や受信データの伝送速度，符号方式等に基
づいて適宜定めればよい。

【００４１】また、許容パルス幅の設定値についても、
照合回路６ａの設定値“２”についても、これらに限る
ものではなく、詳細な回路構成についても上記実施例に
限定されるものではない。

【００４２】

【発明の効果】請求項１及び２記載の発明によれば、受
信データのプリアンブルの受信中に、同期確立部により
パルス幅検出部からの一致パルス信号を連続して所定回
カウントしたときに、同期が確立したと判断し、クロッ
クパルス発生部により受信データのデータフレームのビ
ットパルスの中央のタイミングで受信クロックパルスを
発生するため、受信データがノイズを含んでいる場合に
は、パルス幅検出部から一致パルス信号が所定回連続せ
ずに誤って同期確立と判断されることはなく、ノイズの
影響を防止することができ、しかも受信データの安定後
のプリアンブル波形で直接同期確立することによって、
確実に同期確立することが可能となり、信頼性，安定性
の向上を図ることができる。

【００４３】また、請求項３及び４記載の発明によれ
ば、同期確立部，クロックパルス発生部を簡単なカウン
タや論理ゲートにより構成できるため、従来のようなマ
イクロコンピュータやＰＬＬ回路等が不要で、構成の簡
素化，小型化が図れ、安価に構成できる。

【図面の簡単な説明】

【図１】この発明の一実施例のブロック図である。

【図２】図１の動作説明図である。

【図３】図１の一部のブロック図である。

【図４】図３の動作説明図である。

【図５】図１の他の一部のブロック図である。

【図６】図５の動作説明図である。

【図７】図１のさらに他の一部の動作説明図である。

【符号の説明】

１，２ 正，負パルス幅検出部 ３ 第１のカウンタ ４ ラッチ Ｓ 同期確立部 ５ 第２のカウンタ ６ 照合部 ＣＰＧ クロックパルス発生部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データパケットの先頭部に所定のプリア
   ンブルが設けられたシリアル通信による受信データとの
   同期タイミングを検出して受信クロックパルスを発生す
   るシリアル通信のビット同期回路において、 前記受信データのプリアンブルのビットパルスのパルス
   幅が前記受信データの伝送速度で規定されるパルス幅に
   所定の許容誤差を加えた許容パルス幅内に入っているか
   否かを検出し入っているときに一致パルス信号，入って
   いないときに不一致パルス信号をそれぞれ出力するパル
   ス幅検出部と、前記不一致パルス信号の入力によりリセ
   ットされ前記一致パルス信号をカウントしこの一致パル
   ス信号を連続して所定回カウントしたときに同期確立信
   号を出力する同期確立部と、前記同期確立信号により前
   記受信データのデータフレームのビットパルスの中央の
   タイミングで受信クロックパルスを発生するクロックパ
   ルス発生部とを備えたことを特徴とするシリアル通信の
   ビット同期回路。
2. 【請求項２】 データパケットの先頭部に所定のプリア
   ンブルが設けられたシリアル通信による受信データとの
   同期タイミングを検出して受信クロックパルスを発生す
   るシリアル通信のビット同期方法において、 前記受信データのプリアンブルのビットパルスのパルス
   幅が前記受信データの伝送速度で規定されるパルス幅に
   所定の許容誤差を加えた許容パルス幅内に入っているか
   否かを検出し、前記プリアンブルのビットパルスのパル
   ス幅が前記許容パルス幅内に連続して所定回入ったとき
   に同期確立したと判断し、同期確立後クロックパルス発
   生部により前記受信データのデータフレームのビットパ
   ルスの中央のタイミングで受信クロックパルスを出力す
   ることを特徴とするシリアル通信のビット同期方法。
3. 【請求項３】 請求項１記載のシリアル通信のビット同
   期回路において、 前記同期確立部が、カウンタとこのカウンタの出力パル
   スを入力とするラッチとを備えていることを特徴とする
   シリアル通信のビット同期回路。
4. 【請求項４】 請求項１記載のシリアル通信のビット同
   期回路において、 前記クロックパルス発生部が、カウンタとこのカウンタ
   の出力パターンが所定のパターンになったことを検出す
   る照合部とを備えていることを特徴とするシリアル通信
   のビット同期回路。