JPH07250328A - 動きベクトル検出装置 - Google Patents

動きベクトル検出装置

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JPH07250328A
JPH07250328A JP32152594A JP32152594A JPH07250328A JP H07250328 A JPH07250328 A JP H07250328A JP 32152594 A JP32152594 A JP 32152594A JP 32152594 A JP32152594 A JP 32152594A JP H07250328 A JPH07250328 A JP H07250328A
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JP32152594A
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Kazuya Ishihara
和哉 石原
Shinichi Uramoto
紳一 浦本
Shinichi Nakagawa
伸一 中川
Tetsuya Matsumura
哲哉 松村
Satoru Kumaki
哲 熊木
Mitsuo Hanami
充雄 花見
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 少ないハードウェア量で複数の予測モードに
従って高速に動き画像予測補償に用いられる動きベクト
ルを検出することのできる動きベクトル検出装置を提供
する。 【構成】 プロセッサアレイ１０は、現画像画素ブロッ
クであるテンプレートブロックの各画素に対応してマト
リックス状に配列され、各々が対応の参照画像画素ブロ
ックであるサーチウィンドウブロック画素データを格納
し、テンプレートブロック画素データとの評価関数値成
分を求める要素プロセサを含む。総和部１２は各要素プ
ロセサから与えられた評価関数値成分を複数の予測モー
ドそれぞれに応じて分類し、各分類ごとに総和して各予
測モードに対する評価関数値を生成する。比較部３は総
和部から与えられた評価関数値に従って最も良い類似度
を与える評価関数値に対応する変位ベクトルを各予測モ
ードそれぞれによる動きベクトルとして決定する。これ
により複数の予測モードに従う動きベクトルを同時に検
出することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、予測符号化処理にお
いて動画像の動き補償のために用いられる動きベクトル
を検出するための装置に関する。
【０００２】
【従来の技術】膨大なデータ量を有する画像信号の伝送
または蓄積のためには、データ量を削減するデータ圧縮
技術が必要不可欠となる。画像データは、近接画素間の
相関関係および人間の知覚特性などに起因するかなりの
冗長度を備える。このデータ冗長度を抑圧して伝送デー
タ量を削減するデータ圧縮技術は高能率符号化と呼ばれ
る。このような高能率符号化方式の１つに、フレーム間
予測符号化方式がある。このフレーム間予測符号化方式
においては、以下の処理が実行される。
【０００３】現在符号化しようとする現画面（フレーム
またはフィールド）の各画素データと参照する前画面の
同じ位置にある各画素データとの差分である予測誤差を
算出する。算出された予測誤差を以後の符号化に用い
る。この方法では、動きの少ない画像に関しては画面間
の相関が大きいため、高能率で符号化を行なうことがで
きる。しかしながら、動きの大きな画像については、画
面間の相関が小さいため誤差が大きくなり、逆に伝送デ
ータ量が増加するという欠点が生じる。
【０００４】上述の問題点を解決する方法として、動き
補償付フレーム（フィールド）間予測符号化方式があ
る。この方法では、以下の処理が実行される。まず、予
測誤差を算出する前に、予め現画面（フレームまたはフ
ィールド）と前画面の画素データを用いて動きベクトル
を算出する。算出された動きベクトルに従って前画面の
予測画像を移動させる。前画面の動きベクトルだけずれ
た位置の画像データを参照画素とし、参照画素を予測値
として用いる。次いで、この移動後の前画面と現画面と
の各画素の予測誤差を算出し、予測誤差と動きベクトル
とを伝送する。
【０００５】図１５１は、従来の動き補償付予測符号化
方式に従って画像データを符号化する符号器の全体構成
を概略的に示すブロック図である。図１５１において符
号器は、入力された画像信号に対し所定の前処理を実行
する前処理回路９１０と、この前処理回路９１０により
前処理された信号に対し冗長度の除去および入力信号の
量子化を実行するソース符号化回路９１２と、ソース符
号化回路９１２からの信号に対し所定のフォーマットに
従った符号化および予め定められたデータ構造の符号列
に多重化するビデオマルチプレクス符号化回路９１４を
含む。
【０００６】前処理回路９１０は、時間および空間フィ
ルタを用いて入力画像信号を共通の中間フォーマット
（ＣＩＦ）に変換し、かつノイズ除去のためのフィルタ
処理を実行する。
【０００７】ソース符号化回路９１２は、与えられた信
号に対するたとえば離散コサイン変換（ＤＣＴ）などの
直交変換処理を行なうとともに、入力信号に対する動き
補償を行ない、かつ直交変換された画像データを量子化
する。
【０００８】ビデオマルチプレクス符号化回路９１４
は、与えられた画像信号に対し２次元可変長の符号化を
行なうとともに、データ処理単位であるブロックの各種
属性（動きベクトルなど）も可変長符号化した後に、予
め定められたデータ構造の符号列に多重化する。
【０００９】符号器はさらに、ビデオマルチプレクス符
号化回路９１４からの画像データをバッファ処理する伝
送バッファ９１６と、伝送バッファ９１６からの画像デ
ータを伝送チャネルに適合させるための伝送符号化回路
９１８を含む。
【００１０】伝送バッファ９１６は、情報発生速度を一
定速度に平滑化する。伝送符号化回路９１８は誤り訂正
ビットの付加および音声信号データの付加などを実行す
る。
【００１１】図１５２は、図１５１に示すソース符号化
回路の具体的構成の一例を示す図である。図１５２にお
いてソース符号化回路９１２は、前処理回路からの与え
られる入力画像信号に対し動きベクトルを検出しかつ動
きベクトルに従って動き補償された参照画像を生成する
動き補償予測器９２０と、動き補償予測器９２０からの
参照画像画素データに対しフィルタ処理を行なうループ
フィルタ９２２と、ループフィルタ９２２の出力と入力
画像信号との差分を求める減算器９２４と、減算器９２
４の出力を直交変換する直交変換器９２６と、直交変換
器９２６により直交変換されたデータを量子化する量子
化器９２８を含む。
【００１２】動き補償予測器９２０の構成は後に詳細に
説明するが、１フレーム前の画素データを格納するフレ
ームメモリを含み、入力画像信号データとこのフレーム
メモリ内の画素データとに従って動きベクトルの検出お
よび動き補償された参照画像画素データの生成を行な
う。ループフィルタ９２２は画質改善のために設けられ
る。
【００１３】直交変換器９２６は、減算器９２４からの
データに対し、所定のサイズのブロック（通常８×８画
素）を１つの単位としてＤＣＴ変換などの直交変換を行
なう。量子化器９２８は、この直交変換された画素デー
タを量子化する。
【００１４】動き補償予測器９２０および減算器９２４
により動き補償付フレーム間予測が実行され、動画像に
おける時間的な冗長性が除去される。また、直交変換器
９２６による直交変換により動画像信号における空間的
な冗長性が除去される。
【００１５】ソース符号化回路９１２はさらに、量子化
器９２８で量子化されたデータを量子化前の信号状態に
変換するための逆量子化器９３０と、この逆量子化器９
３０の出力に対し逆直交変換を行なう逆直交変換器９３
２と、ループフィルタ９２２の出力と逆直交変換器９３
２の出力とを加算する加算器９３４を含む。逆量子化器
９３０および逆直交変換器９３２により次のフレームに
対するフレーム間予測に用いる画像が生成される。この
生成された画像データは動き補償予測器９２０に含まれ
るフレームメモリに書込まれる。加算器９３４により画
像信号（フレーム間差分データ）がループフィルタ９２
２の出力に加算されるため、現フレームの画像データが
再生される。通常、この逆量子化処理、逆直交変換処理
および加算処理は一般に局部復号過程と呼ばれる。次
に、動きベクトルの算出について具体的に説明する。動
きベクトルの算出には一般にブロックマッチング法が用
いられる。
【００１６】今、図１５３（Ａ）に示すように、第（ｍ
−１）フレームにおける画像Ａが第ｍフレームのおいて
はＡ′に移動した状態を考える。ブロックマッチング法
においては、画面（この場合１フレーム）をＰ×Ｑ画素
のブロックに分割する（一般にはＰ＝Ｑ）。現フレーム
において着目するブロックに最も近似するブロックを前
フレームから捜し出す。この着目ブロックから最も近似
する前フレームにおけるブロックへのずれを動きベクト
ルとを称す。以下に、より詳細に説明する。
【００１７】図１５３（Ｂ）に示すように、今、第ｍフ
レームを符号化対象フレームとする。フレームはＮ×Ｎ
画素のブロックに分割される（Ｐ＝Ｑ＝Ｎ）。今第ｍフ
レームにおけるＮ×Ｎ画素のブロックにおける１番左上
の画素位置（Ｎｋ，Ｎ１）における画素データの値をＸ
ｍ（Ｎｋ，Ｎ１）とする。画素位置をベクトル（ｉ，
ｊ）だけずらした前フレームにおけるブロックと現フレ
ームにおけるブロックの対応の画素のデータの差分の絶
対値和を求める。次に、このずれベクトル（ｉ，ｊ）を
さまざまな値に代え、それぞれの差分絶対値和を求め
る。この差分絶対値和は一般に評価関数値と呼ばれる。
この最小の差分絶対値和を与える位置（ｉ，ｊ）を動き
ベクトルと定義する。
【００１８】動きベクトルは１ブロック画素当たり１個
伝送する必要がある。ブロックサイズを小さくすると伝
送情報が増加し、効果的なデータ圧縮ができなくなる。
一方、ブロックサイズを大きくすると効果的な動き検出
が困難となる。そこで、ブロックサイズは１６×１６画
素、動きベクトル探索範囲（ｉ，ｊの最大変化幅）は−
１５〜＋１５とするのが一般的である。以下に具体的に
ブロックマッチング法による動きベクトル算出について
説明する。
【００１９】図１５４は、ブロックマッチング法による
動きベクトルの算出の具体的方法を示す図である。今、
図１５４に示すように、３５２ドット（画素）×２８８
ラインからなる画像９５０を考える。画像９５０を、１
６×１６の画素群を１ブロックとして複数のブロックに
分割する。このブロック単位で動きベクトルの検出が実
行される。動きベクトル検出処理の対象となるブロック
（以下、テンプレートブロックと称す）９５２と同じ位
置にある前フレームにおけるブロック９５４を基準とし
て、画面上水平方向および垂直方向に±１６画素大きな
ブロック９５６を探索ブロック（以下、サーチエリアと
称す）とする。テンプレートブロック９５２に対する動
きベクトル探索はこのサーチエリア９５６内において実
行される。ブロックマッチング法に従った動きベクトル
の探索方法は以下の処理ステップを備える。
【００２０】動きベクトル候補に対応する変位を有する
ブロック（図１５４においてベクトル（ｉ，ｊ）で示
す）を求める。この求められたブロックの各画素とテン
プレートブロックの対応位置にある画素の差分絶対値和
（または差分二乗和）のような評価関数値を求める。
【００２１】上述の動作をベクトル（ｉ，ｊ）として
（−１６，−１６）〜（＋１６，＋１６）のすべての変
位に対して実行する。すべての予測画像ブロック（サー
チエリア９５６内のすべての画像ブロック）に対して評
価関数値（評価値）を求めた後、この評価関数値が最小
となる予測画像ブロックを検出する。テンプレートブロ
ックと同じ位置（以下、真裏と称す）のブロック（図１
５４においてベクトル（０，０）で示すブロック９５
４）から評価関数値が最小となる予測画像ブロックに向
かうベクトルをこのテンプレートブロック９５２に対す
る動きベクトルと決定する。
【００２２】図１５５は、従来のハードウエアで実現さ
れる動きベクトル検出装置の全体の構成を示す図であ
り、たとえば１９８９ ＩＥＥＥ、ＩＣＡＳＳＰ’８９
のプロシーディング”、第２４５３頁ないし第２４５６
頁においてＡ・アルティエリ等により示されている。図
１５５において、動きベクトル検出装置は、サーチエリ
アの画素データをサーチエリアの１列分入力するための
サーチエリア入力レジスタ９６２と、テンプレートブロ
ックの評価点（動きベクトルの候補）と同一サイズの行
および列のマトリックス状に配置された複数のプロセッ
サを含むプロセッサアレイ９６６と、プロセッサアレイ
に対しサーチエリアにおける同一列のデータを格納する
サーチエリアレジスタ９６４ａおよび９６４ｂと、プロ
セッサアレイ９６６の演算結果に従って動きベクトルを
検出する動きベクトル検出部９６８を含む。
【００２３】プロセッサアレイ９６６においては、評価
点すなわち変位ベクトル（ずれベクトル（ｉ，ｊ））各
々に対応してプロセッサが配置される。すなわち第ｉ
行、第ｊ列に配置されたプロセッサＰｉｊは、変位ベク
トルＤ（ｉ，ｊ）を計算する。
【００２４】図１５６は、図１５５に示すプロセッサア
レイに含まれるプロセッサの構成を示す図である。図１
５６においてプロセッサ９７０は、アレイ９６６内の水
平および垂直方向の３方向のプロセッサから伝達される
サーチエリア画素データを受け、選択信号ＳＥＬに応答
してその１つの入力を通過させる３入力レジスタ９７２
と、３入力レジスタ９７２からのサーチエリア画素デー
タＹと外部から与えられるテンプレートブロック画素デ
ータＸとに基づいて歪み（差分絶対値和）を計算する歪
み計算部９７４と、歪み計算部９７４からの歪みＤとア
レイ９６６内の水平方向に隣接するプロセッサからの歪
みとを受け、選択信号Ｔｏに従って一方を選択して通過
させる２入力レジスタ９７６を含む。
【００２５】図１５６に示すプロセッサ９７０は、図１
５６に示すプロセッサアレイ９６６において、サーチエ
リアにおける評価点、すなわち動きベクトルの候補とな
るすべての変位ベクトルに対応して２次元状に配置され
る。プロセッサアレイ９６６（図１５５参照）の各プロ
セッサへは共通に同じテンプレート画素データＸが与え
られる。このとき、またプロセッサ９７０へは、サーチ
エリアブロック内の対応の画像データが与えられる。た
とえば、テンプレートブロック画素データＸが、Ｘ
（ｍ，ｎ）の場合、プロセッサＰｉｊに対してはサーチ
エリアブロック画素データＹ（ｉ＋ｍ，ｊ＋ｎ）が与え
られる。サーチウィンドウデータは、図１５５に示すサ
ーチエリアサイドレジスタ９６４ａおよび９６４ｂなら
びにプロセッサアレイ９６６内の各プロセッサ９７０を
介して転送される。外部から与えられるテンプレートブ
ロック画素データＸ（ｍ，ｎ）に対し、正確にサーチエ
リアブロック画素データＹ（ｉ＋ｍ，ｊ＋ｎ）を各プロ
セッサに与えるために、テンプレートブロックおよびサ
ーチエリアブロックはある規則性を持ってスキャンされ
なければならない。
【００２６】図１５７は、上述の動きベクトル検出装置
におけるテンプレートブロックのデータのスキャン態様
を示す図である。図１５７において、テンプレートブロ
ック９９９を、図１５７の矢印で示すように、まず同一
列に沿って上から下に向かってスキャンし、次いで１列
隣の画素データを下から上に向かってスキャンすること
によりテンプレートブロック画素データが生成されて、
順次動きベクトル検出装置へ与えられる。このスキャン
方法は「スネークスキャン」と呼ばれる。テンプレート
ブロック画素データの「スネークスキャン」に従って、
プロセッサアレイ９６６へ与えられるサーチエリアブロ
ック画素データも同様にスキャンされる。プロセッサ９
７０は、アレイ内のその配置位置に応じてサーチエリア
画素データを図１５６の上下方向または左方向へ転送す
る必要がある。この３方向転送を実現するために３入力
レジスタ９７２が設けられる。２入力レジスタ９７６
（図１５６参照）は、各変位ベクトルの評価関数値が計
算された後、動きベクトル検出部９６８（図１５５参
照）において最小の歪み（評価関数値）を与える変位ベ
クトルを求めるために、プロセッサ９７０で計算された
歪みを動きベクトル検出部９６８へ伝達するために設け
られる。動きベクトル検出部９６８は、プロセッサアレ
イ９６６内の各プロセッサからの歪みのうち最小の歪み
を検出し、その最小の歪みを与えるプロセッサの位置を
求め、そのプロセッサの位置を動きベクトルとして決定
する。次にこの図１５５に示す動きベクトル検出装置の
動作について簡単に説明する。
【００２７】プロセッサアレイ９６６において第ｉ行、
第ｊ列に配置されたプロセッサＰｉｊは、 Ｄ（ｉ，ｊ）＝Σ｜Ｘ（ｍ，ｎ）−Ｙ（ｍ＋ｉ，ｎ＋
ｊ）｜ で表される歪みＤ（ｉ，ｊ）を算出する。ここで総和Σ
はｍおよびｎに関して行なわれる。ｍおよびｎの変化範
囲はテンプレートブロックのサイズにより決定される。
【００２８】今、図１５８に示すように、テンプレート
ブロック９８０としてｍ行ｎ列に配置された画素を考え
る。最初のサイクルにおいてはプロセッサアレイ９６６
における各プロセッサには参照符号９８２で示すサーチ
エリアブロック画素データが格納される。外部からはテ
ンプレートブロック９８０における第１行第１列の画素
Ｘ（１，１）がプロセッサアレイ９６６内のすべてのプ
ロセッサに共通に与えられる。アレイ９６６内の各プロ
セッサ９７０はそこに格納されているサーチエリアブロ
ック（サーチウィンドウ）画素データＹと与えられたテ
ンプレートブロック画素データＸとの差分絶対値を求め
て累算する。
【００２９】次のサイクルにおいては、プロセッサアレ
イ９６６においてサーチエリアブロックが図１５８の１
行下方向へシフトされる。プロセッサアレイ９６６内に
は参照符号９８３で示すサーチエリアブロック（サーチ
ウィンドウ）画素データが格納される。この状態で、次
いでテンプレートブロック９８２の次の画素データＸ
（２，１）が与えられる。プロセッサＰｉｊにおいて確
保されたサーチウィンドウ画素データは、Ｙ（ｍ＋ｉ，
ｎ＋ｊ＋１）である。これらの画素データを用いて再び
差分絶対値がとられかつ累算される。この動作がＭ回繰
返される。
【００３０】Ｍ回上述の動作を繰返すと、外部からサー
チエリアの１列のサーチエリア画素データが図１５８に
示すサーチエリア入力レジスタ９６２を介して書込まれ
る。不要となったサーチエリアの１列の画像データは放
出される。これにより、新しいサーチエリア画素データ
がサーチエリアサイドレジスタ９６４ａおよび９６４ｂ
およびプロセッサアレイ９６６に格納される。この動作
が各列ごとに繰返し実行される。
【００３１】すなわち、図１５９に示すように、最初は
サーチウィンドウ（サーチエリア内のすべての行を含む
ブロック）を用いて差分絶対値和の計算が実行される。
Ｍサイクル完了後次のサーチウィンドウ（サーチエリア
内の１列右隣のブロック）の画素データを用いて再び同
様の計算が実行される。以降、サーチウィンドウ９９
４、…と同様の動作が実行される。最終的にサーチエリ
ア９９６のすべての画素データに対する計算が実行され
ると、プロセッサＰｉｊにおいては、歪みＤ（ｉ，ｊ）
が求められて保持される。このプロセッサＰｉｊにおい
て求められた歪みＤ（ｉ，ｊ）が動きベクトル検出部９
６８へ伝達され、そこで最小の歪みを与える変位ベクト
ルが動きベクトルとして検出される。
【００３２】
【発明が解決しようとする課題】動き補償付フレーム
（またはフィールド）間予測符号化方式における予測画
像検出方法には、いくつかの方式が提案されている。よ
りよい符号化効率を得るためには、複数の予測画像検出
方式に従って動き検出処理を行なった後、最適な予測画
像検出方式を選択し、この最適な予測画像検出方式に従
って動きベクトルを検出する必要がある。画面の構成単
位として、フィールドを単位とする場合とフレームを単
位とする場合がある。１フレームは２フィールド（偶数
フィールドと奇数フィールド）で構成される。このそれ
ぞれの場合に対し、一例として以下のような予測画像検
出方式がある。
【００３３】（Ａ） フィールドを単位として画素デー
タを符号化する場合： （ａ） フィールド画像をＰ×Ｑ画素を単位として複数
のブロックに分割し、各ブロックごとに１つの動きベク
トルを検出する（１つの予測画像を生成する）。
【００３４】（ｂ） 分割ブロックをさらに画面垂直方
向に関して上下に２分割し、２分割ブロック各々に対し
て１つの動きベクトルを検出する。したがって、Ｐ×Ｑ
画素のブロックに対しては上半分のブロックに対する動
きベクトルと、下半分のブロックに対する動きベクトル
を検出する（２つの予測画像を生成する）。
【００３５】（Ｂ） フレームを単位として画素を符号
化する場合： （ａ） フレーム画像をＰ×Ｑ画素のブロックを単位と
して複数のブロックに分割し、各ブロックに対し１つの
動きベクトルを検出する（１つの予測画像を生成す
る）。
【００３６】（ｂ）Ｐ×Ｑ画素のブロックを同一フィー
ルドに存在する画素、すなわち奇数フィールドに属する
画素と偶数フィールドに属する画素との２つの画素グル
ープに分割し、各画素グループに対して１つの動きベク
トルを検出する。したがって、Ｐ×Ｑ画素のブロックに
対して、偶数フィールドの画素グループに対する動きベ
クトルと奇数フィールドに属する画像グループに対する
動きベクトルとが検出される（２つの予測画像が生成さ
れる）。
【００３７】上述の動きベクトル検出装置の構成の場
合、プロセッサアレイ内の各プロセッサは動きベクトル
の候補である変位ベクトル（評価点）に対応して配置さ
れる。また各プロセッサは同じテンプレートブロック画
素データを受ける。したがってプロセッサはすべて同じ
予測画素方式に従って歪み（評価関数値）を求めること
ができるだけであり、複数の予測画像検出方式に従って
並列態様で複数の動きベクトルを検出することはできな
い。前述のプロセッサＰｉｊが算出する歪みＤ（ｉ，
ｊ）の式から明らかなように、与えられるテンプレート
ブロック画素データＸ（ｍ，ｎ）が決定されれば、それ
に応じて与えられるサーチウィンドウ画素データＹ（ｍ
＋ｉ，ｎ＋ｊ）も一意的に決定されるためである。した
がって符号化効率向上のために複数の予測画像検出方式
を実行するためには、少なくとも複数の予測画像検出方
式それぞれに対応して動きベクトル検出装置を設け、こ
れらの動きベクトル検出装置を並列に動作させる必要が
あり、装置規模が増大するとともに消費電力が増大する
という問題が生じる。
【００３８】また上述の動きベクトル検出装置において
は、プロセッサアレイ内のすべてのプロセッサに対し同
じテンプレートブロック画素データが共通に与えられる
ため、テンプレートブロックの画素データを書込むため
の回路には大きな駆動力が必要とされ、このテンプレー
トブロック画素データ書込回路における電流消費が大き
くなり、装置全体としての電力消費が大きくなるという
問題も生じる。
【００３９】また、上述の動きベクトル検出装置の場
合、各プロセッサは動きベクトル候補となる変位ベクト
ル（評価点）に対応して配置される。サーチエリアが垂
直方向＋１６〜−１６、水平方向−１６〜＋１６であれ
ば、動きベクトルの候補となる変位ベクトルの数は３３
×３３＝１０８９となり、プロセッサの数が非常に大き
くなり、装置占有面積が大きくなるという問題が生じ
る。
【００４０】さらに、演算の各サイクルにおいて、プロ
セッサアレイ内におけるデータ転送はプロセッサを介し
て行なわれる。このとき、プロセッサ間のデータ転送方
向を決定するために３入力レジスタが用いられており、
この３入力レジスタのいずれかを駆動する必要があり、
データ転送時における消費電力が増大するという問題も
生じる。
【００４１】また、動きベクトル探索方式には、全探索
方式と階層探索方式とがある。全探索方式は、サーチエ
リア内のすべての変位ベクトル（評価点）に対して評価
関数値（差分絶対値和または差分二乗和等）を求め、す
べの評価点の評価関数値から動きベクトルを求める方式
である。階層探索方式は、その一例は特公平３−６８５
９７号公報に示されているが、以下の探索ステップを含
む。サーチエリア内の評価点のうち代表評価点を決定し
（評価点の間引き）、代表評価点について評価関数値を
求める。代表評価点の評価関数値から最小の評価関数値
を与える代表評価点を求め、最適代表評価点とする。次
いで、この最適代表評価点を中心とする所定の大きさの
領域内の全ての評価点について評価関数値を求め、これ
らの評価関数値から最適評価点を求め、動きベクトルを
決定する。
【００４２】階層探索方式の場合、サーチエリア内のす
べての評価点について評価関数値を求める必要がなく、
装置規模を小さくすることができ、また動きベクトル検
出時間を短くすることができる。しかしながら、評価点
を間引いて動きベクトルの検出を行なうため、全探索方
式に比べて精度が劣るという欠点がある。逆に、全探索
方式は精度は階層探索方式に比べて優れているという利
点がある反面、装置規模が大きくなるという欠点があ
る。すなわち、単位時間当たりの演算回数が一定である
と仮定し、同一量のハードウエアを用いて装置を構成す
る場合、階層探索方式を適用すれば広いサーチエリアを
対象として予測画像を求めることができるものの、精度
が劣るという欠点が生じ、また全探索方式を適用した場
合、サーチエリアが狭くなるものの、動きベクトルの精
度が優れているという利点が得られる。
【００４３】特に現在ＩＳＯ（国際標準化機構）で標準
化が進められている動画像符号化方式においては現画面
画像に対し時間的に前後する画面を用いて予測を行なう
ため、時間的に数画面（フレームまたはフィールド）離
れた位置にある画面を用いて動き検出を行なうことが必
要とされる。このような例としては、蓄積メディア符号
化技術におけるＢピクチャーの動きベクトル検出があ
る。蓄積メディア符号化技術においては、画像データは
蓄積メディアに格納されるため時間軸の制約がない。し
たがって、Ｂピクチャーと呼ばれる画像データに対して
は、過去の画像を用いて予測画像を検出する順方向予
測、未来の画像を用いて予測画像を検出する逆方向予
測、および前後両画面を用いて予測を行なう内挿的（補
間的）予測がある。このような前後画面を用いて予測を
行なう場合、速い動きに追従するためには、サーチエリ
アを広くする必要がある（サーチエリアが狭ければ、画
像がサーチエリアからはみ出し、正確な動きベクトル検
出を行なうことができなくなる）。テンプレートブロッ
クを中心として水平および垂直方向とも±６４〜±１２
８画素の範囲をサーチエリアとして探索が行なうのがよ
いとされている。このような広いサーチエリアを、装置
規模を増大させることなく実現するためには、上述の階
層探索方式を利用することが必要となる。
【００４４】しかしながら、従来の階層探索方式を前提
とする動き予測方式については、単一予測モードに従っ
た動き検出方式に従って予測画像を検出することができ
るだけであり、前述のような複数の予測モードを備える
動き検出方式においてどのような階層探索方式を採用す
るかは未だ提案されていない。
【００４５】それゆえ、この発明の目的は、装置規模を
増大させることなく複数の予測モードに対応して予測画
像を検出することのできる動きベクトル検出装置を提供
することである。
【００４６】この発明の他の目的は消費電流の増大およ
び装置の複雑化をもたらすことなく複数の予測モードに
従って高速に予測画像（動きベクトル）を検出すること
のできる動きベクトル検出装置を提供することである。
【００４７】この発明のさらに他の目的は、装置規模を
増大させることなく高精度で階層探索方式に従って動き
ベクトルを検出することのできる動きベクトル検出装置
を提供することである。
【００４８】この発明のさらに他の目的は、階層探索方
式に従って、複数の予測モード（予測画像検出方式）各
々に対する動きベクトルを高速かつ簡易な回路構成で検
出することのできる動きベクトル検出装置を提供するこ
とである。
【００４９】
【課題を解決するための手段】請求項１に係る動きベク
トル検出装置は、現画面画像内の動きベクトル検出対象
となる所定のサイズの現画像ブロックと参照画面内の現
画像ブロックに関連する領域内の複数の参照画像ブロッ
ク各々の類似度を示すとともに複数の予測モード各々に
従って決定される評価関数値を各参照ブロックごとにか
つ複数の予測モード並列に求めるための評価手段と、こ
の評価手段からの各参照ブロックごとおよび各複数の予
測モードそれぞれについての評価関数値を並列に受け、
現画像ブロックに対する各予測モードについての動きベ
クトルを並列に決定する動きベクトル決定手段を備え
る。
【００５０】請求項２に係る動きベクトル検出装置は、
請求項１に係る評価手段が、現画像ブロックに含まれる
画素に対応して配置され、参照画像ブロック内の対応の
画素データと現画像ブロック内の対応の画素データとを
一時格納する格納手段を含み、かつ格納手段に格納され
た画素データに評価関数の一部をなす演算を行なう複数
の第１の演算手段と、これら複数の第１の演算手段の出
力を複数の予測モード各々に対応して分類し、各分類ご
とに第１の演算手段の出力に評価関数の残りの演算を並
列態様で行なう第２の演算手段を含む。
【００５１】請求項３に係る動きベクトル検出装置は、
請求項１の複数の第１の演算手段が、各々が一方方向に
沿ってのみ格納手段に格納された画素データを転送する
ように配置されるとともに、現画像ブロックに対応する
行および列のマトリックス状に配置される複数のプロセ
ッサを備える。
【００５２】請求項４に係る動きベクトル検出装置は、
現画面および参照画面が偶数フィールドおよび奇数フィ
ールドを含むフレームで構成され、複数の予測モード
は、奇数フィールドに含まれる画素を用いる動き予測モ
ード（予測画像検出方式）と、偶数フィールドに含まれ
る画素を用いる動き予測モードと、フレームに含まれる
画素を用いる動き予測モードとを含む。
【００５３】請求項５に係る動きベクトル検出装置で
は、上記現画面および参照画面の各々が１つのフィール
ドにより構成され、複数の予測モードが、現画像ブロッ
クの垂直方向に２等分して得られる上半分のブロックに
含まれる画素を用いる動き予測モードと、下半分のブロ
ックに含まれる画素を用いる動き予測モードと、これら
上半分および下半分のブロック両者に含まれる画素を用
いる動き予測モードを含む。
【００５４】請求項６に係る動きベクトル検出装置は、
請求項１ないし５のいずれかの動きベクトル検出装置に
おける第２の演算手段が、現画像ブロックをフレーム画
面構成時において垂直方向の上下２ブロックに分割し、
かつ偶数フィールドの画素を含む偶数フィールドブロッ
クおよび奇数フィールドに含まれる画素を含む奇数フィ
ールドブロックの４ブロックに分割し、これら４分割ブ
ロックそれぞれに対して対応の第１の演算手段の出力を
並列に受け、予測モード指定信号に従って、４分割ブロ
ックの構成を変更して３分類を実現する切換手段を含
む。この切換手段が実現する３分類は、フレームに含ま
れる画素を用いるフレーム予測モード、奇数フィールド
に含まれる画素を用いる奇数フィールド予測モード、お
よび偶数フィールドに含まれる画素を用いる偶数フィー
ルド予測、または画面がフィールドを単位として構成さ
れ、このフィールド内の画素を用いて動き予測を行なう
フィールド予測モード、現画像ブロック内の上半分に含
まれる画素を用いる上半分予測モードおよび現画像ブロ
ックの下半分のブロックに含まれる画素を用いる下半分
予測モードのいずれかである。
【００５５】請求項７に係る動きベクトル検出装置は、
画面の形式を指定する形式指定信号に応答して、入力画
像データの画面形式をこの形成指定信号が指定する形式
に設定して評価手段へ与える入力設定手段をさらに含
む。
【００５６】請求項８に係る動きベクトル検出装置は、
請求項１ないし７のいずれかの動きベクトル検出装置に
おける複数の第１の演算手段が、実質的に１次元アレイ
を構成するように配置され、入力した現画像データを一
方方向に沿って伝達する複数のプロセッサと、これら複
数のプロセッサの所定数ごとに配置され、入力部または
前段プロセッサから与えられる参照画像ブロック画素デ
ータを格納するとともにその格納画素データを格納した
順に出力するその有効格納画素数が変更可能なバッファ
手段を備える。
【００５７】請求項９に係る動きベクトル検出装置は、
請求項１ないし８のいずれかに記載の動きベクトル検出
装置がさらに、現画像画素ブロックに関連する領域内の
所定の条件を満足する代表評価点に対応する参照画像ブ
ロックに対して複数の予測モードに従って評価関数値を
複数の予測モードそれぞれに対して並列に求める第３の
演算手段と、この第３の演算手段の出力に基づいて第１
の演算手段が演算すべき参照画像ブロックの領域を各予
測モードに対して指定する領域指定手段をさらに備え
る。第１の演算手段は、この領域指定手段により指定さ
れた領域に対応して配置され、領域指定された参照画像
ブロック領域内において複数の予測モードに従って評価
関数値を並列に求める。
【００５８】請求項１０に係る動きベクトル検出装置
は、請求項９における動きベクトル検出装置において、
領域指定手段が複数の予測モードそれぞれ別々に参照画
像ブロック領域を指定する。
【００５９】請求項１１に係る動きベクトル検出装置
は、請求項９の領域指定手段が、複数の予測モードに対
し１つの参照画像領域を指定する。
【００６０】請求項１２に係る動きベクトル検出装置
は、請求項９における領域指定手段が、複数の予測モー
ドに対し共通に１つの参照画像ブロック領域を設定しか
つ第１の演算手段に対し１つの予測モードのみに従って
評価関数値を算出する演算動作のみをイネーブルする。
【００６１】請求項１３に係る動きベクトル検出装置
は、動きベクトル検出対象となる現フレーム画像ブロッ
クの各画素に対応して配置される複数のプロセッサを含
み、現フレーム画像ブロックの画素データと、対応の参
照画像ブロックの画素データとを入力し、入力した両ブ
ロックの対応の画素データに対し所定の演算を行なう演
算手段と、この演算手段の出力を偶数フィールド内の画
素に対する演算結果と、奇数フィールド内の画素に対す
る演算結果とに分類し、各分類ごとに演算手段の出力を
加算して総和を求める総和手段と、この総和手段の出力
に従って、各分類に対する動きベクトルを並列態様で設
定する動きベクトル決定手段を備える。これにより、奇
数フィールド画素を用いた奇数フィールド予測モードに
従う動きベクトル、偶数フィールド画素を用いる偶数フ
ィールド予測モード、およびフレーム画素を用いるフレ
ーム予測モードそれぞれに従う動きベクトルを並列に決
定する。
【００６２】請求項１４に係る動きベクトル検出装置
は、動きベクトル検出対象となる現フィールド画像ブロ
ック内の各画素に対応して配置される複数のプロセッサ
を含み、この現フィールド画像ブロック内の画素データ
と対応の参照画像ブロック内の画素データとを入力し、
入力した両ブロックの対応の画素データに対し所定の演
算を行なう演算手段と、この演算手段の出力を、現画像
ブロックの垂直方向上半分のブロックの画素に対する演
算結果と、現画像ブロック垂直方向下半分のブロックの
画素に対する演算結果と、現画像ブロック画素に対する
演算結果とに分類し、各分類ごとに演算手段の出力を加
算して総和を求める総和手段と、この総和手段の出力に
従って各分類ごとに動きベクトルを並列態様で決定する
動きベクトル決定手段を備える。これにより現フィール
ド画像ブロックの上半分のブロックの画素を用いる上半
分ブロック予測モード、現画像ブロックの下半分のブロ
ックの画素を用いる下半分ブロック予測モードおよび現
画像ブロックの画素を用いるフィールド予測モードそれ
ぞれに従う動きベクトルを並列に決定する。
【００６３】請求項１５に係る動きベクトル検出装置
は、現画面画像の動きベクトル検出対象となる現画像ブ
ロックの各画素に対応して配置される複数のプロセッサ
を含みかつこの現画像ブロックの各画素データと参照画
面画像内とこの現画面画像ブロックに関連する領域内の
参照画像ブロックとを入力し、入力した両ブロックの対
応の画素データに対し所定の演算を行なう演算手段を含
む。複数のプロセッサは、画面がフレームで構成される
と仮定して、この現画像ブロックの画面上垂直方向の上
半分ブロックの画素に対応しかつ奇数フィールドの画素
に対応する第１のプロセッサ群と、この上半分のブロッ
クの画素に対応しかつ偶数フィールドの画素に対応して
配置される第２のプロセッサ群と、現画像ブロックの画
面垂直方向の下半分の画素に対応しかつ奇数フィールド
の画素に対応して配置される第３のプロセッサ群と、下
半分の画素に対応しかつ偶数フィールドの画素に対応し
て配置される第４のプロセッサ群とを含む。
【００６４】請求項１５に係る動きベクトル検出装置は
さらに、モード指定信号に応答して、この演算手段の出
力を３つの類に分類する分類手段を含む。この分類手段
は、第１および第２のプロセッサ群を組合わせかつ第３
および第４のプロセッサ群の出力を組合わせて２つの類
を生成する第１の組合わせ手段と、第１および第３のプ
ロセッサ群を組合わせかつ第２および第４のプロセッサ
群の出力を組合わせる第２の組合わせ手段と、モード指
定信号に応答してこれら第１および第２の組合わせ手段
の一方の出力を選択して出力する手段を含む。
【００６５】請求項１５に係る動きベクトル検出装置は
さらに、この分類手段の出力を各類ごとに加算し、かつ
総和して各分類に対する評価関数値および現画像ブロッ
ク全体に対する評価関数値を並列態様で生成する評価値
生成手段と、この評価値生成手段の出力に従って、現画
像ブロックの動きベクトルを各分類および現画像ブロッ
クに対して並列態様で決定する動きベクトル決定手段を
備える。
【００６６】請求項１６に係る動きベクトル検出装置
は、参照画像データの入力順序と出力順序とを異ならせ
る手段を含み、入力参照画面画像データを一時的に格納
するバッファ手段と、このバッファ手段から読出された
参照画像データと現画面画像データとから動きベクトル
検出対象となる現画像ブロックの動きベクトルを算出す
る手段を備える。
【００６７】請求項１７に係る動きベクトル検出装置
は、動きベクトル検出対象となる現画像ブロックの画素
に対応して配置され、各々が対応の現画像ブロックの画
素データとこの現画像ブロックに関連する参照画面画像
内の参照画像ブロックの対応の画素データとを格納する
格納手段と、この格納手段に格納されたデータを一方方
向のみに沿って伝達するとともに格納手段に格納された
画素データに所定の演算処理を行なう演算手段とを各々
が含む複数のプロセッサと、これら複数のプロセッサの
所定数ごとに配置され、入力部または前段のプロセッサ
から伝達された参照画像ブロック画素データを一時的に
格納しかつ順次格納画素データを格納順に次段のプロセ
ッサへ伝達するその有効格納画素数が変更可能なバッフ
ァ手段と、複数のプロセッサ手段の演算結果出力から現
画像ブロックの動きベクトルを決定する動きベクトル決
定手段を備える。
【００６８】請求項１８に係る動きベクトル検出装置
は、動きベクトル検出対象となる現画面ブロックとこの
現画像ブロックに関連する参照画面内の探索領域のすべ
ての評価点のうち代表評価点に対応する参照画像ブロッ
クとのブロックマッチング処理を複数の予測モードに従
って行ない、複数の予測モード各々に対して最もよい相
関度を示す最適代表評価点を並列に求める第１の算出手
段と、この第１の算出手段からの複数の予測モード各々
に対する最適代表評価点に従って、各最適代表評価点が
示す評価点を中心とする所定の大きさの参照画面内の領
域内に含まれる評価点すべてに対し現画像ブロックと参
照画像ブロックとのブロックマッチング処理を行ない、
複数の予測モード各々に対する動きベクトルを算出する
第２の算出手段と、この第２の算出手段の出力に従っ
て、複数の予測モードのうちの最適予測モードの決定お
よびそれに対応する最適ベクトルを動きベクトルと決定
する手段を含む。
【００６９】請求項１９に係る動きベクトル検出装置
は、動きベクトル検出対象となる現画像ブロックとこの
現画像ブロックに関連する参照画面内の所定の大きさを
有する探索領域内のすべての評価点のうちの代表評価点
に対応する参照画像ブロックとのブロックマッチング処
理を複数の予測モードに従って並列態様で実行し、これ
ら複数の予測モード各々に対する最もよい類似度を示す
最適代表評価点を求める第１の算出手段と、複数の予測
モード各々に対応して設けられ、第１の算出手段からの
対応の予測モード各々に対する最適代表評価点に従っ
て、対応の最適代表評価点を含む探索領域内の所定の大
きさの領域に含まれる評価点すべてに対し対応の予測モ
ードに従って現画像ブロックと参照画像ブロックとのブ
ロックマッチングを行ない、対応の予測モードに対する
最適ベクトルおよび最適評価関数値を算出する第２の算
出手段と、この第２の算出手段の出力に従って、最適ベ
クトルのうちから前記現画像ブロックに対する動きベク
トルを決定する動きベクトル決定手段を含む。
【００７０】請求項２０に係る動きベクトル検出装置
は、動きベクトル検出対象となる現画像ブロックとこの
現画像ブロックに関連する参照画面内の所定の大きさの
探索領域内のすべての評価点のうちの代表評価点に対応
する参照画像ブロックとのブロックマッチング処理を複
数の予測モードに従って並列態様で実行し、これら複数
の予測モード各々に対し、最もよい相関度を示す最適代
表評価点を求める第１の算出手段と、この第１の算出手
段の出力に従って複数の予測モードそれぞれに対する最
適代表評価点のうち最も高い類似度を示す第１の最適評
価点を決定する第１の最適評価点決定手段と、この第１
の最適評価点決定手段からの最適ベクトルに従ってこの
最適ベクトルが示す評価点を含む探索領域内の所定のサ
イズの領域内のすべての評価点に対し複数の予測モード
それぞれに従って変位ベクトルを求め、これらの求めた
変位ベクトルから最適変位ベクトルを各予測モードに対
して求める第２の算出手段と、この第２の算出手段から
の最適変位ベクトルを受け、最も高い相関度を示す最適
変位ベクトルを現画像ブロックの動きベクトルと決定す
る動きベクトル決定手段を含む。
【００７１】請求項２１に係る動きベクトル検出装置
は、動きベクトル検出対象となる現画像ブロックとこの
現画像ブロックに関連する参照画面内の所定の大きさの
探索領域のすべての評価点のうちの代表評価点に対応す
る参照画像ブロックとのブロックマッチング処理を複数
の予測モードに従って並列態様で実行し、複数の予測モ
ード各々に対する最もよい相関度を示す最適代表評価点
を求める第１の算出手段と、この第１の算出手段の出力
に従って最も高い相関度を示す最適予測モードおよび対
応の最適代表評価点を決定する第１の決定手段と、この
第１の決定手段からの最適予測モードおよび最適代表評
価点に従って、この最適評価点を含む探索領域内の所定
の領域内のすべての評価点に対し最適予測モードに従っ
てブロックマッチング処理を行ない、各参照画像ブロッ
クに対する評価関数値を求める第２の算出手段と、この
第２の算出手段からの評価関数値に従って前記現画像ブ
ロックに対する動きベクトルを決定する動きベクトル決
定手段を含む。
【００７２】請求項２２に係る動きベクトル検出装置
は、現画面画像のＱ行Ｐ列の画素からなる現画面ブロッ
クの各画素に対応して行列状に配置されるプロセッサ
と、Ｐ列の各列に対応して配置され、各々がＲ個の参照
画面画像画素データを格納するデータ格納手段とを有す
るプロセッサアレイを含む。プロセッサとデータ格納手
段とは１次元的に一方向に沿って参照画面画像画素デー
タを転送するように相互接続される。プロセッサの各々
は、対応の現画面画像画素データを格納する第１のレジ
スタと、与えられた参照画面画像画素データを格納する
第２のレジスタ手段と、この第１および第２のレジスタ
手段の格納する画素データに所定の演算処理を施して各
プロセッサに格納された参照画面ブロックと現画面ブロ
ックの類似度を示す評価関数値の成分を出力する演算手
段を含む。
【００７３】請求項２２に係るベクトル検出装置は、さ
らに、１サイクル当たり１画素データの速度で、参照画
面画像画素データをプロセッサアレイへ与えるデータ印
加手段と、プロセッサアレイから出力される評価関数値
成分を総和して１サイクル当たり１評価関数値を生成す
る評価値生成手段と、この評価値生成手段から所定数の
サイクルにわたって与えられる評価値に従って現画面ブ
ロックの動きベクトルを検出する動きベクトル決定手段
と、所定数サイクルをＡ・（Ｐ・（Ｑ＋Ｒ））サイクル
に設定する手段を備える。Ａは、任意の自然数である。
請求項２３に係るベクトル検出装置は、各々が、Ｑ行Ｐ
列の画素を含みかつ異なる現画面画像ブロックに対応し
て配置されるＡ個のプロセッサアレイを含む。Ａ個のプ
ロセッサアレイの各々は、対応の現画面ブロックの各画
素に対応して行列状に配置されるプロセッサと、プロセ
ッサの各列に対応して配置され、各々がＲ個の参照画面
画像画素データを格納するデータ格納手段とを有する。
プロセッサとデータ格納手段とは１次元的に一方方向に
沿って参照画面画像画素データを転送するように相互接
続される。プロセッサの各々は、対応の現画面ブロック
の画素データを格納する第１のレジスタ手段と、与えら
れた参照画面画像画素データを格納する第２のレジスタ
手段と、これら第１および第２のレジスタ手段に格納さ
れた画素データに所定の演算処理を施して対応の現画面
ブロックと与えられた参照画面画像ブロックとの類似度
を示す評価関数値の成分を出力する演算手段とを含む。
【００７４】請求項２３に係るベクトル検出装置はさら
に、Ａ個のプロセッサアレイ各々に対応して設けられ、
各々が対応のプロセッサの出力する評価関数値成分から
評価関数値を生成するＡ個の評価値生成手段と、Ａ個の
評価値生成手段対応して設けられ、対応の評価値生成手
段のＡ・Ｐ（Ｑ＋Ｒ）サイクルにわたって与えられる評
価関数値に従ってそれぞれ動きベクトルを決定するＡ個
の動きベクトル決定手段と、Ａ個のプロセッサアレイの
現画面ブロック画素データ全体をＡ・Ｐ（Ｑ＋Ｒ）サイ
クルごとに順次更新する手段とを備える。請求項２４に
係るベクトル検出装置は、Ｑ行Ｐ列の画素に含む現画面
ブロックの各画素に対応して行列状に配置される複数の
プロセッサを含む。複数のプロセッサの各々は、対応の
現画面画像画素データを格納する第１のレジスタ手段
と、与えられた参照画面ブロック画像画素データを格納
する第２のレジスタ手段と、これら第１および第２のレ
ジスタ手段の格納する画素データに所定の演算処理を施
して参照画面ブロックと現画面ブロックとの類似度を示
す評価値成分を出力する演算手段とを備える。
【００７５】請求項２４に係るベクトル検出装置は、さ
らに、プロセッサの各列に対応して配置され、各々がＲ
個の参照画面画像画素データを格納するデータ格納手段
を含む。プロセッサアレイは各々が（Ｐ／ｂ）・（Ｑ／
ｃ）の画素に対応する複数のサブブロックに分割され、
これらサブブロックは行列状に配置される。同じ列に配
置されたサブブロックに対しては同じ参照画面ブロック
の画素データが与えられ、また各列において、１つのサ
ブブロックはプロセッサとデータバッファが１次元的に
参照画面ブロック画素データを転送するように相互接続
され、同じ列における残りのサブブロックは各列が一方
方向にのみ沿って参照画面ブロック画素データを転送す
るようにプロセッサが接続され、同じ列に配置されたサ
ブブロックはデータバッファを共有し、各サブブロック
はデータ格納手段を介して参照画面画像画素データを入
力する。
【００７６】請求項２４に係るベクトル検出装置は、さ
らに、サブブロック各々から（Ｐ／ｂ）・｛（Ｑ／ｃ）
＋Ｒ｝・ｂ・ｃサイクルにわたって与えられる評価関数
値成分を各サイクルごとに加算して評価関数値をそれぞ
れ生成し、かつ生成した評価関数値に従って対応のサブ
ブロックそれぞれについて動きベクトルを決定する手段
と、複数のサブブロック各々に互いに異なる現画面ブロ
ックの画素データを格納するとともに、（Ｐ／ｂ）・
｛（Ｑ／ｃ）＋Ｒ｝ｂ・ｃサイクルごとに現画面ブロッ
クを順次更新する手段を備える。請求項２５に係るベク
トル検出装置は、現画面ブロックの画素に対応して行列
状に配置される複数のプロセッサと、各プロセッサの列
に対応して配置される参照画面画像画素データを格納す
るデータ格納手段とを含む。このプロセッサの各々は、
第１の現画面ブロックの画素データを格納する第１のレ
ジスタと、第２の現画面ブロックの対応の画素データを
格納する第２のレジスタ手段と、与えられた参照画面ブ
ロックの画素データを格納する第３のレジスタ手段と、
第１および第２のレジスタ手段の出力の一方の選択する
選択手段と、選択手段が出力する画素データと第３のレ
ジスタ手段に格納された画素データとに所定の演算処理
を施して評価関数値成分を生成する演算手段を含む。
【００７７】請求項２５に係るベクトル検出装置は、さ
らに、このプロセッサアレイから出力される評価関数値
成分に従って評価関数値を生成する評価値生成手段と、
この評価値生成手段から与えられる評価関数値に従って
動きベクトルを決定する動きベクトル決定手段と、第１
および第２の現画面ブロックの一方についての動きベク
トル検出サイクルの間に他方の現画面ブロック画素デー
タを格納するレジスタを別の現画面ブロックの画素デー
タで更新する手段と、動きベクトル検出サイクルごとに
選択手段の選択するレジスタを切換える手段とを備え
る。請求項２６に係るベクトル検出装置は、現画面内の
動きベクトル検出対象となる所定のサイズの現画像ブロ
ックと最小画面内の現画像ブロックに関連する領域内の
複数の参照画像ブロック各々との類似度を示す評価関数
値を生成する評価値生成手段と、この評価値生成手段か
ら与えられる評価関数値に従って現画像ブロックの動き
ベクトルを決定する決定手段を含む。この決定手段は、
評価関数値が同じとき、参照画面ブロックの現画面ブロ
ックについてのベクトル（Ｈ，Ｖ）に従って（ｉ）｜Ｈ
｜＋｜Ｖ｜の小さいほうの参照画像ブロックのベクトル
を動きベクトル候補として選択する第１の選択手段と、
（ii）｜Ｈ｜＋（−Ｖ＋α）の小さいほう参照画像ブロ
ックのベクトルを動きベクトルの候補として選択する第
２の選択手段と、（iii ）｜Ｈ｜＋（Ｖ＋α）の小さい
ほうの参照画像ブロックのベクトルを動きベクトルの候
補として選択する第３の選択手段と、動作モード指定信
号に応答して、第１ないし第３の選択手段のいずれか１
つを活性状態とする手段を備える。ここで、αはＹ方向
の参照画面内の現画像ブロックに関連する領域の範囲に
応じて決定される定数である。
【００７８】請求項２７に係るベクトル検出装置は、現
画面画像所定のサイズの現画面ブロックとこの現画面ブ
ロックに関連する参照画面内の所定領域に含まれる複数
の参照画面ブロックのそれぞれとを複数の予測モードそ
れぞれに従ってブロックマッチング処理を施して整数精
度での動きベクトルを複数の予測モード各々について決
定する整数精度ベクトル決定手段と、この整数精度ベク
トル決定手段からの現画面ブロック画素データとこの整
数精度ベクトル決定手段により決定された複数の予測モ
ード各々の動きベクトルで示される複数の参照画面ブロ
ックそれぞれの画素データを格納する格納手段と、この
格納手段に格納された現画面ブロック画素データと複数
の参照画面ブロック各々とを分数精度でブロックマッチ
ング処理を行なって複数の予測モード各々の分数精度で
の動きベクトルを決定する分数制度ベクトル決定手段と
を備える。請求項２８に係るベクトル検出装置は、現画
面の所定のサイズの現画面ブロックと、所定のサイズの
探索領域内の複数の参照画面画像に対応する複数の参照
画面ブロック各々との類似度を示す評価関数値を求める
評価値算出手段と、探索領域の有効領域を設定する設定
手段と、この設定手段により設定された有効領域に含ま
れる参照画面ブロックに対する、評価値算出手段の評価
関数値に従って現画面ブロックの動きベクトルを決定す
る手段とを備える。
【００７９】
【作用】請求項１に係る発明においては、評価手段が複
数の予測モード（予測画像検出方式）各々に対応する評
価関数値を並列に算出し、動きベクトル決定手段がこの
評価手段の出力に従って各予測モードに対する動きベク
トルを決定しており、複数の予測モードに対応して動き
ベクトルを高速かつ装置規模を増大させることなく検出
することができる。
【００８０】請求項２に係る発明においては、評価手段
が現画像ブロックの画素に対応して配置されたプロセッ
サを有し、これらのプロセッサが対応の現画像ブロック
の画素と対応の参照画像ブロックの対応の画素との演算
を行なって評価関数値成分を出力しているので、複数の
予測モードに共通の演算を同じ回路構成を用いて実行す
ることができ、装置規模を低減することができる。
【００８１】請求項３に係る発明においては、第１の演
算手段が一方方向に沿ってのみ画素データを転送するこ
とが要求されるだけであり、画素データ転送時の電流消
費を低減することができる。
【００８２】請求項４に係る発明においては、複数の予
測モードが奇数フィールド予測モード、偶数フィールド
予測モードおよびフレーム予測モードを含んでおり、こ
れらの複数の予測モード各々に対応して動きベクトルを
高速で検出することができる。
【００８３】請求項５に係る発明においては、複数の予
測モードが、上半分ブロック予測モード、下半分ブロッ
ク予測モード、およびフィールド予測モードを含んでお
り、画面形式がフィールド画面の場合、これら複数の予
測モードに対応して高速に動きベクトルを検出すること
ができる。
【００８４】請求項６に係る発明においては、分類手段
により第１の演算手段の出力が分類され、かつ切換手段
によりこの分類の構成を変更しているため、任意の予測
モードに容易にかつ柔軟に対応することができる。
【００８５】請求項７に係る発明においては、画面形式
指定信号に従って入力画像データの画面形式を設定して
評価手段へ与えているため、任意の画面形式の画像デー
タに対しても所望の予測モードに従って動きベクトルを
検出することができる。
【００８６】請求項８に係る発明においては、プロセッ
サ間に配置されたバッファ手段の有効格納画素数が変更
可能なため、動きベクトル探索範囲となるサーチエリア
の大きさを容易に変更することができる。
【００８７】請求項９に係る発明においては、第３の演
算手段はサーチエリアの評価点を間引いて評価関数値の
算出を行なって最適代表評価点を複数の予測モードそれ
ぞれに対して求め、第１の演算手段の動きベクトル検索
範囲を決定し、第１の演算手段は決定されたサーチエリ
ア内で全評価点を用いて評価関数値を求めているため、
すべての評価点に対し評価関数値を求める必要がなく、
装置規模を増大させることなく高速で複数の予測モード
に従って動きベクトルを検出することができる。
【００８８】請求項１０に係る発明においては、第１の
演算手段の評価関数値の演算領域が複数の所定モード各
々に対応して領域設定手段により決定され、第１の演算
手段は決定された演算領域内で複数の予測モードに従っ
て評価関数値を算出しており、装置規模を増大させるこ
となく高速で複数の予測モードに従って最適な動きベク
トルを決定することができる。
【００８９】請求項１１に係る発明においては、第１の
演算手段は領域設定手段により１つの演算領域内で複数
の予測モードに従って評価関数値を算出しているので、
装置規模をさらに低減して複数の予測モードに従って最
適な動きベクトルを検出することができる。
【００９０】請求項１２に係る発明においては、領域設
定手段により、複数の予測モードのうちの最適予測モー
ドおよび演算領域が決定され、第１の演算手段はこの最
適予測モードに従って演算領域内の評価点に対する評価
関数値を算出し、この算出結果に従って動きベクトルを
検出しているため、装置規模をさらに低減することがで
きるとともに、広い範囲のサーチエリアに対して高速で
かつ高精度で動きベクトルを決定することができる。
【００９１】請求項１３に係る発明においては、プロセ
ッサが現画像ブロックの画素に対応して配置されてお
り、プロセッサ出力を複数の予測モードに従って容易に
分類することができる。したがって、複数の予測モード
（偶数フィールド予測モード、奇数フィールド予測モー
ドおよびフレーム予測モード）に従う評価関数値の算出
を並列態様で実行することができ、装置規模を増大させ
ることなく高速で動きベクトルを検出するすることがで
きる。
【００９２】請求項１４に係る発明においては、プロセ
ッサが現画像ブロックの画素に対応して配置されてお
り、プロセッサの出力を複数の予測モードに従って容易
に分類することができる。したがって、複数の予測モー
ド（上半分ブロック予測モード、下半分ブロック予測モ
ード、およびフィールド予測モード）に従って評価関数
値を並列に算出することができ、装置規模を増大させる
ことなく高速で動きベクトルを容易に検出することがで
きる。
【００９３】請求項１５に係る発明においては、プロセ
ッサが現画像ブロックの画素に対応して配置されてお
り、プロセッサの出力を複数の予測モードに従って容易
に分類することができる。また、分類手段がのプロセッ
サの出力を４つの属性にしたがって分類し、この４分類
を構成を切換えて３分類に変更しているため、異なる予
測モードに対しても装置構成を何ら変更することなく対
応することができ、汎用性の高い動きベクトル検出装置
を実現することができる。
【００９４】請求項１６に係る発明においては、バッフ
ァ手段が入力画像データの入出力順序を変更して評価手
段へ与えているため、さまざまな画面構成の入力画像デ
ータに対しても所定の複数の予測モードに従って動きベ
クトルを何ら装置構成を変更することなく検出すること
ができる。
【００９５】請求項１７に係る発明においては、プロセ
ッサ間に配置されたバッファ手段の有効格納画素数は変
更可能であるため、動きベクトルのサーチエリアの大き
さを容易に変更することができる。
【００９６】請求項１８に係る発明においては、第１お
よび第２の算出手段により階層探索方式に従ってかつ複
数の予測モードに従って各予測モードに対する動きベク
トルを検出し、次いでベクトル決定手段によりこれら複
数の予測モードに対応する動きベクトルから最適動きベ
クトルを決定しているため、装置規模を増大させること
なく効率的に動きベクトルを検出することができる。
【００９７】請求項１９に係る発明においては、第１の
算出手段により評価点を間引いて最適評価点候補を決定
し、次いで第２の算出手段により複数の予測モードそれ
ぞれに対して最適ベクトルを算出し、最終的に動きベク
トルを決定しているため、装置規模を何ら増大させるこ
となく高速で動きベクトルを検出することができる。
【００９８】請求項２０に係る発明においては、第１の
算出手段により動きベクトルサーチエリア内の評価点を
間引いて評価関数値の演算を実行して最適評価点の候補
を算出し、この最適評価点候補に従って第２の算出手段
により複数の予測モードに従って評価関数値をその周辺
領域に含まれる評価点に対して算出し、この算出結果に
従って動きベクトルを検出しているため、第２の算出手
段の評価点探索領域を複数の予測モードに対して共通と
することができ、装置規模を増大させることなく高速で
動きベクトルを検出することができる。
【００９９】請求項２１に係る発明においては、第１の
算出手段により評価点を間引いて複数の予測モードに従
って評価関数値を求め、この第１の算出手段の出力に従
って最適予測モードおよび対応の最適評価点を求め、こ
の最適予測モードおよび最適評価点に従って最適評価点
近傍領域の評価点全てを用いて評価関数値を求め、これ
らの評価関数値から動きベクトルを最終的に決定してい
るため、第２の算出手段の規模を何ら増大させることな
く複数の予測モードに従って動きベクトルを高速で検出
することができる。請求項２２に係る動きベクトル検出
装置においては、所定サイクルＡ・（Ｐ・（Ｑ＋Ｒ））
の係数Ａを変更することにより、動きベクトル探索範囲
を変更することができ、複数の探索範囲に容易に対応す
ることのできる動きベクトル検出装置が得られる。
【０１００】請求項２３に係る動きベクトル検出装置に
おいて、Ａ個のプロセッサアレイに異なる現画面ブロッ
クの画素データが格納され、Ａ・Ｐ（Ｑ＋Ｒ）サイクル
の処理単位サイクルごとに順次プロセッサアレイの格納
する現画面ブロックの画素データが全体として更新さ
れ、かつ各プロセッサアレイには同じ参照画面ブロック
画素データが与えられており、パイプライン的にＡ個の
プロセッサアレイにおいて動きベクトルを決定すること
ができ、高速かつ効率的に動きベクトルを検出する装置
が得られる。請求項２４に係る動きベクトル検出装置に
おいては、複数のサブブロック各々が異なる現画面ブロ
ックに対応して配置されて、各サブブロックが現画面ブ
ロックの動きベクトルを検出し、同じ列のサブブロック
へは同じ参照画面ブロックの画素データを与えかつ処理
単位サイクルごとに順次サブブロックの現画面ブロック
の画素データを更新しているため、大きな現画面ブロッ
クを複数のサブブロックに分割して各サブブロックにつ
いてパイプライン的に動きベクトルを効率的に検出する
ことができる。
【０１０１】請求項２５に係る動きベクトル検出装置に
おいては、プロセッサの第１および第２のレジスタ手段
の画素データが処理単位サイクルごとに更新されかつ選
択手段によりこれらの第１および第２のレジスタ手段が
切換えられており、パイプライン的に現画面画像の各ブ
ロックに対する動きベクトルを順次検出することができ
る。請求項２６に係る動きベクトル検出装置において
は、動作モードに応じて第１ないし第３の選択手段それ
ぞれの探索範囲の中央部、中央部下端部および中央部上
端に近いベクトルのいずれかを動きベクトル候補として
選択しており、この動きベクトル検出装置は単体、およ
び複数で用いる構成に応じて最適な動きベクトル候補を
選択することができ、様々なシステム構成に容易に対応
することのできる動きベクトル検出装置を実現すること
ができる。
【０１０２】請求項２７に係る動きベクトル検出装置に
おいては、整数精度ベクトル決定手段による複数の予測
モード各々の動きベクトルに従ってさらに分数精度での
動きベクトルを各予測モードについて検出しており、高
精度の動きベクトルを複数の予測モードそれぞれに対し
て検出することができる。請求項２８に係る動きベクト
ル検出装置においては、探索領域の有効領域が設定さ
れ、その有効領域内の参照場面ブロックについての評価
関数値に従って動きベクトルが検出されており、たとえ
ば現画面端に位置する現画面ブロックに対して必要な参
照画面ブロックについての評価関数値のみを用いて動き
ベクトルを検出することができ、正確な動きベクトルを
検出することができる。また、処理用途に応じて各現画
面ブロックについて探索範囲を制限することができ、処
理用途に応じた探索範囲を各現画面ブロックについて設
定することのできる汎用性の高い動きベクトル検出装置
を実現することができる。
【０１０３】
【実施例】
［全探索方式の動きベクトル検出装置］図１はこの発明
の一実施例である動きベクトル検出装置の全体の構成を
概略的に示すブロック図である。図１においては、フレ
ームを単位として画素を符号化する場合の構成が示され
る。
【０１０４】図１において、動きベクトル検出装置は、
サーチエリア内の所定の領域に含まれるサーチウィンド
ウ（サーチウィンドウについて後に説明する）画素デー
タＹとテンプレートブロック画素データＸとを受け、受
けたデータＸおよびＹをそれぞれ所定のタイミングで出
力する入力部２と、入力部２から与えられたデータＸお
よびＹに基づいて、１つのテンプレートブロックに対す
る変位ベクトルについての３つの評価関数値（差分絶対
値和）を算出する演算部１と、演算部１で求められた３
つの評価関数値Σ｜ａ−ｂ｜、Σo ｜ａ−ｂ｜およびΣ
e ｜ａ−ｂ｜を受け、それぞれの評価関数値について最
小の評価関数値を求め、それぞれの最小評価関数値に対
応する変位ベクトルを動きベクトルと決定する比較部３
を含む。ここでΣ｜ａ−ｂ｜は、現画像ブロック（テン
プレートブロック）の全画素を用いて評価関数値を求め
るフレーム予測モードの評価関数値に対応する。ａおよ
びｂはテンプレートブロック画素データおよび参照画像
ブロック（サーチウィンドウブロック）の対応の画素デ
ータを示す。Σo ｜ａ−ｂ｜は奇数フィールドに含まれ
る画素を用いて予測画像を検出する奇数フィールド予測
モードに従う評価関数値に対応する。Σe ｜ａ−ｂ｜
は、偶数フィールドに含まれる画素を用いて予測画像を
検出する偶数フィールド予測モードに従って算出された
評価関数値を表わす。
【０１０５】比較部３からそれぞれの予測モードに従っ
て決定された動きベクトル、すなわちフレーム予測モー
ドに従って決定されたブロック動きベクトルＶｂ、奇数
フィールド予測モードに従って決定された奇数フィール
ドブロック動きベクトルＶｏ、偶数フィールド予測モー
ドに従って決定された偶数フィールドブロック動きベク
トルＶｅが並列に出力される。
【０１０６】演算部１は、後にその構成は詳細に説明す
るが、テンプレートブロックの各画素に対応して２次元
アレイ状に配置される複数の要素プロセッサを含むプロ
セッサアレイ１０と、プロセッサアレイ１０の各要素プ
ロセッサが出力する演算結果値（本実施例においては差
分絶対値）を予測モードに従って分類して各分類ごとに
加算して総和を求める総和部１２を含む。総和部１２か
ら各予測モードに対応する評価関数値Σ｜ａ−ｂ｜、Σ
o ｜ａ−ｂ｜、およびΣe ｜ａ−ｂ｜が並列に出力され
る。
【０１０７】プロセッサアレイ１０に含まれる要素プロ
セッサは、互いに異なるテンプレートブロック画素デー
タを格納し、このテンプレートブロックに関連するサー
チエリア内の参照画像ブロックの画素データが要素プロ
セッサを介して一方方向に沿って順次伝達される。プロ
セッサアレイ内の要素プロセッサでは、テンプレートブ
ロックの画素データと１つの参照画像ブロック（以下、
サーチウィンドウブロックと称す）の画素データとの演
算が実行される。要素プロセッサの出力は並列に出力さ
れる。したがって、各要素プロセッサは、１つのテンプ
レートブロックと１つのサーチウィンドウブロックとの
相関度を示す評価関数値の成分を算出する。プロセッサ
アレイ１０においては、テンプレートブロック画素デー
タはこのテンプレートブロックについての動きベクトル
を求めるサイクル中、常時格納されている。サーチウィ
ンドウブロック画素データは、１演算サイクル（評価関
数算出サイクル）ごとにこのプロセッサアレイ１０内の
要素プロセッサ間を１画素分シフトされる。
【０１０８】要素プロセッサはテンプレートブロックの
各画素に対応して配置される。奇数フィールド予測モー
ドおよび偶数フィールド予測モードでは、それぞれテン
プレートブロック（およびサーチウィンドウブロック）
の奇数フィールドに属する画素および偶数フィールドに
属する画素を用いて評価関数値を算出する。フレーム
は、偶数フィールドと奇数フィールドとを含んでおり、
画面上１水平走査線ごとに奇数フィールド画素と偶数フ
ィールド画素とが交互に配置される。したがって、要素
プロセッサの出力も、偶数フィールド画素に対応して配
置される要素プロセッサの出力は偶数フィールド予測モ
ードに従う評価関数値の成分を表わし、奇数フィールド
画素に対応して配置される要素プロセッサの出力は奇数
フィールド予測モードに従う評価関数値の成分を表わ
す。したがってこれらの要素プロセッサの出力をそのプ
ロセッサアレイ内の配置位置に応じて分類することによ
り、複数の予測モードそれぞれに対応する評価関数値を
算出することができる。フレーム予測モードの場合には
偶数フィールドおよび奇数フィールドの評価関数値を単
に加算すれば得られる。次に、図１に示す演算部の具体
的構成について説明する。
【０１０９】図２は、この実施例において利用されるテ
ンプレートブロックおよびサーチエリアの大きさを示す
図である。テンプレートブロック２０は、Ｑ行Ｐ列に配
置された画素を含む。サーチエリア２２は、水平方向に
おける探索範囲が＋ｔ１〜−ｔ２であり、垂直方向の探
索範囲が＋ｒ１〜−ｒ２である。すなわち、サーチエリ
ア２２は、（ｔ２＋Ｐ＋ｔ１）×（ｒ２＋Ｑ＋ｒ１）の
画素を含む。
【０１１０】図３は、図１に示すプロセッサアレイに含
まれる要素プロセッサの構成を概略的に示す図である。
図３において、要素プロセッサＰＥは、テンプレートブ
ロック画素データＸを格納するための縦続接続されたＭ
個のデータレジスタ２５−１〜２５−Ｍを含む。データ
レジスタ２５−１〜２５−Ｍには、互いに異なるテンプ
レートブロック画素データが格納される。要素プロセッ
サＰＥは、また、サーチウィンドウ画素データを格納す
るためのＮ段の縦続接続されたデータレジスタ２６−１
〜２６−Ｎを含む。ＮはＭの整数倍（ｎ倍）である。ま
た図２に示すテンプレートブロック２０の行の数Ｑは、
データレジスタ２５−１〜２５−Ｍの段数Ｍの整数倍
（ｍ倍）である。
【０１１１】要素プロセッサＰＥにおいては、Ｍ個のデ
ータレジスタ２５−１〜２５−Ｍに格納されたテンプレ
ートブロック画素データを用いて所定の演算（たとえば
差分絶対値演算）が実行される。この演算の場合、サー
チウィンドウ画素データ格納用のデータレジスタ２６−
１〜２−６Ｎがテンプレートブロック画素データ格納用
データレジスタ２５−１〜２５−Ｍと１対１に対応し
（Ｎ＝Ｍ）、各対応のレジスタの格納データを利用して
所定の演算が実行されてもよい。別の組合わせが用いら
れてもよい。
【０１１２】要素プロセッサＰＥは、Ｍ個のテンプレー
トブロック画素データ（以下、単にテンプレートデータ
と称す）に関する演算を実行する。要素プロセッサＰＥ
における演算手段（図３には示さず）は、このＭ個のデ
ータレジスタ２５−１〜２５−Ｍに対して多重化態様で
利用される。したがって、この場合には、演算手段は要
素プロセッサＰＥ１つについて１つのみ設けられる。要
素プロセッサＰＥ内にテンプレートデータ格納用のデー
タレジスタを複数個設けることにより要素プロセッサの
数を低減する。また、複数のテンプレートデータ格納用
レジスタの出力を多重化態様で選択して演算手段へ与え
て演算を実行することにより、サーチウィンドウブロッ
ク画素データ（以下、サーチウィンドウデータと称す）
の転送周期内において複数回演算を行なうことにより、
１つの要素プロセッサＰＥから評価関数値の複数の成分
が多重化態様で出力されるため、プロセッサアレイ１０
の要素プロセッサの出力を加算する総和部の構成を小さ
くすることができる（総和部に対する入力信号線の数を
少なくすることができるためである）。サーチウィンド
ウデータＹおよびテンプレートデータＸは、図３に矢印
で示すように一方方向にのみ伝達される。
【０１１３】図４は、図１に示すプロセッサアレイ１０
の構成を示す図である。図４において、プロセッサアレ
イ１０はＰ列に配置された線形プロセッサアレイＬＡ１
〜ＬＡＰを含む。線形プロセッサアレイＬＡ１〜ＬＡＰ
は同一構成を備え、各々縦続形態で配置されるｍ個の要
素プロセッサＰＥ１〜ＰＥｍと、Ｒ（＝ｒ１＋ｒ２）個
のサーチウィンドウデータを格納するとともに遅延手段
としても機能するデータバッファＤＬを含む。
【０１１４】要素プロセッサＰＥ１〜ＰＥｍは、それら
が属する線形プロセッサアレイＬＡ（ＬＡ１〜ＬＡＰを
総称的に示す）内においては一方方向（図４における垂
直方向）に沿ってサーチウィンドウデータおよびテンプ
レートデータを伝達する。隣接する線形プロセッサアレ
イへのデータ転送時においては、最上流の要素プロセッ
サＰＥ１はサーチウィンドウデータを上流の線形プロセ
ッサアレイ（図４において左側）に含まれるデータバッ
ファＤＬへ与え、テンプレートデータは上流の線形プロ
セッサアレイの最下流の要素プロセッサＰＥｍへ伝達す
る。すなわち、サーチウィンドウデータＹは要素プロセ
ッサＰＥおよびデータバッファＤＬを介してプロセッサ
アレイ内を順次一方方向に沿って伝達され、テンプレー
トデータは要素プロセッサＰＥのみを介して一方方向に
沿って伝達される。図４に示す構成においては、要素プ
ロセッサＰＥは行および列のマトリックス状に配列され
ているが、線形プロセッサアレイは前段の線形プロセッ
サアレイの最上流の要素プロセッサが出力するサーチウ
ィンドウデータおよびテンプレートデータを受けてい
る。したがって線形プロセッサアレイＬＡ１〜ＬＡＰが
縦続形態で接続されており、プロセッサアレイは、シス
トリックアレイを構成し、実質的には１次元プロセッサ
アレイと等価である。
【０１１５】データバッファＤＬは、前述のごとく遅延
機能またはバッファ機能を備えており、与えられたサー
チウィンドウデータをファーストイン・ファーストアウ
ト（ＦＩＦＯ）態様で出力する機能を備える。データバ
ッファＤＬとしては、Ｒ個のシフト機能付データラッチ
（Ｒ段のシフトレジスタ）が用いられてもよく、またＲ
個のデータを格納するレジスタファイルが用いられても
よい。
【０１１６】今、図５（Ａ）に示すように、１フレーム
の画像３６を８×８の６４個のマクロブロックに分割
し、各マクロブロックごとに動きベクトルを検出する場
合を考える。１フレームの画像３６において斜線で示す
マクロブロックをテンプレートブロックＴＢ１とする。
このテンプレートブロックＴＢ１に対し３つの予測モー
ドそれぞれに従って動きベクトルを検出する。
【０１１７】図５（Ｂ）に示すように、今テンプレート
ブロックＴＢ１が１６行１６列に配置されたテンプレー
トデータａ（０，０）〜ａ（１５，１５）を含むとす
る。テンプレートブロックＴＢ１では、各行ごとに偶数
フィールドに属する画素と奇数フィールドに属する画素
が交互に配置される。図５（Ｂ）に示すテンプレートブ
ロック画素ａ（０，０）〜ａ（１５，１５）をすべて用
いて評価関数値を算出することにより動きベクトルを検
出する方式は、フレーム予測方式に対応し、ブロック動
きベクトルＶｂが決定される。
【０１１８】図６（Ａ）に示すように、テンプレートブ
ロックＴＢ１における第０行、第２行、…第１４行の偶
数行に配置された偶数フィールドに含まれる画素ａ（２
ｋ，０）〜ａ（２ｋ，１５）を用いて評価関数値を算出
する予測モードは、偶数フィールドブロック動きベクト
ルＶｅを与える。ただし、ｋ＝０〜７である。
【０１１９】また、図６（Ｂ）に示すように、テンプレ
ートブロックＴＢ１における第１列、…第１５列に配置
された画素ａ（２ｋ＋１，０）〜ａ（２ｋ＋１，１５）
を用いて評価関数値を算出する予測モードは奇数フィー
ルド予測モードであり、奇数フィールドブロック動きベ
クトルＶｏを与える。
【０１２０】予測画像を検出するための参照画像探索の
ために、プロセッサアレイ１０においては、図７に示す
ように前フレーム画像３５における斜線で示す３つのマ
クロブロックＭＢ１、ＭＢ２およびＭＢ３が格納され
る。図５（Ａ）に示すテンプレートブロックＴＢ１に含
まれる画素のデータが要素プロセッサＰＥの各データレ
ジスタ２５−１〜２５−Ｍに格納される。１個の要素プ
ロセッサＰＥには、Ｑ／ｍ個の垂直方向に配置されたテ
ンプレートブロック画素データが格納される。一方、サ
ーチウィンドウブロック画素データについては、１つの
要素プロセッサＰＥに、Ｑ・ｎ／ｍ個の垂直方向に隣接
する画素データが格納される。したがって、図８に示す
ように、プロセッサアレイの要素プロセッサには、垂直
方向Ｑ個、水平方向Ｐ個の合計Ｐ・Ｑ個のサーチウィン
ドウ画素データが格納される。Ｐ・Ｑ個の画素データを
以下の説明おいてはサーチウィンドウブロック画素デー
タと称す。残りのＲ（＝ｒ１＋ｒ２）・Ｐ個のサーチウ
ィンドウ画素データはデータバッファＤＬに格納され
る。このデータバッファＤＬに格納される画素データが
構成するブロックを以下の説明おいてはサイドウィンド
ウブロック４４と称す。
【０１２１】この図８に示すサーチウィンドウブロック
４２およびサイドウィンドウブロック４４を併わせてサ
ーチウィンドウ４０と以下の説明では称する。
【０１２２】一般に、図９に示すように、１個の要素プ
ロセッサＰＥには、Ｍ個のテンプレートブロック画素デ
ータとＮ個のサーチウィンドウ画素データとが格納され
る。１つの線形プロセッサアレイの要素プロセッサＰＥ
１〜ＰＥｍによりＱ個の垂直方向に隣接するサーチウィ
ンドウ画素データおよびテンプレート画素データが格納
される。次に具体的な動作について説明する。
【０１２３】以下の説明を簡単にするために、以下の条
件を仮定する。 テンプレートブロックサイズ：Ｐ＝Ｑ＝１６ 動きベクトルの探索範囲：ｒ１＝ｒ２＝１６、ｔ２＝
０，ｔ１＝１５，ｍ＝１６，Ｍ＝Ｎ＝１ すなわち、上述の仮定では、図１０に示すように、動き
ベクトル探索範囲２２は、フレーム画像について（１６
＋１６＋１６）×（１６＋１５）＝１４８８個の画素を
含む。テンプレートブロック２０のサイズは１６×１６
＝２５６画素である。またＭ＝Ｎ＝１の条件から、要素
プロセッサＰＥは、１つのサーチウィンドウブロック画
素データと１つのテンプレートブロック画素データを格
納する。
【０１２４】図１１は、上述の仮定の下での奇数フィー
ルドまたは偶数フィールドの画素についてのサーチエリ
アの構成を示す。図１１に示すように、フレーム構成の
テンプレートブロックは、偶数フィールドの画素と奇数
フィールドの画素を含む。したがって、偶数フィールド
または奇数フィールドの画素で構成されるサブテンプレ
ートブロック２０ａは、１６画素×８画素の構成を備え
る。同様にサーチエリアも、偶数フィールドの画素と奇
数フィールドの画素とを含むため、偶数フィールドまた
は奇数フィールドの画素に対しては、サブサーチエリア
２２ａは、（８＋８＋８）×（１６＋１５）＝７４４画
素となる。すなわち、フレーム単位での予測モードとフ
ィールド単位での予測モードでは、変位ベクトルが異な
る（フレーム単位のマクロブロックの行数が、フィール
ド単位のマクロブロックの行数の２倍となるためであ
る）。
【０１２５】図１２に、動きベクトル検出動作における
最初の動作サイクルにおけるプロセッサアレイ内のデー
タ格納状況を示す。図１２において、１６行×１６列の
画素データからなるテンプレートブロック４３の画素デ
ータがプロセッサアレイ内の各対応の要素プロセッサＰ
Ｅに格納される。これに対応して、１６行×１６列のサ
ーチウィンドウブロック４２の画素データがプロセッサ
アレイ内の各要素プロセッサＰＥに格納される。この状
態は、テンプレートブロック２２に対しては、フレーム
変位ベクトル（０，−１６）に対応する。ここでフレー
ム変位ベクトルは、フレーム予測モードに従う予測動作
を行なう際に用いられる変位ベクトルを示す。奇数フィ
ールドの画素で構成される奇数サブテンプレートブロッ
ク２０ａに対しては、このサーチウィンドウブロック４
２内の奇数フィールドの画素に対する変位ベクトルが用
いられるため、奇数フィールド変位ベクトル（０，−
８）に対応し、同様、偶数フィールドに含まれる画素の
みを含む偶数サブテンプレートブロック２０ａに対して
も同様、偶数フィールドに対する変位ベクトル、すなわ
ち偶数フィールド変位ベクトル（０，−８）に対応す
る。
【０１２６】この状態において、各要素プロセッサＰＥ
が格納したテンプレートブロック画素データと対応のサ
ーチウィンドウブロック画素データとの評価関数の成分
である差分絶対値を求める。各要素プロセッサＰＥにお
いて求められた差分絶対値は図１に示す総和部１２へ伝
達される。総和部１２は、奇数サブテンプレートブロッ
クに対応する要素プロセッサから伝達された差分絶対値
の総和（奇数サブブロック評価関数値）と、偶数サブテ
ンプレートブロックに対応して配置された要素プロセッ
サから伝達された差分絶対値の総和（偶数サブブロック
評価関数値）とを別々にかつ並列に計算する。この偶数
サブブロック評価関数値および奇数サブブロック評価関
数値を計算した後両者を加算する。この加算演算は、プ
ロセッサアレイのすべての要素プロセッサから伝達され
た差分絶対値の総和を求めたことに対応し、これにより
テンプレートブロックに対応するフレーム予測モードに
従う評価関数値（ブロック評価関数値）が求められる。
上述の動作により、３つの予測モードに従うそれぞれの
変位ベクトルに対する評価関数値が求められる。各予測
モードは単に用いられる画素が異なっているだけであ
り、したがって要素プロセッサＰＥの出力を分類するこ
とにより、複数の予測モードに対する評価関数値を並列
に算出することができる。
【０１２７】次いで、テンプレートブロック画素データ
はプロセッサアレイ内の各要素プロセッサＰＥ内に保持
した状態で、サーチウィンドウブロック画素データのみ
を１画素分転送する。
【０１２８】この状態においては、図１３（Ａ）に示す
ように、サーチウィンドウブロック４２における最上行
のデータが隣接列のデータバッファＤＬへ転送され、応
じてこのサーチウィンドウブロック４２の最初のデータ
がシフトアウトされる。このシフトアウトと並行して、
新たにサーチウィンドウブロック画素データが入力され
る。シフトアウトされるサーチウィンドウブロック画素
データおよび新たにシフトインされるサーチウィンドウ
画素データを図１３（Ａ）において二重斜線領域で示
す。
【０１２９】この状態においては、図１３（Ｂ）に示す
ように、プロセッサアレイ１０内の要素プロセッサＰＥ
内には、サーチウィンドウ４０における１行下方向にず
れたサーチウィンドウブロック４２ａの画素データが格
納される。すなわち、図１３（Ｂ）に示すように、線形
プロセッサアレイＬＡ１〜ＬＡ１６各々において１画素
分サーチウィンドウ画素データが図の上方向にシフトさ
れる。線形プロセッサアレイＬＡ１〜ＬＡ１６におい
て、新たにシフトインされるサーチウィンドウ画素デー
タはデータバッファＤＬに格納される。プロセッサ群
（ＰＥ群）に新たにシフトインされるデータは対応のデ
ータレジスタから与えられる。すなわち、要素プロセッ
サ群（ＰＥ群）においては、この１画素のシフト動作に
より、サーチウィンドウの１画素行下方向にずれたサー
チウィンドウブロックが格納される。
【０１３０】この状態においては、図１３（Ｃ）に示す
ように、テンプレートブロック４３とサーチウィンドウ
ブロック４２ａとのブロック変位ベクトルは（０，−１
５）となる。
【０１３１】このシフト動作においては、サブウィンド
ウブロック４２ａでは、偶数フィールドの画素が１行シ
フトアウトされかつシフトインされている。すなわち偶
数フィールドについてその変位ベクトルが（０，−１）
移動している。奇数フィールドについては、サーチウィ
ンドウブロック４２ａ内において含まれており、この奇
数フィールドに対する変位ベクトルは変化しない。した
がって、図１４（Ａ）にしめすように、偶数サブテンプ
レートブロック４３ａ（斜線領域にプロセッサが含まれ
る）は、奇数フィールドＯＦに対する変位ベクトル
（０，−８）となる。
【０１３２】一方、図１４（Ｂ）に示すように、奇数サ
ブテンプレートブロック４３ｂ（斜線領域）は、偶数フ
ィールドＥＦに対する変位ベクトル（０，−７）とな
る。この状態において再び上述と同様の差分絶対値の総
和演算が行なわれ、テンプレートブロックの評価関数
値、偶数サブテンプレートブロックの評価関数値、およ
び奇数サブテンプレートブロックの評価関数値が出力さ
れる。偶数サブテンプレートブロック４３ａの評価関数
値としては、したがって偶数フィールドに対する評価関
数値と奇数フィールドに対する評価関数値とが交互に出
力される。同様に、奇数サブテンプレートブロック４３
ｂに対しても奇数フィールドに対する評価関数値と偶数
フィールドに対する評価関数値が交互に出力される。偶
数フィールド予測モードにおいては、この偶数サブテン
プレートブロックの画素を用い、奇数フィールドおよび
偶数フィールド両者から動きベクトルを求め、同様奇数
サブテンプレートブロックに対しても偶数フィールドお
よび奇数フィールド両フィールドから動きベクトルを検
出する。
【０１３３】上述の動作を繰返し、テンプレートブロッ
ク４３に対する変位ベクトルが（０，０）となったと
き、偶数サブテンプレートブロック４３ａに対しては偶
数フィールドに対する変位ベクトル（０，０）であり、
奇数サブテンプレートブロック４３ｂに対しては奇数フ
ィールドに対する変位ベクトル（０，０）となる。この
状態では、図１５（Ａ）に示すように、サーチウィンド
ウ４０におけるサーチウィンドウブロック４２ｂは、テ
ンプレートブロック４３の真裏に対応する。この状態に
おいては、図１５（Ｂ）に示すように、プロセッサアレ
イ内に格納されるサーチウィンドウ４０のデータはその
上部１６画素×１６画素の領域において１列図の右方向
へずれた位置となっている。要素プロセッサ群にはサー
チウィンドウブロック４２ｂおよびテンプレートブロッ
ク４３の画素データが格納され、残りのサイドウィンド
ウブロック４４の画素データはデータバッファ群内に格
納される。このように、評価関数値算出動作にとって不
要となるデータを１画素シフトアウトし、このシフトア
ウト動作と並行して新たに１画素分サーチウィンドウ画
素データをシフトインすることにより、評価関数値算出
動作と並行して新たに次の列のサーチウィンドウ画素デ
ータを格納することができる。
【０１３４】さらに評価関数値算出動作を繰返し実行
し、テンプレートブロック４３に対する変位ベクトルが
（０，＋１６）の状態になったとき、偶数サブテンプレ
ートブロック４３ａに対しては偶数フィールドに対する
変位ベクトル（０，＋８）であり、奇数サブテンプレー
トブロック４３ｂに対しては奇数フィールドに対する変
位ベクトル（０，＋８）となる。この状態では、図１６
（Ａ）に示すように、サーチウィンドウブロック４２ｃ
は、サーチウィンドウ４０の一番下の領域に配置され
る。この状態での３つの予測モードそれぞれの変位ベク
トルに対する評価関数値が算出された後、プロセッサア
レイからは１画素分不要となったサーチウィンドウデー
タＰＹ１がシフトアウトされ、新たにサーチウィンドウ
画素データＰＹ２がシフトインされる。
【０１３５】この状態においては、図１６（Ｂ）に示す
ように斜線で示す領域５０の画素データがプロセッサア
レイ内の要素プロセッサに格納されている。次のステッ
プにおいては、サーチエリアにおいて１列図の右方向に
ずれたサーチウィンドウに対する評価関数値の算出を行
なう。この次のステップに必要とされるサーチウィンド
ウの画素データをプロセッサアレイ内に準備するため
に、サーチウィンドウ画素データＰＹ２をシフトインし
た後さらに１５回シフト動作を繰返す。これにより図１
６（Ｂ）に示す斜線領域５０において画素データＰＹ１
と同一列に配置される１５個の画素データが順次シフト
アウトされ、これと並行して画素データＰＹ２に続く１
５個の画素データがシフトインされる。データバッファ
群内には図１６（Ｂ）に示す３２行×１６列の画素デー
タが格納されている。
【０１３６】領域５０には、図１７（Ａ）に示すよう
に、要素プロセッサ内に画素データ群Ａ１〜Ｇ１が格納
され、残りの画素データ群Ａ２〜Ｇ２はデータバッファ
内に格納される。線形プロセッサアレイは画素データＡ
１およびＡ２、Ｂ１およびＢ２というように同一のアル
ファベットで示される画素データ群を格納している。デ
ータバッファはファーストインファーストアウト態様で
データの入出力を行なう。したがって図１７（Ａ）の斜
線領域で示す１６画素がシフトインされたとき、画素デ
ータＡ１がすべてシフトアウトされる。この状態では、
図１７（Ｂ）に示すように、データレジスタに格納され
た画素データＡ２〜Ｇ２は２分割されてその上半分のブ
ロックに属する画素データＡ２ａ〜Ｇ２ａが要素プロセ
ッサ群（ＰＥ群）に格納され、残りの画素データＡ２ｂ
〜Ｇ２ｂと画素データＢ１〜Ｇ１がデータレジスタ群
（ＤＬ群）に格納される。線形プロセッサアレイＬＡ１
６においては、シフトインされた画素データ（斜線で示
す）が格納される。
【０１３７】上述のように、プロセッサアレイ内におい
て実質的に線形アレイを構成するように要素プロセッサ
およびデータレジスタを配置すれば、単にサーチウィン
ドウ画素データを連続してシフトインすることにより、
図１８に示すように、１列図の右方向にずれたサーチウ
ィンドウ４０ａの画素データをプロセッサアレイ内に格
納することができるとともに、要素プロセッサ群にサー
チウィンドウブロック４２ｄの画素データを格納するこ
とができる。この状態では、テンプレートブロック４３
に対するブロック変位ベクトル（１，−１６）に対応す
る（奇数サブテンプレートブロックについては、奇数フ
ィールドに対する変位ベクトル（１，−８）に対応し、
偶数サブテンプレートブロックに対しては偶数フィール
ドに対する変位ベクトル（１，−８）に対応する）サー
チウィンドウブロック４２ｄ〜が要素プロセッサに格納
されている。
【０１３８】この状態において、再び上述の動作、すな
わち差分絶対値の算出および総和の算出を実行し、各予
測モードに対する評価関数値を導出する。
【０１３９】上述の動作を（１６＋１６＋１６）×１５
＋（１６＋１６）＝７５２回実行すると、図１９に示す
ように、テンプレートブロック４３に対する変位ベクト
ル（１５，１６）に対応するサーチウィンドウブロック
４２ｅを用いた評価関数値の算出が行なわれる。このサ
ーチウィンドウブロック４２ｅは、偶数サブテンプレー
トブロックに対しては、偶数フィールドに対する変位ベ
クトル（１５，＋８）に対応し、奇数サブテンプレート
ブロックに対しては奇数フィールドに対する変位ベクト
ル（１５，＋８）に対応する。すなわちテンプレートブ
ロック４３に対し、サーチエリア４５における右下隅の
サーチウィンドウブロック４２ｅに対する評価関数値の
算出が行なわれ、このテンプレートブロック４３に対す
るすべての評価関数値の算出が完了する。
【０１４０】このサーチウィンドウブロック４２ｅに対
する評価関数値の算出の実行後、算出されたすべての評
価関数値に対し比較部（図１参照）において３つの予測
モードそれぞれに対する最小の評価関数値が求められ、
それらに対応する変位ベクトルがこのテンプレートブロ
ック４３に対する動きベクトル、奇数サブテンプレート
ブロックに対する動きベクトル、および偶数サブテンプ
レートブロックに対する動きベクトルとして決定され
る。
【０１４１】［各回路の具体的構成］図２０は、要素プ
ロセッサの具体的構成を示す図である。図２０におい
て、要素プロセッサＰＥは、テンプレートブロック画素
データ格納のためのデータレジスタ２５と、サーチウィ
ンドウ画素データを格納するためのデータレジスタ２６
と、データレジスタ２５およびデータレジスタ２６に格
納された画素データａおよびｂの差分絶対値を求める差
分絶対値回路２７を含む。データレジスタ２５は、クロ
ック信号φ２に応答してその格納データを一方方向に沿
って伝達し、データレジスタ２６は、クロック信号φ１
に従って隣接要素プロセッサからまたはデータバッファ
からの画素データを転送する。データレジスタ２５およ
び２６の構成としては、クロック信号に応答してデータ
を転送しかつラッチするシフトレジスタを用いることが
できる。またこれに代えてデータレジスタ２５および２
６としては、書込経路と読出経路が異なるメモリを用い
ることができる。差分絶対値回路２７の構成としては、
画素データａおよびｂの表現形式（２の補数表示、絶対
値表示等）に従って適当な構成が用いられる。画素デー
タａおよびｂの差を求め、その差が負のとき差分値の符
号が反転される構成であれば任意の形式の回路構成を利
用することができる。
【０１４２】図２１は、図２０に示す要素プロセッサの
動作を示す波形図である。図２１に示すように、テンプ
レートブロックの動きベクトル検出サイクルにおいて
は、クロック信号φ２は発生されず非活性状態（図２１
においては“Ｌ”レベル）に固定される。クロック信号
φ１はサーチウィンドウ画素データＰＹの転送周期を決
定する。このクロック信号φ１に従ってサーチウィンド
ウ画素データＰＹがデータレジスタ２６に格納されかつ
転送される。データレジスタ２５におけるテンプレート
ブロック画素データＰＸは何ら転送されず、データレジ
スタ２５は、この要素プロセッサＰＥに対応するテンプ
レートブロック画素データａを格納する。クロック信号
φ１の１サイクルごとにデータレジスタ２６に格納され
る画素データｂが順次ｂ１、ｂ２、…と変化し、この各
サイクルごとに差分絶対値回路２７から差分絶対値｜ａ
−ｂ１｜、｜ａ−ｂ２｜、…が出力される。この構成に
より、サーチウィンドウ転送周期内において要素プロセ
ッサそれぞれにおいて評価関数値の成分が算出される。
【０１４３】なお、図２１に示す構成においては、テン
プレートブロック画素データおよびサーチウィンドウ画
素データ格納のためにそれぞれ１つのデータレジスタが
設けられている。複数のデータレジスタが設けられてお
り、１つの要素プロセッサＰＥが、複数のテンプレート
ブロック画素データに対応して配置される構成が利用さ
れてもよい。
【０１４４】図２２は、図１に示す総和部１２の構成を
示す図である。図２２において、総和部１２は、プロセ
ッサアレイに含まれる要素プロセッサＰＥのすべての出
力を受けてその総和を求める総和回路１２ａと、プロセ
ッサアレイに含まれる要素プロセッサＰＥのうち、奇数
フィールドの画素に対応して配置された要素プロセッサ
ＰＥｏ（奇数サブテンプレートブロックを構成する画素
に対応する要素プロセッサ）の出力を受けてその総和を
求める総和回路１２ｂと、プロセッサアレイに含まれる
要素プロセッサＰＥのうち、偶数フィールドの画素に対
応して配置される要素プロセッサＰＥｅ（偶数サブテン
プレートブロックを構成する画素に対応して配置される
要素プロセッサ）の出力を受けて総和を求める総和回路
１２ｃを含む。総和回路１２ａ、１２ｂおよび１２ｃは
並列に動作し、それぞれ評価関数値Σ｜ａ−ｂ｜、Σo
｜ａ−ｂ｜、およびΣe ｜ａ−ｂ｜を出力する。総和回
路１２ａ〜１２ｃを各予測モードに対応して設けて並列
に動作させることにより、各予測モードに対応する評価
関数値を並列に出力することができる。要素プロセッサ
ＰＥの偶数フィールド要素プロセッサＰＥｅおよび奇数
フィールド要素プロセッサＰＥｏへの分類は、単に配線
接続により実現される。
【０１４５】図２３は、総和部１２の他の構成を示す図
である。図２３に示す総和部１２では、すべての要素プ
ロセッサＰＥの出力の総和を求める総和回路１２ａに代
えて、奇数サブテンプレートブロックの評価関数値を導
出する総和回路１２ｂの出力と偶数サブテンプレートブ
ロックの評価関数値を導出する総和回路１２ｃの出力を
加算する加算回路１２ｄが設けられる。加算回路１２ｄ
からテンプレートブロックの評価関数値Σ｜ａ−ｂ｜が
出力される。奇数サブテンプレートブロックと偶数サブ
テンプレートブロックを組合わせればテンプレートブロ
ックが得られる。したがって奇数サブテンプレートブロ
ック評価関数値Σo ｜ａ−ｂ｜および偶数サブテンプレ
ートブロック評価関数値Σe ｜ａ−ｂ｜を加算すること
によりテンプレートブロックに対する評価関数値Σ｜ａ
−ｂ｜が得られる。加算回路１２ｄは、２入力加算回路
である。したがって、プロセッサアレイ内の要素プロセ
ッサの出力のすべてを加算して総和を求める総和回路１
２ａ（図２２参照）よりも大幅にその装置規模が小さく
なる。これにより、総和部１２の装置規模を増大させる
ことなく複数の予測モード（テンプレートブロック、奇
数サブテンプレートブロック、および偶数サブテンプレ
ートブロック）の評価関数値を高速かつ同時に算出する
ことができる。
【０１４６】［変更例］図２４は、図１に示す総和部の
変更例を示す図である。図２４において、総和部１２
は、奇数サブテンプレートブロックの画素に対応する要
素プロセッサＰＥｏの出力を受け、クロック信号φ３に
応答して加算および総和を行なう総和回路１２ｂａと、
奇数サブテンプレートブロックの画素に対応して配置さ
れる要素プロセッサＰＥｅの出力を受け、クロック信号
φ３に応答して総和演算を行なう総和回路１２ｃａと、
クロック信号／φ３に従って総和回路１２ａの出力と奇
数サブテンプレートブロックの画素に対応して配置され
る要素プロセッサＰＥｏの出力とを受けて総和を行なう
総和回路１２ｅと、クロック信号／φ３に従って偶数サ
ブテンプレートブロックの要素プロセッサＰＥｅの出力
と総和回路１２ｃａの出力とを受けて総和演算を行なう
総和回路１２ｆと、総和回路１２ｅおよび１２ｆの出力
の加算を行なう加算回路１２ｄを含む。総和回路１２ｂ
ａから評価関数値Σoo｜ａ−ｂ｜が出力される。この評
価関数値は偶数サブテンプレートブロックとサーチウィ
ンドウブロックに含まれる奇数フィールドの画素の差分
絶対値の総和である。総和回路１２ｃａは偶数サブテン
プレートブロックとサーチウィンドウブロックに含まれ
る偶数フィールドの画素との差分絶対値和Σee｜ａ−ｂ
｜を評価関数値として出力する。加算回路１２ｄからは
テンプレートブロックの評価関数値Σ｜ａ−ｂ｜を出力
する。次にこの図２４に示す総和部の動作をその動作波
形図である図２５を参照して説明する。
【０１４７】クロック信号φ３はサーチウィンドウ画素
データ転送サイクルを規定するクロック信号φ１の２倍
の周期を備える。総和回路１２ｂａおよび１２ｃａは、
このクロック信号φ３が“Ｈ”のときに活性化されて総
和演算を行ない、クロック信号φ３が非活性状態の
“Ｌ”のときには、その総和演算結果を保持しかつ出力
する。総和回路１２ｅおよび１２ｆは、クロック信号φ
３の反転信号（位相が１８０°ずれている）すなわちク
ロック信号／φ３が“Ｈ”のときに、与えられたデータ
に対する総和演算を行ない、クロック信号／φ３が
“Ｌ”のときには、その総和結果を保持しかつ出力し続
ける。次に動作について図２５を参照して説明する。
【０１４８】今プロセッサアレイのすべての要素プロセ
ッサＰＥの出力をＰＥ１とする。このときクロック信号
φ３が“Ｈ”となり、総和回路１２ｂａおよび１２ｃａ
がこの与えられた差分絶対値Ｐ１（ＰＥｏおよびＰＥ
ｅ）を取込んで総和演算を行ない、その総和演算結果Σ
ｏ（１）およびΣｅ（１）をそれぞれ出力する。このと
き総和回路１２ｅおよび１２ｆは総和演算を行なわず、
先のサイクルにおける総和演算結果を保持し出力してい
る。
【０１４９】クロック信号φ３が“Ｌ”に立下がると、
このときにはプロセッサアレイの要素プロセッサから差
分絶対値Ｐ２が与えられる。この状態では総和回路１２
ｂａおよび１２ｃａは演算を行なわず、先の総和演算結
果を保持している。一方、総和回路１２ｅおよび１２ｆ
が演算を実行し、総和回路１２ｂａおよび１２ｃａの出
力とそのとき与えられた要素プロセッサの出力Ｐ２との
総和演算を行なう。したがって加算回路１２ｄからは評
価関数値Σｏ（１）＋Σｅ（１）＋Ｐ２が出力される。
【０１５０】次いでクロック信号φ１が“Ｈ”に立上が
ると、要素プロセッサから差分絶対値Ｐ３が出力され
る。総和回路１２ｂａおよび１２ｃａが総和演算を行な
い、それぞれ総和値Σｏ（２）（＝Σｏ（１）＋Ｐ３
ｏ）およびΣｅ（２）（＝Σｅ（１）＋Ｐ３ｅ）を出力
する。ここでＰ３ｏおよびＰ３ｅは、それぞれ奇数サブ
テンプレートブロックの画素に対応して設けられた要素
プロセッサの出力を示し、Ｐ３ｅは、偶数サブテンプレ
ートブロックの画素に対応して配置される要素プロセッ
サの出力を示す。次いで要素プロセッサから差分絶対値
Ｐ４が与えられると、総和回路１２ｅおよび１２ｆが総
和演算を行ない、加算回路１２ｄからはΣｏ（２）＋Σ
ｅ（２）＋Ｐ４が出力される。以降この動作が繰返され
る。
【０１５１】すなわち、総和回路１２ｂａおよび１２ｃ
ａは１画素ずつ間引いて総和演算を行なっており、総和
回路１２ｅおよび１２ｆは、この間引かれた画素データ
を補って総和演算を行なっている。したがって、図２６
に示すように、サブテンプレートブロック（テンプレー
トブロック４３における斜線領域で構成されるブロッ
ク）は、サーチウィンドウブロック４２における同じフ
ィールドに含まれる画素データと差分絶対値をとること
になる。すなわち、奇数サブテンプレートブロックは、
サーチウィンドウブロックにおける奇数フィールドに属
する画素のみを用いて差分絶対値和が求められ、偶数サ
ブテンプレートブロックに対してはサーチウィンドウブ
ロック内の偶数フィールドの画素を用いてのみ差分絶対
値和演算が行なわれる。このように（ａ）フレーム単位
の場合にテンプレートブロックの全画素データおよびサ
ーチエリア内の全画素データを用いることによる動きベ
クトル検出、（ｂ）奇数サブテンプレートブロックとサ
ーチエリア内の奇数フィールドに属する画素のみ等を用
いて動きベクトルを決定するモード、および（ｃ）偶数
サブテンプレートブロックとサーチエリア内の偶数フィ
ールドに属する画素のみを用いて動きベクトルを検出す
るモードを実現することができる。
【０１５２】［比較部］図２７は図１に示す比較部の構
成を概略的に示す図である。図２７において、比較部３
は、テンプレートブロックについての動きベクトル、す
なわちブロック動きベクトルＶｂを求めるための比較回
路３ａと、奇数サブテンプレートブロックについての動
きベクトルすなわち奇数フィールドブロック動きベクト
ルＶｏを求めるための比較回路３ｂと、偶数サブテンプ
レートブロックについての動きベクトル、すなわち偶数
フィールドブロック動きベクトルＶｅを求めるための比
較回路３ｃを含む。比較回路３ａ〜３ｃは同一構成を備
え、図２７においてはテンプレートブロックについての
動きベクトルすなわちブロック動きベクトルＶｂを求め
るための比較回路の構成のみを具体的に示す。
【０１５３】比較回路３ａは、総和部から与えられるテ
ンプレートブロックについての評価関数値Σ｜ａ−ｂ｜
とレジスタラッチ１３０に格納された評価関数値とを比
較する比較器１３２と、比較器１３２の出力に従ってカ
ウンタ１３８から与えられるカウント値を格納するレジ
スタラッチ１３６を含む。比較器１３２は、レジスタラ
ッチ１３０に格納されている評価関数値よりも新たに総
和部から与えられた評価関数値Σ｜ａ−ｂ｜が小さい場
合にレジスタラッチ１３０および１３６へデータ更新指
示信号を発生する。カウンタ１３８はクロック信号φ１
をカウントしており、変位ベクトルを表わすカウント値
を発生する。したがって新たに総和部から与えられた評
価関数値Σ｜ａ−ｂ｜が先にレジスタラッチ１３０に格
納されている評価関数値よりも小さい場合にはレジスタ
ラッチ１３０の記憶内容が新たに与えられた評価関数値
で更新され、またレジスタラッチ１３６はそのときにカ
ウンタ１３８から与えられているカウント値を格納す
る。カウンタ１３８のカウント値は比較回路３ｂおよび
３ｃへ共通に与えられる。この構成により、サーチエリ
ア内において最小の評価関数値を与える変位ベクトルを
検出するとともに最小評価関数値を保持することができ
る。このレジスタラッチ１３６に格納されている変位ベ
クトル値はデコーダ１３７によりデコードされ、具体的
な動きベクトルＶｂを表わす値に変換されてもよい。レ
ジスタラッチ１３６の保持データが直接動きベクトルと
して出力されてもよい。またレジスタラッチ１３０に格
納されているデータをこの動きベクトルに対する評価関
数値Ｅｂとして出力する構成が利用されてもよい。
【０１５４】比較回路３ｂおよび３ｃは、それぞれ総和
部から与えられる評価関数値の値が異なっているだけで
あり、その動作は比較回路３ａのそれと同じである。
【０１５５】［実施例２］図２８は、この発明の第２の
実施例である動きベクトル検出装置の全体の構成を概略
的に示す図である。この図２８に示す構成においては、
総和部１２からはテンプレートブロックについての評価
関数値Σ｜ａ−ｂ｜、このテンプレートブロックの上半
分のブロックについての評価関数値Σn ｜ａ−ｂ｜、お
よびテンプレートブロックの下半分のブロックについて
の評価関数値Σl ｜ａ−ｂ｜が出力される。図１に示す
構成とは、総和部１２の構成は同じであるが、プロセッ
サアレイ１０に含まれる要素プロセッサと総和部１２に
含まれる総和回路との接続が異なるだけである。
【０１５６】この図２８に示す動きベクトル検出装置の
構成では、画面は、図２９に示すように１つのフィール
ドで構成される。テンプレートブロック４３は垂直方向
に２分割され、上半分のブロックの画素で構成される上
サブテンプレートブロック４３ｕと、下半分のブロック
に含まれる画素で構成される下サブテンプレートブロッ
ク４３ｌに分割される。
【０１５７】同様に、サーチウィンドウブロック４２
も、上半分ブロック４２ｕおよび下半分ブロック４２ｌ
に分割される。上サブテンプレートブロック４３ｕは、
サーチウィンドウブロック４２ｕにおける上半分ブロッ
ク４２ｕとの変位ベクトルｆｕに従って評価関数値が算
出される。下サブテンプレートブロック４３ｌは、サー
チウィンドウブロック４２の下半分ブロック４２ｌに対
しての変位ベクトルｆｌに対する評価関数値が算出され
る。またテンプレートブロック４３とサーチウィンドウ
ブロック４２についての変位ベクトルｆに対する評価関
数値が算出される。
【０１５８】プロセッサアレイにおいては要素プロセッ
サがそれぞれテンプレートブロック４３内の対応の画素
データとサーチウィンドウブロック４２内の対応の画素
データとの差分絶対値を求める。したがって、１つの演
算サイクルにおいては、上サブテンプレートブロック４
３ｕ、下サブテンプレートブロック４３ｌおよびテンプ
レートブロック４３の変位ベクトルは同じとなる。
【０１５９】この要素プロセッサの出力を上サブテンプ
レートブロック４３ｕおよび下サブテンプレートブロッ
ク４３ｌに分類することにより、１つのサイクルで、テ
ンプレートブロック４３に対する評価関数値、上サブテ
ンプレートブロック４３ｕに対する評価関数値、および
下サブテンプレートブロック４３ｌに対する評価関数値
を同時に算出することができる。このプロセッサアレイ
１０の構成、画素データの転送順序は、図１に示す第１
の実施例と同じである。異なるのは、以下に説明する総
和部における要素プロセッサの分類態様である。
【０１６０】図３０は、この第２の実施例における総和
部１２の構成を示す図である。図３０において、総和部
１２は、プロセッサアレイ１０に含まれる要素プロセッ
サＰＥのうち、上サブテンプレートブロック４３ｕに対
応して配置される要素プロセッサの出力ＰＥｕを加算す
る総和回路１２ｇと、プロセッサアレイに含まれる要素
プロセッサのうち下サブテンプレートブロック４３ｌに
対応して配置される要素プロセッサの出力ＰＥｌの総和
を求める総和回路１２ｈと、総和回路１２ｇおよび１２
ｈの出力を加算する加算回路１２ｄを含む。総和回路１
２ｇから上サブテンプレートブロック４３ｕに対する評
価関数値Σu ｜ａ−ｂ｜が出力され、総和回路１２ｈか
ら下サブテンプレートブロック４３ｌに対する評価関数
値Σl ｜ａ−ｂ｜が出力される。加算回路１２ｄからテ
ンプレートブロック４３についての評価関数値Σ｜ａ−
ｂ｜が出力される。要素プロセッサＰＥの上半分ブロッ
クおよび下半分ブロックへの分類は、配線接続により実
現される。
【０１６１】比較部３の構成は第１の実施例のそれと同
様であり、評価関数値Σu ｜ａ−ｂ｜、Σl ｜ａ−ｂ
｜、およびΣ｜ａ−ｂ｜に従って上ブロック動きベクト
ルＶｕ、下ブロック動きベクトルＶｌ、およびブロック
動きベクトルＶｂが決定される。
【０１６２】上述の構成により、フィールドを単位とし
て符号化を行なう符号化システムにおいて、テンプレー
トブロックに対する動きベクトル検出と、上サブテンプ
レートブロックに対する動きベクトル検出と下サブテン
プレートブロックに対する動きベクトル検出を同時に実
行することができ、複数の予測モードに従って最適な動
きベクトルを検出することができる。
【０１６３】［実施例３］図３１は、この発明の第３の
実施例である動きベクトル検出装置における要素プロセ
ッサ群とテンプレートブロックの画素との対応関係を示
す図である。図３１においては、１６行×１６列に配置
された画素によりテンプレートブロック４３が構成され
る場合を一例として示す。テンプレートブロック４３
は、画面上垂直方向に沿って２分割され、まず上半分の
ブロックの画素データで構成される上サブテンプレート
ブロック４３ｕと、下半分のブロックの画素を含む下サ
ブテンプレートブロック４３ｌに分割される。サブテン
プレートブロック４３ｕおよび４３ｌに対応して、要素
プロセッサ群も同様にグループ分割される。
【０１６４】次いで、テンプレートブロック４３が更に
偶数行の画素と奇数行の画素に分割される。図３１にお
いては、偶数行は、第０行、第２行、…、第１４行を示
し、奇数行の画素は、第１行、第３行、…、第１５行の
画素を示す。これに応じて要素プロセッサも偶数行画素
に対応する要素プロセッサと奇数行画素に対応する要素
プロセッサに分割される。
【０１６５】したがって、要素プロセッサＰＥは、上サ
ブテンプレートブロック４３ｕに属しかつ偶数行に配置
される画素に対応する要素プロセッサ群ＰＥ♯０Ｕ、上
サブテンプレートブロック４３ｕに属しかつ奇数行に配
列される画素に対応する要素プロセッサ群ＰＥ♯１Ｕ、
下サブテンプレートブロック４３ｌに属しかつ偶数行に
配置される画素に対応する要素プロセッサ群ＰＥ♯０
Ｌ、および下サブテンプレートブロック４３ｌに属しか
つ奇数行に配列される画素に対応する要素プロセッサ群
ＰＥ♯１Ｌの４つのグループに分割される。
【０１６６】画面構成がフレーム単位の場合、要素プロ
セッサ群ＰＥ♯０ＵおよびＰＥ♯０Ｌにより、偶数フィ
ールドサブテンプレートブロックに対する評価関数値の
算出が行なわれ、要素プロセッサ群ＰＥ♯１ＵおよびＰ
Ｅ♯１Ｌにより奇数フィールドサブテンプレートブロッ
クに対する評価関数値算出が行なわれる。画面構成がフ
ィールド単位の場合、要素プロセッサ群ＰＥ♯０Ｕおよ
びＰＥ♯１Ｕにより、上サブテンプレートブロック４３
ｕに対する評価関数値算出が行なわれ、要素プロセッサ
群ＰＥ♯０ＬおよびＰＥ♯１Ｌにより、下サブテンプレ
ートブロック４３ｌに対する評価関数値算出が実行され
る。したがって図３１に示すように、要素プロセッサ群
を４つの群ＰＥ♯０Ｕ、ＰＥ♯１Ｕ、ＰＥ♯０Ｌ、およ
びＰＥ♯１Ｌに分類すれば、画面構成に応じてこの要素
プロセッサの組合せの形態を変更することにより各画面
構成に対して定義された予測モードに従って動きベクト
ル算出を行なうことができる。
【０１６７】図３２はこの発明の第３の実施例である動
きベクトル検出装置の全体の構成を示す図である。図３
２において、演算部１に含まれるプロセッサアレイ１０
においては、要素プロセッサは４つの群ＰＥ♯０Ｕ、Ｐ
Ｅ♯１Ｕ、ＰＥ♯０Ｌ、およびＰＥ♯１Ｌに分割されて
いる。したがってプロセッサアレイ１０からは、動作時
においては各群に対応して差分絶対値｜ａ−ｂ｜ｕｅ、
｜ａ−ｂ｜ｕｏ、｜ａ−ｂ｜ｌｅ、および｜ａ−ｂ｜ｌ
ｏが出力される。
【０１６８】総和部１２は、モード指定信号Ｓに従っ
て、このプロセッサアレイ１０から与えられた４つの差
分絶対値群の組合せを変更し、テンプレートブロック単
位およびサブテンプレートブロック単位の差分絶対値に
グループ化する分類変更部１２２と、分類変更部１２２
から与えられた差分絶対値を各類ごとに総和演算を行な
う総和演算部１２０を含む。総和演算部１２０からは、
この分類変更部１２２から与えられた差分絶対値の分類
に従ってそれぞれ対応の評価関数値が導出され比較部３
へ与えられる。比較部３は、この総和演算部１２０から
与えられた評価関数値に従ってテンプレートブロックの
動きベクトルＶｂおよびサブテンプレートブロックに対
応する動きベクトルＶｅおよびＶｏまたはＶｕおよびＶ
ｌを出力する。
【０１６９】分類変更部１２２は、モード指定信号Ｓ
が、フレーム単位での符号化を指定する場合には、この
４つの群の差分絶対値からテンプレートブロックに対す
る差分絶対値群｜ａ−ｂ｜、奇数サブテンプレートブロ
ックに対する差分絶対値｜ａ−ｂ｜ｏ、および偶数フィ
ールドに対する差分絶対値群｜ａ−ｂ｜ｅを生成する。
モード指定信号Ｓがフィールド単位での符号化を示すと
き、分類変更部Ｓは、テンプレートブロック単位での差
分絶対値群｜ａ−ｂ｜、上半分のブロックを用いる上サ
ブテンプレートブロックからの差分絶対値群｜ａ−ｂ｜
ｕ、および下半分の画素群からなる下サブテンプレート
ブロックからの差分絶対値群｜ａ−ｂ｜ｌを生成する。
【０１７０】図３２に示すように、分類変更部１２２に
おいてモード指定信号Ｓによりこのプロセッサアレイ１
０から出力される４つの差分絶対値群の組合せを変更す
ることにより、フレーム単位での予測画像検出およびフ
ィールド単位での予測画像検出それぞれに用いられる動
きベクトルを容易に作成することができる。１つの動き
ベクトル検出装置で異なる画面形式の符号化に対応する
ことができ、汎用性の高い動きベクトル検出装置を実現
することができる。
【０１７１】［変更例］図３３は、図３２に示す総和部
の変更例を示す図である。図３３において、総和部１２
は、プロセッサアレイの要素プロセッサの各群ＰＥ♯１
Ｕ、ＰＥ♯１Ｌ、ＰＥ♯０Ｕ、およびＰＥ♯０Ｌに対応
して設けられ、各対応の群の出力｜ａ−ｂ｜ｕ０、｜ａ
−ｂ｜ｌ０、｜ａ−ｂ｜ｕｅ、および｜ａ−ｂ｜ｌｅの
総和を求める総和回路１２０ａ、１２０ｂ、１２０ｃ、
および１２０ｄと、４つの総和回路のうちの２つの総和
回路、すなわち総和回路１２０ｂおよび１２０ｃの出力
の伝達経路を切換える分類変更部１２２を含む。分類変
更部１２２は、総和回路１２０ｂおよび１２０ｃの伝達
経路を切換えるセレクタ１２２ａ、および１２２ｂを含
む。セレクタ１２２ａは、モード指定信号Ｓがフレーム
単位での符号化を示すとき、総和回路１２０ｂの出力を
選択し、セレクタ１２２ｂは、モード指定信号Ｓがフレ
ーム単位での符号化を示すとき総和回路１２０ｃの出力
を選択する。
【０１７２】総和部１２は、さらに、総和回路１２０ａ
の出力とセレクタ１２２ａの出力とを加算する加算回路
１２０ｅと、総和回路１２０ｄの出力とセレクタ１２２
ｂの出力とを加算する加算回路１２０ｆと、加算回路１
２０ｅおよび１２０ｆの出力を加算する加算回路１２０
ｇを含む。加算回路１２０ｅから奇数サブテンプレート
ブロックの評価関数値Σｏ｜ａ−ｂ｜または上サブテン
プレートブロックに対する評価関数値Σｕ｜ａ−ｂ｜が
出力される。加算回路１２０ｇからはテンプレートブロ
ックに対する評価関数値Σ｜ａ−ｂ｜が出力される。加
算回路１２０ｆからは、奇数サブテンプレートブロック
についての評価関数値Σｅ｜ａ−ｂ｜または下サブテン
プレートブロックの評価関数値Σｌ｜ａ−ｂ｜が出力さ
れる。
【０１７３】総和部１２において入力部に要素プロセッ
サの各群に対応して総和回路１２０ａ〜１２０ｄを設け
かつ２つの総和回路の出力の伝達経路をモード指定信号
により切換える構成は以下の利点を与える。単純に図３
２に示す総和部の構成を実現して、要素プロセッサの出
力をモード指定信号に応じて伝達経路を切換える場合、
この伝達経路を切換えるためのセレクタを各要素プロセ
ッサに対して設ける必要が生じる。この結果、セレクタ
の数が多くなり、装置規模が増大する。一方、総和回路
１２０ａ〜１２０ｄの各々は、その担当する要素プロセ
ッサの数は図２３に示す総和回路１２ｂおよび１２ｃの
それの半分であり、装置規模を小さくすることができ
る。したがって、実質的にこの図３３に示す構成におい
て総和回路の数が図２３に示す構成に比べて増大してい
るものの占有面積はそれほど大きくはならない。総和回
路１２０ｂおよび１２０ｃの伝達経路を切換えるために
セレクタを設ければ、必要とされるセレクタの数は２つ
であり、大幅に素子数を低減することができ、装置規模
を小さくすることができる。加算回路１２０ｅ、１２０
ｆ、および１２０ｇは２入力加算回路であり、その規模
は総和回路に比べて小さく、この加算回路１２０ｅおよ
び１２０ｆが設けられてもそれほど装置占有面積は増大
しない。したがって図３３に示すように、入力部に要素
プロセッサの各群に対応して総和回路を設け、４つの総
和回路のうち２つの総和回路の出力の伝達経路を切換え
る構成とすることにより、大幅に装置占有面積を低減す
ることができる。
【０１７４】なお、図３３に示す構成に代えて、要素プ
ロセッサ群ＰＥ♯１ＬおよびＰＥ♯０Ｕの出力を受ける
ようにセレクタ１２２ａおよび１２２ｂを設け、一方の
セレクタの出力と要素プロセッサ群ＰＥ♯１Ｕの出力の
総和をとる総和回路と、他方のセレクタの出力と残りの
要素プロセッサ群ＰＥ♯０Ｌの出力との総和をとる総和
回路が設けられる構成が利用されてもよい。この構成は
ほぼ実質的に図２３に示す構成に対応する。
【０１７５】［実施例４］上で説明したように、プロセ
ッサアレイにおいてサーチウィンドウデータを（１６＋
１６＋１６）・１５＋（１６＋１６）＝７５２回シフト
させると（シフトインおよびシフトアウトを繰返す）、
図３４（Ａ）に示すように、１つのテンプレートブロッ
ク（ブロックＮ）に対するサーチエリア（探索範囲）に
ついてすべての変位ベクトル（評価関数値）が求めら
れ、このテンプレートブロックＴＢ（ブロックＮ）に対
する動きベクトルを決定することができる。このとき、
図３４（Ａ）に示すように、領域５０３ａがプロセッサ
アレイに存在しており、それに隣接するサーチエリア５
０２のサーチウィンドウ画素データもプロセッサアレイ
内のプロセッサおよびデータバッファに格納されてい
る。したがってこの領域５０３ａに含まれる１６画素を
シフトアウトさせ、同時に領域５０２の続く１６画素の
参照画素（サーチウィンドウデータ）をシフトインさせ
ると、プロセッサアレイ内においては、図３４（Ｂ）に
示すように、このテンプレートブロックＴＢに対する変
位ベクトル（１６，−１６）のサーチウィンドウブロッ
ク５０４の画素データが格納される。したがって、７５
２＋１６＝７６８サイクルを１処理単位とすれば、水平
方向１６変位×垂直方向３３変位の範囲で動きベクトル
を探索することができるため、この処理単位を複数回繰
返すことにより、水平方向探索範囲を拡張することがで
き、水平方向におけるサーチエリアを広くして動きベク
トルを探索することができる。
【０１７６】一般に、Ｑ行Ｐ列のサーチウィンドウ画素
にそれぞれ１対１対応でプロセッサが格納されており、
データバッファがＲ個の画素データを格納する場合、Ｐ
・（Ｑ＋Ｒ）サイクルでサーチエリアの１単位での動き
ベクトル探索が実行される。このとき、探索される変位
ベクトルは、サーチウィンドウの１列の画素データのシ
フトアウト当りの変位ベクトルが（Ｒ＋１）であり、し
たがってＰ・（Ｒ＋１）の変位ベクトルについて評価を
行なうことができる。この場合、水平方向の探索範囲は
Ｐとなる。さらに、図３５に示すように、サーチウィン
ドウブロック５０６のサイズをＰ列Ｑ行とし、サーチウ
ィンドウ５０５ａのサイズを（Ｑ＋Ｒ）・Ｐとし、サー
チエリアを領域５０５ａおよび５０５ｂとした場合、こ
のサーチエリア５０５ａおよび５０５ｂにおける変位ベ
クトルをすべて評価するためには、サーチウィンドウ画
素データを（Ｐ−１）・（Ｑ＋Ｒ）＋Ｒ回、参照画像画
素データ（サーチウィンドウ画素データ）をシフトさせ
る必要がある。この後、さらにＲ回参照画像画素データ
をシフトインすれば、プロセッサアレイには領域５０５
ｃに含まれる参照画像画素データが格納される。したが
って、領域５０５ｃのサーチウィンドウの画素データを
プロセッサアレイに格納するためには合計（Ｐ−１）・
（Ｑ＋Ｒ）＋Ｒ＝Ｐ・（Ｑ＋Ｒ）サイクル必要とされ
る。サーチエリアの各列において（Ｒ＋１）の変位ベク
トルが評価されるため、評価される変位ベクトルの数は
Ｐ・（Ｒ＋１）となる。
【０１７７】図３６に水平方向の探索範囲の具体的例を
示す。図３６において、ケース（Ｉ）は、水平方向探索
範囲は−８〜７である。ケース（ＩＩ）の場合、水平方
向探索範囲は−１６〜＋１５である。この場合、１つの
処理単位サイクルにおいて水平方向−１６〜−１の範囲
における動きベクトル探索が行なわれ、もう１つの処理
単位サイクルにおいて水平方向０〜＋１５の範囲につい
て動きベクトル探索が行なわれる。ケース（ＩＩＩ）に
おいては、水平方向探索範囲は−３２〜＋３１とされ
る。この場合においては、４つの処理単位サイクルが必
要とされ、各処理単位サイクルにおいて−３２〜−１
７、−１６〜−１、０〜＋１５、および１６〜＋３１の
水平方向範囲についてそれぞれ動きベクトル探索が行な
われる。
【０１７８】図３７は、様々な水平探索範囲における動
きベクトル探索動作シーケンスを示す図である。図３７
においては、水平探索範囲として、−８〜＋７、−１６
〜＋１５、および−３２〜＋３１の一例として示され
る。図３７（Ａ）に示すように、水平探索範囲が−８〜
＋８の場合、処理単位時間（７６８サイクル）Ｔごとに
テンプレートブロックが更新される。すなわち各処理単
位時間Ｔごとにテンプレートブロックの動きベクトルが
決定される。図３７（Ａ）においては、テンプレートブ
ロックＮ、Ｎ＋１、…について動きベクトルが順次決定
される状態が示される。水平探索範囲が−１６〜＋１５
の場合、図３７（Ｂ）に示すように、２処理単位時間、
２Ｔが必要とされる。２Ｔのうち、最初の処理単位時間
において水平方向−１６〜−１の範囲において動きベク
トル探索が行なわれ、残りのＴにおいて水平方向０〜＋
１５において動きベクトル探索が行なわれる。２Ｔごと
に１つのテンプレートブロックに対する動きベクトルが
決定される。
【０１７９】図３７（Ｃ）に示すように、水平探索範囲
が−３２〜＋３１の場合、１つの処理単位時間Ｔにおい
て１６の水平範囲について動きベクトルが検出されるた
め、１つのテンプレートブロックについて４Ｔの処理時
間が必要とされる。上述のように、垂直探索範囲が−１
６〜＋１６の場合、処理単位時間を７６８サイクルとす
れば、水平１６変位・垂直３３変位の範囲での動きベク
トルが探索可能であり、この処理単位時間を把握するこ
とにより、水平探索範囲を容易に拡張することができ
る。なお、図３７においては、テンプレートブロックの
更新サイクル数は示していない。単に１つのテンプレー
トブロックについての動きベクトル決定に必要とされる
処理時間のみを考慮している。
【０１８０】図３８は、この第４の実施例に用いられる
動きベクトル検出装置の全体の構成を示す図である。動
きベクトル検出装置６００は、先の実施例において説明
したように、サーチウィンドウ画素データおよびテンプ
レートブロック画素データを入力する入力部２と、入力
部２から与えられたサーチウィンドウ画素データおよび
テンプレートブロック画素データに所定の演算処理を施
して変位ベクトルに対する評価関数値を生成する演算部
１と、演算部１からの評価関数値に従ってこのテンプレ
ートブロックに対する動きベクトルを決定するための比
較部３を含む。図３８においては、３つの予測モードに
従って評価関数値および動きベクトルが各々生成される
が、１つの動きベクトルのみが生成されるように示され
る。この動きベクトル検出装置６００は、さらに、参照
画面画像画素データを格納する参照画像メモリ６０２
と、現画面画素データを格納する現画像メモリ６０４
と、参照画像メモリ６０２および現画像メモリ６０４の
画素データ読出動作を制御する読出制御回路６０６と、
比較部３の比較動作すなわち動きベクトル検出動作を制
御する比較制御回路６０８と、この動きベクトルの水平
方向の探索範囲を設定して設定された水平方向探索範囲
情報を読出制御回路６０６および６０８へ与える探索範
囲設定部６０７を含む。
【０１８１】比較制御回路６０８は、この探索範囲設定
部６０７からの水平方向探索範囲設定情報に従って比較
部３における動きベクトル検出動作サイクルを設定す
る。読出制御回路６０６は、またこの探索範囲設定部６
０７からの水平方向探索範囲設定情報に従って参照画像
メモリ６０２からの画素データの読出領域の設定および
現画像メモリ６０４からの現画像画素データ読出タイミ
ングを調整する。図３９は、図３８に示す比較部３の構
成の一例を示す図である。図３９において、比較部３
は、動きベクトル候補の評価関数値を格納するレジスタ
６１０と、レジスタ６１０に格納された候補評価関数値
と演算部１から与えられる評価関数値とを比較する比較
器６１１と、評価関数値それぞれの変位ベクトルを示す
値を発生するカウンタ６１３と、比較器６１１の出力信
号に従ってカウンタ６１３のカウント値を動きベクトル
候補として格納するレジスタ６１２を含む。比較器６１
１が、演算部１から与えられた評価関数値がレジスタ６
１０に格納された評価関数値よりも小さいことを示すと
き、レジスタ６１０および６１２の内容が更新される。
すなわち、レジスタ６１０はそのときに演算部１から与
えられた評価関数値を格納し、レジスタ６１２はカウン
タ６１３から与えられたカウント値を格納する。
【０１８２】カウンタ６１３は、比較制御回路６０８か
ら与えられるクロック信号φをカウントし、変位ベクト
ル情報を発生し、処理サイクル終了時に発生されるリセ
ット信号Ｒｅに従ってそのカウント値がリセットされ
る。比較制御回路は、この探索範囲設定部６０７からの
水平方向探索範囲設定情報に従ってリセット信号Ｒｅの
発生タイミングを変更する。図４０は、この比較制御回
路６０８の動作を例示する図である。図４０に示すよう
に、比較制御回路６０８からは、３２サイクルの間クロ
ック信号φがカウンタ６１３へ与えられ、カウンタ６１
３はカウント動作を行なう。次の１６サイクルにおいて
は、クロック信号φは発生されず非活性状態とされる。
すなわち、サーチウィンドウの最下部にまで相対的に移
動したテンプレートブロックを再度上部（垂直方向−１
６）の位置へ相対的に移動させるためである。この４８
サイクルを１つの小単位として７５２サイクルシフト動
作が繰返される。この７５２サイクルにより、水平方向
１６変位についての動きベクトルの探索が行なわれる。
次の１６サイクルにおいては再びクロック信号φの発生
が禁止される（非活性状態とされる）。この７５２サイ
クル＋１６サイクルが１処理単位サイクルＴに対応す
る。比較制御回路６０８は、探索範囲設定部６０７によ
り設定された水平方向探索範囲情報に従って動きベクト
ル探索範囲を設定する。この設定されたサイクル内にお
いては、１列の動作サイクルすなわち４８サイクルを単
位として行なわれる動作が繰返される。
【０１８３】図４１は、カウンタ６１３のカウント値の
リセットタイミングを示す図である。図４１に示すよう
に、水平探索範囲が−８〜＋７の場合、７６８サイクル
ごとにリセット信号Ｒｅが発生される（活性状態とされ
る）。水平探索範囲が−１６〜＋１５の場合には、７６
８・２サイクルごとにリセット信号Ｒｅが発生され、水
平探索範囲が−３２〜＋３１の場合には、７６８・４サ
イクルごとにリセット信号Ｒｅが発生される。このリセ
ット信号Ｒｅの発生タイミングを処理時間に合わせて異
ならせることにより、動きベクトルの探索範囲を容易に
変更することができる。カウンタ６１３の構成として
は、水平方向の位置Ｈを表わすカウンタと垂直方向の位
置Ｖを示すカウンタが別々に設けられてもよく、また単
に２進カウンタにより、そのカウント値に従ってＨ情報
およびＶ情報両者を含むように発生する構成が利用され
てもよい。
【０１８４】なお、比較動作禁止時においては、当然、
レジスタ６１０および６１２（図３９参照）の更新動作
も禁止される。これは、この比較動作禁止期間において
比較器６１１の出力を強制的にレジスタ非更新状態に設
定する構成が利用されてもよい。このとき、また比較器
６１１（図３９参照）の比較動作が禁止されるように構
成されてもよい。図４２は、図３８に示す比較制御回路
の構成の一例を示す図である。図４２において、比較制
御回路６０８は、参照画像メモリからプロセッサアレイ
（演算部１に含まれる）への画素データ印加時に発生さ
れるクロック信号ＣＬＫをカウントするカウンタ６１５
および６１６と、探索範囲設定部６０７からの水平方向
探索範囲設定情報Ａとカウンタ６１５のカウントアップ
信号φＣＵＰとを比較する比較器６１７と、カウンタ６
１６からの３２カウント指示信号φ３２および４８カウ
ント指示信号φ４８に従ってクロック信号φを発生する
クロック発生器６１８を含む。カウンタ６１５は、その
１処理単位サイクルに含まれるクロックサイクル数をカ
ウントしたときにカウントアップ信号φＣＵＰを発生す
る。水平方向探索範囲設定情報Ａは、水平方向の探索範
囲が単位探索範囲の何倍であるかを指定する。比較器６
１７は、このカウンタ６１５からのカウントアップ信号
φＣＵＰと水平方向探索範囲設定情報Ａとを比較し、こ
れらが一致したときにリセット信号Ｒｅを発生する（活
性状態とする）。
【０１８５】カウンタ６１６は、クロック信号ＣＬＫを
３２カウントしたときにカウントアップ信号φ３２を発
生し、また４８カウントしたときにカウントアップ信号
φ４８を発生する。カウンタ６１６は、その最大カウン
ト値が４８に設定され、サーチウィンドウの１列の画素
データが処理されたときにカウントアップ信号φ４８を
発生する。クロック発生器６１８は、カウンタ６１６か
らカウントアップ信号φ３２が与えられると次にカウン
トアップ信号φ４８が与えられるまでクロック信号φを
非活性状態に設定する。カウントアップ信号φ３２が発
生される（活性状態とされる）までは、クロック発生器
６１８はクロック信号ＣＬＫに従って（同期して）クロ
ック信号φを発生する。このクロック発生器６１８から
のクロック信号φにより比較部３に含まれるカウンタ６
１３（図３９参照）のカウント動作が制御される。
【０１８６】図４２に示す比較制御回路６０８の構成を
用いることにより、比較部３における動きベクトル探索
範囲の水平方向の範囲を容易に制御することができる。
図４３は、図３８に示す読出制御回路６０６の構成の一
例を示す図である。図４３において、読出制御回路６０
６は、参照画像メモリ６０２の読出アドレスを発生する
アドレスカウンタ６２０と、水平方向探索範囲設定情報
Ａに従ってこのアドレスカウンタ６２０の初期カウント
値およびカウント範囲を設定するアドレス制御回路６２
１と、現画像メモリ６０４の読出アドレスを発生するア
ドレスカウンタ６２２と、水平方向探索範囲設定情報Ａ
に従ってアドレスカウンタ６２２の動作タイミングおよ
び初期アドレスを設定するアドレス制御回路６２３を含
む。アドレス制御回路６２１は、水平方向探索範囲情報
Ａに従ってアドレスカウンタ６２０から発生されるアド
レスのうち水平方向の画素データに関するアドレスの範
囲を設定する。アドレス制御回路６２３は、テンプレー
トブロックの位置を示すポインタを発生してアドレスカ
ウンタ６２２へ与える。テンプレートブロックの位置を
示すポインタ情報に従ってアドレスカウンタ６２２が読
出あしアドレスを生成し、テンプレートブロック画素デ
ータが現画像メモリ６０４から読出される。アドレス制
御回路６２３は、この水平方向探索範囲設定情報Ａに従
って、このアドレスカウンタ６２２へのテンプレートブ
ロックの位置を示すポインタの発生タイミングがＡ・Ｔ
に設定される。アドレスカウンタ６２０は、一方、アド
レス制御回路６２１の制御の下に、参照画像メモリ６０
２における列アドレス範囲がＡ倍に設定される。これに
より、指定された水平方向探索範囲に応じて参照画像画
素データおよびテンプレートブロック画素データをそれ
ぞれ所望のタイミングで読出すことができる。
【０１８７】なお、この図４０に示す比較部の動作から
明らかなように、水平方向探索範囲は、処理単位時間Ｔ
の整数倍で設定することもできるが、これはまた水平方
向探索範囲を１列ずつ増加させることも可能である。各
列における動作が３２サイクルの動きベクトル評価動作
および１６サイクルの次の列ベクトル評価のための参照
画像画素データ入力動作が行なわれ、この１列の動作を
単位として動きベクトル検出動作が行なわれているた
め、水平方向探索範囲を１列ずつ増減することもまた可
能である。この場合には処理単位を１列とし、水平方向
探索範囲情報Ａを水平方向探索範囲を示す値とすること
により、上述の構成をそのまま利用することができる。
以上のように、この発明の第４の実施例に従えば、動き
ベクトルの水平方向探索範囲を変更することができ、処
理用途に応じて最適な水平方向探索範囲を設定すること
ができ、汎用性の高い画像符号化システムを容易に構築
することができる。
【０１８８】［実施例５］図４４は、この発明の第５の
実施例である動きベクトル検出装置の全体の構成を概略
的に示す図である。図４４において、動きベクトル検出
装置は、並列に設けられるＡ側演算部１ａおよびＢ側演
算部１ｂを含む。Ａ側演算部１ａおよびＢ側演算部１ｂ
は、ともに先の実施例において説明したプロセッサアレ
イ１０および総和部１２を含む（図１参照）。動きベク
トル検出装置は、さらに、Ａ側演算部１ａが３つの予測
モードそれぞれに従って生成する評価関数値ｅｖａ、ｅ
ｖｂおよびｅｖｃを受け、それぞれについて最適動きベ
クトルを決定する比較部３ａと、Ｂ側演算部１ｂが複数
の予測モードに従ってそれぞれ生成した評価関数値ｅｖ
ａ、ｅｖｂおよびｅｖｃをそれぞれ受けてそれぞれにつ
いて最適動きベクトルを決定する比較部３ｂと、比較部
３ａおよび３ｂの出力する動きベクトルを交互に選択し
てＡ側演算部１ａおよびＢ側演算部１ｂそれぞれの動き
ベクトルＭＶＡ、ＭＶＢおよびＭＶＣを出力するセレク
タ６３２と、外部から与えられるテンプレートブロック
画素データＰＸを処理単位サイクルごとに交互にＡ側演
算部１ａおよびＢ側演算部１ｂへ与えるとともに、外部
から与えられるサーチウィンドウ画素データＰＹを共通
にＡ側演算部１ａおよびＢ側演算部１ｂへ与える入力部
６３０を含む。Ａ側演算部１ａおよびＢ側演算部１ｂ
は、その水平方向探索範囲が−１６〜＋１５に設定され
る。したがって、Ａ側演算部１ａおよびＢ側演算部１ｂ
は、それぞれ１つのテンプレートブロックの処理に２処
理単位時間、２Ｔ必要とする。したがって、入力部６３
０は、この１処理単位時間ごとに交互にテンプレートブ
ロック画素データを更新するとともにセレクタ６３２
は、この１処理単位時間Ｔごとに比較部３ａおよび３ｂ
の出力する動きベクトルを切換えて出力する。
【０１８９】図４５に示すように、サーチウィンドウブ
ロック６３５は、テンプレートブロックＮに関しては変
位ベクトル（０，−１６）を有し、テンプレートブロッ
クＮ＋１については変位ベクトル（−１６，−１６）を
有する。テンプレートブロックＮをたとえばＡ側演算部
１ａのプロセッサアレイに格納し、テンプレートブロッ
クＮ＋１の画素データをＢ側演算部１ｂに格納する。こ
のＡ側演算部１ａおよびＢ側演算部１ｂに共通にサーチ
ウィンドウ画素データＰＹを印加すれば、並列に２つの
テンプレートブロックについて動きベクトル探索動作を
行なうことができる。異なるのは、Ａ側演算部１ａとＢ
側演算部１ｂにおける動きベクトル検出動作開始タイミ
ングである。図４６にＡ側演算部１ａおよびＢ側演算部
１ｂの処理シーケンスを示す。図４６に示すように、Ａ
側演算部１ａにおいてはテンプレートブロックＮの水平
方向−１６〜−１についての動きベクトル探索動作が行
なわれているとき、Ｂ側演算部１ｂにおいては、テンプ
レートブロックＮ−１について水平方向０〜＋１５の範
囲において動きベクトル探索動作が行なわれる。テンプ
レートブロックＮ−１の水平方向０〜＋１５の動きベク
トル探索動作が完了すると、このテンプレートブロック
Ｎ−１についての動きベクトルが決定される。一方、Ａ
側演算部１ａにおいては、次の処理単位時間Ｔにおいて
ブロックＮについて水平方向０〜＋１５において動きベ
クトル検出動作が行なわれる。Ｂ側演算部１ｂにおいて
は、入力部６３０を介してテンプレートブロックＮ＋１
の画素データが格納され、このテンプレートブロックＮ
＋１の水平方向−１６〜−１についての動きベクトルの
検出動作が行なわれる。以降、処理単位時間ＴごとにＡ
側演算部１ａおよびＢ側演算部１ｂのテンプレートブロ
ック画素データが交互に更新される。比較部３ａおよび
３ｂにおいては、したがって処理単位時間Ｔごとに各予
測モードに応じた動きベクトルを交互に決定して出力す
る。セレクタ６３２はこの処理単位時間ごとに選択態様
を切換えて比較部３ａおよび３ｂから出力された動きベ
クトルを選択して出力する。
【０１９０】上述のように、２つの演算部および２つの
比較部を設け、異なったテンプレートブロックの画素デ
ータを各演算部へ格納するとともに、同じサーチウィン
ドウ画素データを共通に演算部へ与えることにより、パ
イプライン的にテンプレートブロックの動きベクトル検
出動作を行なうことができ、高速で動きベクトル検出を
行なうことができる。すなわち、動きベクトル検出に実
際には２Ｔ必要とされても、見かけ上動きベクトルはＴ
ごとに決定されるためである。図４７は、演算部および
比較部の組が４組並列に設けられた場合の動作を示す図
である。この図４７においては、水平方向探索範囲が−
３２〜＋３１に設定され、１つのテンプレートブロック
についての動きベクトル検出には４Ｔの処理時間が必要
とされる。各演算部には異なるテンプレートブロックの
画素データが格納され、それぞれの演算部には共通に同
じサーチウィンドウ画素データが与えられる。この場
合、４つのテンプレートブロック画素データの処理がパ
イプライン的に行なわれ、処理時間Ｔごとに演算部から
順次動きベクトルが決定されて出力される。したがって
この場合においても、処理時間が４Ｔとなった場合にお
いても動きベクトルを単位時間Ｔごとに出力することが
できる。
【０１９１】すなわち、処理単位時間をＴとしてその水
平方向探索範囲がＡ倍された場合、演算部および比較部
をＡ組設け、各演算部に異なるテンプレートブロック画
素データを格納することにより、Ａ個のテンプレートブ
ロックについての動きベクトル検出動作をパイプライン
的に行なうことができる。なお、このパイプライン態様
の動作について、テンプレートブロック画素データの更
新時間は無視している。これは各処理単位時間ごとにテ
ンプレートブロック画素データ更新時間の待合せを行な
い、演算部においてテンプレートブロック画素データが
格納された後にすべての演算部において動きベクトル検
出動作が同じタイミングで開始／再開されるように構成
されれば、容易にこの図４６および図４７に示す動きベ
クトル検出動作シーケンスを実現することができる。
【０１９２】図４４に示す入力部６３０およびセレクタ
６３２の構成としては、単に処理対象となるテンプレー
トブロックの数に応じてそのテンプレートブロック画素
データの伝達経路が順次書換えられる構成が入力部６３
０において設けられ、セレクタ６３２においては、その
処理単位時間Ｔごとに比較部の出力を順次選択する構成
が用いられればよく、この構成は容易に実現することが
できる。またこの場合、テンプレートブロック画素デー
タを現画像メモリから読出す構成は何ら処理単位時間Ｔ
でテンプレートブロック画素データを更新する場合と変
更はなく、単に参照画像メモリからサーチウィンドウ画
素データを出力する場合、その処理時間に応じてサーチ
ウィンドウ画素データを読出す範囲が変更されるだけで
あり、これは第４の実施例の構成を利用することができ
る。
【０１９３】以上のように、この発明の第５の実施例の
構成に従えば、複数の組の演算部および比較部を並列に
設け、これらの演算部および比較部の各組へ異なるテン
プレートブロック画素データを与えるとともに、共通に
サーチウィンドウ画素データを与え、各組で処理単位時
間ごとにテンプレートブロックを更新しているため、高
速で複数の予測モードに従って動きベクトルを検出する
ことができる。また２組の演算部および比較部の構成が
用いられる場合においても、水平方向のベクトル探索範
囲を変更することができる（２Ｔ処理時間ごとにテンプ
レートブロック画素を更新すればよい）ため、動きベク
トルの水平方向探索範囲を容易に変更することができ
る。さらに、演算部および比較部を１つのチップで構成
した場合、この１つのチップにおいて処理単位時間Ｔが
設定されている場合、Ａ個のチップを並列に設けておけ
ば、容易に水平方向探索範囲が異なる画像符号化システ
ムへ適用することができる。各チップにおいて実施例４
の構成を設けておけばよいためである。
【０１９４】［実施例６］図４８は、１６行×１６列に
配置された要素プロセッサを含むプロセッサアレイの全
体の構成を概略的に示す図である。図４８においては、
要素プロセッサＰＥは、１６行×１６列に配置された画
素を有するテンプレートブロックの各画素に１対１対応
で配置される。すなわち、要素プロセッサＰＥは、サー
チウィンドウ画素データを格納する１つのレジスタと、
テンプレートブロック画素データを格納する１つのレジ
スタを含む（図３においてＮ＝Ｍ＝１）。図４８におい
て、テンプレートブロックの各列に対応して配置される
線形プロセッサアレイＬＡ０〜ＬＡ１５は、１６個の要
素プロセッサＰＥと、３２画素のデータを各々が格納す
るデータバッファＤＬ（ＤＬ０〜ＤＬ１５）を含む。図
４８においては、後の説明の便宜上、線形プロセッサア
レイＬＡ０〜ＬＡ１５の各々は、上流側（図４８の上
部）に設けられる８個の要素プロセッサを含む要素プロ
セッサグループＰＧｉＵと、下流側に設けられた８個の
要素プロセッサを含む要素プロセッサグループＰＧｉＬ
を含む（ただし、ｉ＝０〜１５）。線形プロセッサアレ
イＬＡ０〜ＬＡ１５において要素プロセッサは、１次元
的にテンプレートブロック画素データを一方方向に伝達
するように相互接続され、また線形プロセッサアレイＬ
Ａ０〜ＬＡ１５はサーチウィンドウ画素データＰＹを１
次元的に一方方向に沿って伝達するように相互接続され
る。すなわち、要素プロセッサおよびデータバッファは
シストリックアレイ状に配置される。
【０１９５】この図４８に示す構成の場合、先に説明し
た実施例４と同様の動作を行なうことができる。すなわ
ち、１６行・１６列に配置されたテンプレートブロック
に対し垂直方向探索範囲を−１６〜＋１６として動きベ
クトル探索を行なうことができる。このとき、水平方向
の探索範囲は先の実施例４と同様変更可能である。図４
９は、８行８列に配置された画素からなるテンプレート
ブロックに対応して図４８に示すプロセッサアレイを再
配置したときのプロセッサアレイ（演算部）の全体の構
成を概略的に示す図である。図４９において、プロセッ
サアレイ（演算部）は、各々が８行・８列に配置された
要素プロセッサを含む４つのプロセッサブロックＰＢＡ
〜ＰＢＤを含む。プロセッサブロックＰＢＡは、８列の
プロセッサグループＰＧ８Ｕ〜ＰＧ１５Ｕを含み、プロ
セッサブロックＰＢＢは、プロセッサグループＰＧ０Ｕ
〜ＰＧ７Ｕを含む。プロセッサブロックＰＢＣは、プロ
セッサグループＰＧ８Ｌ〜ＰＧ１５Ｌを含み、プロセッ
サブロックＰＢＤは、プロセッサグループＰＧ０Ｌ〜Ｐ
Ｇ７Ｌを含む。
【０１９６】プロセッサアレイは、２行・２列に配置さ
れたプロセッサブロックを含み、プロセッサブロックの
各列に対応してデータバッファＤＬ０〜ＤＬ１５が分割
される。すなわち、データバッファＤＬ０〜ＤＬ７がプ
ロセッサブロックＰＢＢおよびＰＢＤに対応して設けら
れ、データバッファＤＬ８〜ＤＬ１５がプロセッサブロ
ックＰＢＡおよびＰＢＣに対応して配置される。データ
バッファＤＬ０〜ＤＬ１５の各々は、３２画素のデータ
を格納する。同じ列に配置されたプロセッサグループは
すべて対応のデータバッファからサーチウィンドウ画素
データを入力する。たとえば、プロセッサグループＰＧ
０ＵおよびＰＧ０Ｌは、データバッファＤＬ０からサー
チウィンドウ画素データを入力する。上流側に設けられ
たプロセッサブロックＰＢＡおよびＰＢＢのプロセッサ
グループＰＧ０Ｕ〜ＰＧ１５Ｕの各々は、対応のデータ
バッファＤＬ０〜ＤＬ１５から与えられるサーチウィン
ドウ画素データを、その内部の要素プロセッサを介して
順次転送し、各最上流の要素プロセッサからシフトアウ
トする。すなわち、プロセッサグループＰＧ０Ｕ〜ＰＧ
１５Ｕの各々は、サーチウィンドウ画素データについて
は、単に、直列にサーチウィンドウ画素データを転送す
る動作を行ない、シストリックアレイは構成しない。一
方、下流側のプロセッサブロックＰＢＣおよびＰＢＤに
ついては、プロセッサグループＰＧ０Ｌ〜ＰＧ７Ｌと対
応のデータバッファＤＬ０〜ＤＬ７がサーチウィンドウ
画素データを１次元的に一方方向にのみ転送するように
シストリックアレイを構成するように相互接続される。
すなわち、プロセッサグループの最上流の要素プロセッ
サからシフトアウトされるサーチウィンドウ画素データ
は上流側の隣接列のデータバッファへ与えられる。同
様、プロセッサブロックＰＢＣにおいても、プロセッサ
グループＰＧ８Ｌ〜ＰＧ１５ＬおよびデータバッファＤ
Ｌ８〜ＤＬ１５がサーチウィンドウ画素データについて
は１次元的に一方方向に沿ってのみ転送動作を行なうシ
ストリックアレイを構成する。
【０１９７】テンプレートブロック画素データについて
は、プロセッサブロックＰＢＡ〜ＰＢＤの各々は、１次
元方向に沿ってのみ画像データ転送を行なうようにシス
トリックアレイ状に要素プロセッサが相互接続される。
プロセッサブロックＰＢＡ〜ＰＢＤの各々へは、異なる
テンプレートブロックの画素データが与えられてそこに
格納される。図４９においては、異なるテンプレートブ
ロックを示すために、テンプレートブロック画素データ
ＰＸＡ〜ＰＸＤがそれぞれプロセッサブロックＰＢＡ〜
ＰＢＤへ与えられるように示される。次に動作について
説明する。テンプレートブロックのサイズが８行・８列
であり、またデータバッファＤＬ０〜ＤＬ１５それぞれ
は、３２画素のデータを格納するため、図５０に示すよ
うに、処理単位として、水平方向８変位、垂直方向３３
変位をとる（Ｐ・（Ｑ＋Ｒ）が処理単位時間である）。
【０１９８】今、図５１に示すように、プロセッサブロ
ックＰＢＡ〜ＰＢＤそれぞれにテンプレートブロックＭ
Ａ、ＭＢ、ＭＣおよびＭＤそれぞれの画素データが格納
されており、またサーチウィンドウブロック６５０が格
納された状態を考える。サーチウィンドウブロック６５
０の変位は、テンプレートブロックＭＡに対しては変位
（８，−８）であり、テンプレートブロックＭＢに対し
ては変位（０，−８）であり、テンプレートブロックＭ
Ｃに対しては、変位（−８，−８）であり、テンプレー
トブロックＭＤに対しては、変位（−１６，−８）であ
る。したがって、プロセッサブロックＰＢＡ〜ＰＢＤそ
れぞれが並列にパイプライン的に動きベクトル検出動作
を行なうために、４処理単位時間を処理時間とする。す
なわち、図５２に示すように水平方向３３変位、および
垂直方向３３変位のサーチエリア（探索領域）において
動きベクトル検出を行なう。
【０１９９】今、１つのプロセッサブロックにおける１
つのサーチウィンドウの動きベクトル検出動作を考え
る。今、図５３（Ａ）に示すように、サーチウィンドウ
は４０行・８列に配置された画素を備える。最上部のサ
ーチウィンドウブロックの変位がたとえば（−１６，−
１６）であり、３２回シフト動作を行ない、変位（−１
６，＋１６）に到達した状態を考える。この場合、プロ
セッサアレイにおいては、図５３（Ｂ）に斜線で示す８
画素のみが動きベクトル検出動作を受けるサーチウィン
ドウ画素データとして残る。この斜線領域で示す８画素
をシフトアウトすれば、次の列における動きベクトルす
なわち（−１５，−１６）に対する評価値を算出するこ
とができる。４処理単位時間の各処理単位時間において
水平方向変位−１６〜−９、−８〜−１、０〜＋７、お
よび＋８〜＋１５についてそれぞれ動きベクトル検出動
作が行なわれる。この４処理単位時間における各処理単
位時間の異なる位相での動きベクトル検出動作をプロセ
ッサブロックＰＢＡ〜ＰＢＤそれぞれにおいて実行す
る。
【０２００】図５４にプロセッサブロックにおける処理
動作シーケンスの一例を示す。処理単位時間Ｔは（３２
＋８）×８＝３２０サイクルである。期間ｔ１において
は、プロセッサブロックＰＢＡにおいてテンプレートブ
ロックＮの水平変位−１６〜−９についての動きベクト
ル検出が行なわれる。プロセッサブロックＰＢＤにおい
ては、テンプレートブロックＮ−３に対し水平方向変位
＋８〜＋１５の範囲においての動きベクトル検出が行な
われる。プロセッサブロックＰＢＣにおいては、テンプ
レートブロックＮ−２に対し水平方向変位０〜＋７の範
囲においての動きベクトル検出が行なわれる。プロセッ
サブロックＰＢＤにおいては、テンプレートブロックＮ
−１に対して水平方向変位−８〜−１における動きベク
トル検出が行なわれる。ここで、ブロックＮ−３、Ｎ−
２、Ｎ−１、およびＮ、Ｎ＋１、…は順次水平方向に沿
って配置される。プロセッサブロックＰＢＡにおいて
は、４処理単位時間経過後の時間ｔ４においてはブロッ
クＮに対する水平方向変位＋８〜＋１５における動きベ
クトル検出動作が行なわれ、このテンプレートブロック
Ｎに対する動きベクトルが決定される。プロセッサブロ
ックＰＢＢにおいては、時間ｔ１においてテンプレート
ブロックＮ−３の水平方向範囲＋８〜＋１５における動
きベクトル検出動作が行なわれ、その結果、テンプレー
トブロックＮ−３についての動きベクトルが決定され
る。次の期間ｔ２から新しいテンプレートブロックＮ＋
１についての動きベクトル検出動作が行なわれる。
【０２０１】プロセッサブロックＰＢＣにおいては、期
間ｔ２においてテンプレートブロックＮ−２の水平方向
変位＋８〜＋１５における動きベクトル探索動作が完了
し、このテンプレートブロックＮ−２についての動きベ
クトルが決定される。次の期間ｔ３から新しいテンプレ
ートブロックＮ＋２についての動きベクトル探索が行な
われる。プロセッサブロックＰＢＤについては、期間ｔ
３においてテンプレートブロックＮ−１についての動き
ベクトル探索動作が完了し、このテンプレートブロック
Ｎ−１に対する動きベクトルが決定される。次の期間ｔ
４から新しいテンプレートブロックＮ＋３についての動
きベクトル検出動作が行なわれる。すなわち、プロセッ
サブロックＰＢＡ〜ＰＢＤにおいて１処理単位時間ずら
して新しいテンプレートブロックについての動きベクト
ル検出動作が開始される。各処理単位時間完了時におい
て１つのテンプレートブロックについての動きベクトル
がプロセッサブロックＰＢＡ〜ＰＢＤのいずれかの処理
結果により決定される。
【０２０２】上述のように、プロセッサアレイを４分割
することにより、また処理時間を４処理単位時間とする
ことにより、４つのテンプレートブロックについてパイ
プライン的に動きベクトル検出動作を行なうことができ
る。なお上述の実施例においては、１６行１６列に配置
されたテンプレートブロック画素に対応して配置される
要素プロセッサを各々が８行・８列の要素プロセッサを
有する４つのプロセッサブロックに分割している。一般
に、要素プロセッサが１画素に対応する場合、Ｐ列・Ｑ
行に配置された要素プロセッサを（Ｐ／ｂ）列・（Ｑ／
ｃ）行の要素プロセッサを有するプロセッサブロックに
分割し、プロセッサブロックをｂ列、ｃ行に配置した場
合、データバッファがＲ個の画素データを格納する場
合、処理単位時間として（Ｐ／ｂ）・｛（Ｑ／ｃ）＋
Ｒ｝を用いれば、プロセッサブロックの各々は、ｂ・ｃ
・（Ｐ／ｂ）・（Ｒ＋１）の変位ベクトルに対して評価
を行なって動きベクトルを検出することができる。この
ときの処理時間はｂ・ｃ・（Ｐ／ｂ）・｛（Ｑ／ｃ）＋
Ｒ｝サイクルとなる。
【０２０３】［具体的な構成］図５５は、この発明の第
６の実施例に用いられる動きベクトル検出装置の要部の
構成を示す図である。図５５においては、動きベクトル
検出装置における演算部６４２の構成を示す。図５５に
おいて、演算部６４２は４つのプロセッサブロックＰＢ
Ａ〜ＰＢＤと、データバッファ群ＤＬＡおよびＤＬＢを
含む。プロセッサブロックＰＢＡ〜ＰＢＤはそれぞれ図
４９に示すものと同じ構成を備える。データバッファ群
ＤＬＡは、図４８および図４９に示すデータバッファＤ
Ｌ８〜ＤＬ１５を含み、データバッファ群ＤＬＢは、デ
ータバッファＤＬ０〜ＤＬ７を含む。テンプレートブロ
ックのサイズに従ってこの演算部６４２の内部構成を変
更するために、接続制御回路６４４の出力する制御信号
に従ってテンプレートブロック画素データおよびサーチ
ウィンドウ画素データの転送経路を切換えるセレクタＳ
Ｌａ〜ＳＬｇが設けられる。セレクタＳＬａ〜ＳＬｇの
内部構成は後に詳細に説明する。接続制御回路６４４は
この動きベクトル検出装置の演算部外部から与えられる
モード指定信号（テンプレートブロックサイズ指定信
号）φＭに従ってセレクタＳＬａ〜ＳＬｇの接続を確立
する。この演算部６４２には、また入力部６４０から与
えられるサーチウィンドウ画素データＰＸを接続制御回
路６４４の制御の下にプロセッサブロックＰＢＡ〜ＰＢ
Ｄへ選択的に分配するマルチプレクサ６４６が設けられ
る。接続制御回路６４４は、この指定信号φＭが８行８
列のテンプレートブロックサイズを示すときには、処理
単位時間（Ｔ）ごとにそのマルチプレクサ６４６の出力
経路を切換える。これにより処理単位時間Ｔごとに入力
部６４０から与えられる８行８列のテンプレートブロッ
ク画素データＰＸが、処理単位時間ごとに順次プロセッ
サブロックＰＢＡ〜ＰＢＤへ与えられる。モード指定信
号φＭが１６行・1 ６列のテンプレートブロックサイズ
を指定するときには、接続制御回路６４４は、このマル
チプレクサ６４６の所定の１つの出力のみを選択状態と
してプロセッサブロックＰＢＣへ与える。入力部６４０
へは、図示しない参照画像メモリおよび現画像メモリか
らサーチウィンドウ画素データＰＹおよびテンプレート
ブロック画素データＰＸが与えられる。テンプレートブ
ロックが１６行１６列のサイズを有するとき、外部から
は、４処理単位時間（４Ｔ）ごとにテンプレートブロッ
ク画素データが与えられてプロセッサブロックＰＢＡ〜
ＰＢＤのテンプレートブロック画素データの更新が行な
われる。テンプレートブロックが８行・８列のサイズを
有する場合、処理単位時間Ｔごとに８行・８列のテンプ
レートブロック画素データが与えられ、プロセッサブロ
ックＰＢＡ〜ＰＢＤがそれぞれ順次処理単位時間ごとに
そのテンプレートブロック画素データの更新を受ける。
【０２０４】図５６は、図５５に示すセレクタＳＬｂの
構成を概略的に示す図である。図５６においては、スイ
ッチング素子は機械的スイッチで構成されるように示さ
れるが、これらのスイッチング素子はトランスファゲー
トまたはトランスミッションゲートなどのトランジスタ
素子で構成される。また、図５６においては、テンプレ
ートブロック画素データを転送する経路に関連する構成
のみを示す。サーチウィンドウ画素データ転送のための
セレクタ部の構成は後に示す。セレクタブロックＳＬｂ
は、プロセッサブロックＰＢＡにおいて隣接する２つの
プロセッサグループの入力と出力とを信号／φＬＡの活
性化時に接続するスイッチング素子ＳＷａｕと、信号／
φＬＡの活性化時にプロセッサグループ１５Ｕの入力
（このグループ１５Ｕの最下流の要素プロセッサ）へテ
ンプレートブロック画素データＰＸＡを与えるスイッチ
ング素子ＳＷＸａと、プロセッサブロックＰＢＣにおい
て隣接する２つのプロセッサグループの入力と出力とを
信号／φＬＡの活性化時に接続するスイッチング素子Ｓ
Ｗａｌと、プロセッサブロックＰＢＡおよびＰＢＣの同
一列に配置されたプロセッサグループの出力と入力とを
信号φＬＡの活性化時に接続するスイッチング素子Ｗｂ
ｂと、プロセッサブロックＰＢＡのプロセッサグループ
の出力をプロセッサブロックＰＢＣの１列上位のプロセ
ッサグループの入力へ接続するスイッチング素子ＳＷｂ
ａとを含む。
【０２０５】信号φＬＡは、１６行・１６列のテンプレ
ートブロックサイズが指定されたときに活性状態とさ
れ、信号／φＬＡは８行・８列のテンプレートブロック
サイズが指定されたときに活性状態とされる。プロセッ
サグループＰＧ８Ｕに対し、さらに信号／φＬＡの活性
化時に導通状態とされるスイッチング素子ＳＷｄが設け
られる。プロセッサグループＰＧ８Ｕの出力は、またス
イッチング素子ＳＷｂｂを介してプロセッサブロックＰ
ＢＣのプロセッサグループＰＧ７Ｌの入力へ接続され
る。プロセッサブロックＰＢＢのプロセッサグループＰ
Ｇ７ＵおよびプロセッサブロックＰＢＣのプロセッサグ
ループＰＧ７Ｌへは、また信号／φＬＡに応答してテン
プレートブロック画素データＰＸＢおよびＰＸＤをそれ
ぞれ伝達するスイッチング素子ＳＷＸｃおよびＳＷＸｄ
が設けられる。スイッチング素子ＳＷＸｃおよびＳＷＸ
ｄは、信号／φＬＡの活性化時に導通状態とされる。
【０２０６】プロセッサグループＰＧ８Ｕの出力部にさ
らに、信号φＬＡに応答して導通するスイッチング素子
ＳＷｄが設けられる。このスイッチング素子ＳＷｄと同
様の構成のスイッチング素子がまたプロセッサグループ
ＰＧ８Ｌの出力部にも設けられる（図５６に示す）。こ
のスイッチング素子ＳＷｄは、次段の回路でテンプレー
トブロック画素データをさらに処理する場合に、直接こ
のテンプレートブロック画素データをその次段回路へ与
えるために設けられる。この図５６に示すようにプロセ
ッサグループの入力部および出力部それぞれにスイッチ
ング素子を設けることにより、容易にテンプレートブロ
ックのサイズに応じて要素プロセッサの配置を変更する
ことができる。すなわち、テンプレートブロックのサイ
ズに従って、プロセッサブロックＰＢＡ〜ＰＢＤそれぞ
れにおいてプロセッサグループがシストリックアレイ状
に接続されるかまたはプロセッサブロックＰＢＡ〜ＰＢ
Ｄ全体として１つのシストリックアレイを構成すること
ができる。
【０２０７】図５７は、図５５に示すセレクタのサーチ
ウィンドウ画素データ転送に関連する部分の構成を概略
的に示す図である。図５７においても、スイッチング素
子は機械的スイッチで構成されるように示されるが、ま
た、トランジスタ素子で構成される。セレクタＳＬａ
は、プロセッサブロックＰＢＡに含まれるプロセッサグ
ループＰＧ８Ｕ〜ＰＧ１５Ｕの出力部にそれぞれ設けら
れ、信号／φＬＡに応答して対応のプロセッサグループ
の出力する画素データを出力ノードＯＴＮへ伝達するス
イッチング素子ＳＴａと、信号φＬＡに応答してプロセ
ッサグループＰＧ８Ｕ〜ＰＧ１５Ｕの出力する画素デー
タを１列上流のデータバッファＤＬ７〜ＤＬ１４の入力
部へ伝達するスイッチング素子ＳＴｂを含む。信号／φ
ＬＡは、先の図５６において説明した信号／φＬＡと同
様、８行・８列のテンプレートブロックサイズが指定さ
れたときに活性状態とされてスイッチング素子ＳＴａを
導通状態とする。信号φＬＡは、１６行・１６列のテン
プレートブロックサイズが指定されたときに活性状態と
され、スイッチング素子ＳＴｂを導通状態とする。
【０２０８】セレクタＳＬｂは、プロセッサブロックＰ
ＢＡおよびＰＢＣにおいて、同一列に配置されたプロセ
ッサグループの出力と入力を信号φＬＡの活性化時に接
続するスイッチング素子ＳＴｃと、プロセッサグループ
ＰＧ８Ｌ〜ＰＧ１５Ｌの出力を１列上流に設けられたデ
ータバッファＤＬ７〜ＤＬ１４の入力に接続するスイッ
チング素子ＳＴｄを含む。セレクタＳＬｃは、データバ
ッファＤＬ８〜ＤＬ１５それぞれの出力部に設けられ、
信号／φＬＡの活性化時に導通状態とされて対応のデー
タバッファＤＬ８〜ＤＬ１５の出力する画素データを同
一列に配置されたプロセッサブロックＰＢＡ内のプロセ
ッサグループＰＧ８Ｕ〜ＰＧ１５Ｕの入力（該グループ
における最下流の要素プロセッサ）へ伝達するスイッチ
ング素子ＳＴｅを含む。
【０２０９】ここで、プロセッサグループＰＧ８Ｌの出
力部にはスイッチング素子ＳＴｄは設けられていない。
プロセッサグループＰＧ８ＬとデータバッファＤＬ７と
は、異なるテンプレートブロックに対応するプロセッサ
ブロックに含まれており、したがってこのプロセッサグ
ループＰＧ８ＬからデータバッファＤＬ７へサーチウィ
ンドウ画素データを転送する必要がないためである。こ
のプロセッサグループＰＧ８Ｌの出力部には、信号／φ
ＬＡの活性化時に導通状態とされるスイッチング素子Ｓ
Ｔａと同様のスイッチング素子が設けられる（図５７に
は示さず）。プロセッサブロックＰＢＢおよびＰＢＤに
おいても、プロセッサブロックＰＢＡおよびＰＢＣにお
けるセレクタＳＬａおよびＳＬｂおよびＳＬｃと同様の
構成が設けられる。このとき、データバッファＤＬ７に
は、セレクタＳＬｇとして、信号／φＬＡの活性化時に
導通し、サーチウィンドウ画素データＰＹをそのデータ
バッファＤＬ７の入力へ伝達するスイッチング素子が設
けられる。
【０２１０】図５７においては、８行・８列のテンプレ
ートブロックサイズが指定されたときのスイッチング素
子の導通／非導通状態が一例として示される。これらス
イッチング素子の導通／非導通状態を信号φＬＡおよび
／φＬＡにより確立することにより、テンプレートブロ
ックサイズに対応するプロセッサ配置を得ることができ
る。なお、図５７に示す構成においては、スイッチング
素子ＳＴｂはセレクタＳＬａに含まれるように示され
る。しかしながら、このスイッチング素子ＳＴｂはセレ
クタＳＬｂに設けられてもよい。図５８は、この第６の
実施例において用いられる動きベクトル決定部の構成を
示す図である。図５８においては、１つの予測モードに
関連する部分の構成のみを示す。各予測モードに対応し
て図５８に示す構成が基本的に設けられる（幾つかの回
路部分の共用などの変更を行なうことはできる）。
【０２１１】図５８において、動きベクトル決定部は、
プロセッサブロックＰＢＡ〜ＰＢＤそれぞれに対応して
設けられ、対応のプロセッサブロックから与えられる評
価関数値成分の総和をそれぞれ求めることにより、評価
関数値を導出する総和部６５０ａ〜６５０ｄと、総和部
６５０ａ〜６５０ｄそれぞれに対応して設けられる１入
力２出力のセレクタ６５２ａ〜６５２ｄを含む。セレク
タ６５２ａ〜６５２ｄの各々は、信号φＬＡが非活性状
態にあり、８行・８列のテンプレートブロックサイズが
指定されたとき対応の総和部から与えられる評価関数値
をその第１の出力へ伝達し、信号φＬＡが活性状態であ
り１６行・１６列のテンプレートブロックが指定された
ときには与えられた評価関数値を第２の出力へ伝達す
る。動きベクトル検出部は、さらに、セレクタ６５２ａ
〜６５２ｄのそれぞれの第１の出力に対応して配置され
る比較部６５４ａ〜６５４ｄと、セレクタ６５２ａ〜６
５２ｄのそれぞれの第２の出力から与えられる評価関数
値を加算する加算部６５５と、加算部６５５の出力デー
タを比較することにより１６行・１６列のテンプレート
ブロックの動きベクトルを決定する比較部６５６と、比
較部６５４ａ〜６５４ｄおよび６５６の出力データを、
信号φＬＡＴに従って選択するセレクタ６５８を含む。
比較部６５４ａ〜６５４ｄおよび６５６は、それぞれ与
えられた評価関数値の最小値を選択して対応のテンプレ
ートブロックについての動きベクトルを示すデータｍｖ
Ａ〜ｍｖＤおよびｍｖＬを出力する。
【０２１２】比較部６５４ａ〜６５４ｄが、信号φＬＡ
の活性化時、すなわち１６行・１６列のテンプレートブ
ロックサイズが指定されたときには非活性状態とされ、
比較部６５６のみが活性状態とされる構成が用いられて
もよい。また、信号φＬＡが非活性状態にあり、８行・
８列のテンプレートブロックサイズが指定されたときに
は加算部６５５および比較部６５６の動作が禁止される
ように構成されてもよい。セレクタ６５８は、比較部６
５４ａ〜６５４ｄおよび６５６の出力する動きベクトル
データを受ける。セレクタ６５８へ与えられる信号φＬ
ＡＴは多ビット信号である。この信号φＬＡＴにより、
セレクタ６５８は、１６行×１６列のテンプレートブロ
ックが指定されたときには比較部６５６の出力する動き
ベクトルデータをｍｖＬを選択して出力する。８行・８
列のテンプレートブロックサイズが指定されたとき、セ
レクタ６５８は比較部６５４ａ〜６５４ｄの出力する動
きベクトルデータｍｖＡ〜ｍｖＤを、順次、処理単位時
間ごとに選択して出力する。このセレクタ６５８へ与え
られる多ビット信号φＬＡＴは、外部の制御装置から与
えられる。この外部制御装置は、図５５に示すモード指
定信号φＭを発生し、参照画像メモリおよび現画像メモ
リからそれぞれ所定のタイミングでサーチウィンドウ画
素データおよびテンプレートブロック画素データを読出
して演算部へ与えるとともに、このセレクタ６５８にお
ける選択動作を制御する。この外部制御装置を備える動
きベクトル検出装置の全体の構成は、先に図３８を参照
して説明した構成と同様の構成となり、ここでは示さな
い。
【０２１３】［変更例］今、図５９（Ａ）に示すよう
に、１６行・１６列のサイズを有するテンプレートブロ
ックにおいて水平および垂直方向いずれにおいても画素
をサブサンプリングする場合を考える。すなわち、図５
９（Ａ）において○印で示す画素について評価関数値の
成分導出が行なわれて、×印で示される画素については
評価関数値成分は導出されない。この場合、評価関数値
成分を導出する画素のみを抽出すれば、図５９（Ｂ）に
示すように８行・８列に配置された画素からなるテンプ
レートブロックが得られる。サーチウィンドウデータに
ついても同様水平および垂直方向両方向に沿ってサブサ
ンプリングが行なわれる。サーチウィンドウ６６０は、
４０行・８列に配置された画素を備える。このサーチウ
ィンドウ６６０に含まれる画素はすべて評価関数値成分
が導出されるべき画素である。今、サーチウィンドウブ
ロック６６１の変位ベクトルが（Ｈ，Ｖ）のとき、次の
サイクルにおいては、図５９（Ｄ）に示すようにサーチ
ウィンドウブロック６６２の変位ベクトルは（Ｈ，Ｖ＋
２）となる。すなわち、図５９（Ａ）において、×印で
表わされる画素が省略されているためである。この変位
ベクトルの変化量は、列方向に沿っても２となる。した
がって、図５９（Ｂ）に示すようなサブサンプリング画
像を用いて動きベクトルを検出する場合、その水平およ
び垂直方向の動きベクトル探索範囲が水平方向１５変
位、垂直方向６５変位となり、等価的に動きベクトル探
索範囲が拡張される。これによりサブサンプリング画素
を用いている場合においても、動きベクトル探索範囲を
拡張してより正確な動きベクトル検出を行なうことがで
きる。
【０２１４】なお、この２：１サブサンプリング画像
は、言うまでもなく一般のサブサンプリング画像に拡張
可能である。また、図５６および図５７に示す構成を一
般の構成に拡張する場合、単に図の上方向にプロセッサ
ブロックＰＢＡの構成がそのまま拡張されればよい。ま
たさらに、上述の構成においては、テンプレートブロッ
クのサイズに応じてプロセッサアレイを制御信号により
再配置可能としているが、適用される用途が予め固定的
に設定される場合には、以下の構成を利用することがで
きる。すなわち、プロセッサグループおよびデータバッ
ファのみを配置し、その用途に応じてサーチウィンドウ
画素データおよびテンプレートブロック画素データを伝
達する経路をマスク配線により設定する。同一チップを
用いて複数のテンプレートブロックサイズに容易に対応
することができる。
【０２１５】また、単に、１６行・１６列のテンプレー
トブロックを８行・８列のテンプレートブロックに分割
するだけであり、動きベクトル検出部の構成のみを図５
８に示す構成とすれば、４つの８行・８列のテンプレー
トブロックに対し同時に動きベクトル検出動作を行なう
ことができる（この場合、すべてのテンプレートブロッ
クについての変位ベクトルは同じ値となる）。以上のよ
うに、この発明の第６の実施例の構成に従えば、テンプ
レートブロックのサイズに従って演算部に含まれる要素
プロセッサの配置を変更可能となるように構成したた
め、自由度の高い画像符号化システムを構成することが
可能となる。 ［実施例７］図６０は、この発明の第７の実施例である
動きベクトル検出装置の要部の構成を示す図である。図
６０においては、１つの要素プロセッサＰＥの構成を示
す。図６０において、要素プロセッサＰＥは、それぞ
れ、異なるテンプレートブロックの画素データを格納す
るレジスタ（Ａ）６６０ａおよびレジスタ（Ｂ）６６０
ｂと、制御信号φＡに従ってレジスタ（Ａ）６６０ａお
よびレジスタ（Ｂ）６６０ｂの出力する画素データの一
方を選択して隣接する要素プロセッサまたはデータバッ
ファへ伝達するセレクタ６６２と、信号φＡに応答して
隣接要素プロセッサまたは入力部から与えられるテンプ
レートブロック画素データをレジスタ（Ａ）６６０ａお
よびレジスタ（Ｂ）６６０ｂの一方へ与えるマルチプレ
クサ６６１と、信号φＡに応答してレジスタ（Ａ）６６
０ａおよびレジスタ（Ｂ）６６０ｂが格納しかつ出力す
る画素データを選択して出力するセレクタ６６３と、隣
接要素プロセッサまたはデータバッファから与えられる
サーチウィンドウ画素データを格納するとともに図示し
ないクロック信号に応答して隣接する要素プロセッサま
たはデータバッファへ伝達するレジスタ６６４と、セレ
クタ６６３の出力する画素データａとレジスタ６６４の
出力する（格納された）画素データｂとの減算を行なう
減算器６６５と、減算器６６５の出力データの絶対値を
とる絶対値演算器６６６を含む。
【０２１６】信号φＡがレジスタ（Ａ）６６０ａを指定
する場合には、隣接要素プロセッサまたは入力部から与
えられたテンプレートブロック画素データＰＸがマルチ
プレクサ６６１を介してレジスタ（Ａ）６６０ａへ与え
られ、またこのレジスタ（Ａ）６６０ａの格納するデー
タまたは出力する画素データはセレクタ６６２により選
択されて隣接要素プロセッサまたは出力部へ与えられ
る。このときには、セレクタ６６３は、レジスタ（Ｂ）
６６０ｂの格納する画素データ（または出力する画素デ
ータ）を選択する状態にある。絶対値演算器６６６から
差分絶対値｜ａ−ｂ｜が評価関数値成分として出力さ
れ、図示しない総和部において総和されて評価関数値が
生成される。レジスタ（Ａ）６６０ａ、レジスタ（Ｂ）
６６０ｂおよびレジスタ６６４は、その内部に転送ゲー
トを備えるシフトレジスタの構成を備えていてもよく、
単にデータをラッチする構成を備え、データ転送部は要
素プロセッサ外部に配置される構成であってもよい。
【０２１７】この図６０に示す構成においては、レジス
タ（Ａ）６６０ａおよびレジスタ（Ｂ）６６０ｂの一方
に格納されたテンプレートブロック画素データを用いて
演算が行なわれる。他方のレジスタに対し別のテンプレ
ートブロックの画素データが与えられて格納される。す
なわち、１つのテンプレートブロックについての動きベ
クトル検出動作の間に他方のレジスタに対し別のテンプ
レートブロックの画素データのロード動作が行なわれ
る。図６１は、この図６０に示す要素プロセッサを含む
動きベクトル検出装置における処理動作シーケンスの一
例を示す図である。以下、図６１を参照してこの発明の
第７の実施例の処理動作について説明する。時間Ｔ１に
おいては、レジスタ（Ａ）に格納されたテンプレートブ
ロックＮの画素データを用いて演算操作（差分絶対値演
算）が行なわれ、図６０に示すレジスタ６６４に格納さ
れたサーチウィンドウ画素データＰＩを順次シフトする
ことにより、このテンプレートブロックＮに対する動き
ベクトル検出動作が行なわれる。すなわち、図６０に示
すセレクタ６６３は信号／φＡによりレジスタ（Ａ）に
格納された画素データを選択する状態に設定される。マ
ルチプレクサ６６１およびセレクタ６６２は、信号φＡ
によりレジスタ（Ｂ）を選択する状態に設定される。こ
れにより、次に指示されるべきテンプレートブロック
（Ｎ＋１）の画素データが順次シフト動作によりレジス
タ（Ｂ）６６０ｂに格納される。
【０２１８】期間Ｔ１が完了し、テンプレートブロック
Ｎの動きベクトル検出動作が完了すると、そのときには
次に処理されるべきテンプレートブロックＮ＋１の画素
データのロードは完了している。マルチプレクサ６６１
およびセレクタ６６２が、信号φＡに従ってレジスタ
（Ａ）６６０ａの選択状態に設定される。セレクタ６６
３はレジスタ（Ｂ）６６０ｂを選択する状態に設定され
る。この状態においては、レジスタ（Ｂ）６６０ｂに格
納されたテンプレートブロックＮ＋１の画素データを用
いて動きベクトル検出動作が行なわれる。動きベクトル
検出動作時においては、参照画像メモリへのアクセスは
行なわれる（サーチウィンドウ画素データを演算部へシ
フトインする必要があるため）。しかしながらテンプレ
ートブロック画素データを格納する現画像メモリへはア
クセスは行なわれない。したがって、この間、次に処理
されるべきテンプレートブロックの画素データを現画像
メモリから読出して演算部へ与えることができる。すな
わち、期間Ｔ２においてテンプレートブロックＮ＋２の
画素データのロードが行なわれ、この与えられた画素デ
ータがレジスタ（Ａ）６６０ａに順次格納される。
【０２１９】以降、期間Ｔ３、Ｔ４、Ｔ５およびＴ６に
おいて、レジスタ（Ａ）６６０ａに対してはテンプレー
トブロックＮ＋２についての動きベクトル探索、テンプ
レートブロックＮ＋４の画素データのロード、テンプレ
ートブロックＮ＋４の動きベクトルの探索およびテンプ
レートブロックＮ＋６の画素データのロードが行なわれ
る。レジスタ（Ｂ）６６０ｂに対しては、期間Ｔ３〜Ｔ
６それぞれにおいて、テンプレートブロックＮ＋３の画
素データのロード、テンプレートブロックＮ＋３の動き
ベクトルの探索、テンプレートブロックＮ＋５の画素デ
ータのロードおよびテンプレートブロックＮ＋５の動き
ベクトルの検出が行なわれる。以上のように、テンプレ
ートブロック画素データを格納するためのレジスタを各
要素プロセッサ内に２つ設け、一方のレジスタに格納さ
れたテンプレートブロック画素データを用いて動きベク
トル検出動作を行なっている間に他方のレジスタへ次に
処理されるべきテンプレートブロック画素データを格納
する。これにより、テンプレートブロックの画素データ
の入力とテンプレートブロックについての動きベクトル
検出処理を並行して実行することができ、処理時間を大
幅に短縮することができる。
【０２２０】図６２は、この発明の第７の実施例の動き
ベクトル検出装置の全体の構成を概略的に示す図であ
る。動きベクトル検出装置６７０は、サーチウィンドウ
画素データおよびテンプレートブロック画素データを入
力する入力部６７１と、この入力部６７１から与えられ
たテンプレートブロック画素データおよびサーチウィン
ドウブロック画素データに所定の演算を施して評価関数
値ｅｍｖを生成する演算部６７２と、演算部６７２から
の評価関数値ｅｍｖに従って動きベクトルＭＶを決定す
る比較部６７３を含む。図６２においては、複数の予測
モードのうち１つの予測モードに従って決定される評価
関数値ｅｍｖおよび動きベクトルＭＶのみを示す。演算
部６７２および比較部６７３は、それぞれ複数の予測モ
ードに従って評価関数値および動きベクトルを検出す
る。この演算部６７２におけるテンプレートブロック画
素データの格納を制御するために制御装置６７４が設け
られる。制御装置６７４は、単位処理時間ごとに信号φ
Ａおよび／φＡを交互に活性状態とし、演算部６７２に
おいてテンプレートブロック画素データを入力するレジ
スタを切換える。この制御装置６７４は、またサーチウ
ィンドウ画素データを格納する参照画像メモリ６７５お
よびテンプレートブロック画素データを格納する現画像
メモリ６７６に対するデータの読出動作をも制御する。
この制御装置６７４の制御の下に、１つのテンプレート
ブロックについて参照画像メモリ６７５からサーチエリ
ア内の画素データが入力部６７１へ与えられて演算部６
７２に入力されている間、現画像メモリ６７６から次に
処理されるべきテンプレートブロックの画素データが読
出されて入力部６７１を介して演算部６７２へ与えられ
る。
【０２２１】［変更例１］図６３は、この発明の第７の
実施例の第１の変更例の構成を示す図である。図６３に
おいては、テンプレートブロック画素データを入力部６
７１から受ける初段の要素プロセッサの構成を示す。し
かしながら、他の要素プロセッサの構成もこの図６３に
示す要素プロセッサの構成と同じである。図６３に示す
要素プロセッサＰＥにおいては、テンプレートブロック
画素データを振り分けるためのマルチプレクサおよびセ
レクタは設けられない。他の構成は図６０に示す構成と
同じであり、対応する部分には同一の参照番号を付す。
入力部６７１と初段の要素プロセッサＰＥの間に、テン
プレートブロック画素データを信号φＡに従ってレジス
タ（Ａ）６６０ａおよびレジスタ（Ｂ）６６０ｂの一方
へ伝達するマルチプレクサ６７５が設けられる。レジス
タ（Ａ）６６０ａの出力するテンプレートブロック画素
データは、シフト動作時においては隣接する要素プロセ
ッサのレジスタ（Ａ）へ与えられる。同様、レジスタ
（Ｂ）６６０ｂに格納されるテンプレートブロック画素
データは、シフト動作時には隣接する要素プロセッサの
レジスタ（Ｂ）６６０ｂに与えられる。すなわち、入力
部６７１の次段に設けられたマルチプレクサ６７５によ
り、レジスタ（Ａ）６６０ａに格納されるテンプレート
ブロック画素データの伝達経路とレジスタ（Ｂ）６６０
ｂに格納されるテンプレートブロック画素データの経路
を切換える。要素プロセッサ間においては、レジスタ
（Ａ）はレジスタ（Ａ）に接続され、レジスタ（Ｂ）は
同様レジスタ（Ｂ）に接続される。この図６３に示す構
成の場合、要素プロセッサＰＥ内にマルチプレクサおよ
び隣接要素プロセッサ間のテンプレートブロック画素デ
ータ転送のためのセレクタを設ける必要がなく、要素プ
ロセッサの規模を低減することができる。
【０２２２】なお図６３に示す構成においてはレジスタ
（Ａ）６６０ａおよびレジスタ（Ｂ）６６０ｂは、単に
データを格納する機能のみを備えるように示している
が、これはシフトレジスタのようにデータシフト機能を
備えていてもよい。シフトレジスタ構成の場合、データ
転送時において一方のレジスタにおいてのみ転送動作を
行なうようにクロック信号が与えられ、他方のレジスタ
へは画素データ転送のためのクロック信号は与えられな
い。 ［変更例２］図６４は、この発明の第７の実施例の第２
の変更例の構成を示す図である。図６４においては、１
つの要素プロセッサのテンプレートブロック画素データ
格納用のレジスタ６６０ａおよび６６０ｂの構成を示
す。他の構成は図６０および図６３に示す要素プロセッ
サのそれと同じである。
【０２２３】図６４（Ａ）において、レジスタ（Ａ）６
６０ａは、クロック信号φ１Ａに応答して下流の隣接要
素プロセッサまたは入力部から与えられるテンプレート
ブロック画素データを伝達するトランスファゲート６７
６ａと、トランスファゲート６７６ａを介して与えられ
たテンプレートブロック画素データをラッチするラッチ
６７７ａと、クロック信号／φ１Ａに応答してこのラッ
チ回路６７７ａの格納する画素データを上流の隣接要素
プロセッサまたは出力部へ伝達するトランスファゲート
６７８ａを含む。レジスタ（Ｂ）６６０ｂは、クロック
信号φ１Ｂに応答して下流の隣接要素プロセッサまたは
入力部から与えられたテンプレートブロック画素データ
を伝達するトランスファゲート６７６ｂと、このトラン
スファゲート６７６ｂを介して与えられた画素データを
ラッチするラッチ回路６７７ｂと、ラッチ回路６７７ｂ
のラッチする画素データをクロック信号／φ１Ｂに応答
して上流の隣接要素プロセッサまたは出力部へ伝達する
トランスファゲート６７８ｂを含む。演算部（減算器お
よび絶対値回路）へテンプレートブロック画素データを
与えるセレクタ６６３へは、ラッチ回路６７７ａおよび
６７７ｂがそれぞれラッチする画素データが与えられ
る。信号φＡがレジスタ（Ａ）６６０ａを指定するとき
セレクタ６６３はラッチ６７７ａがラッチする画素デー
タを選択する。信号φＡがレジスタ（Ｂ）６６０ｂを指
定するとき、セレクタ６６３はラッチ６７７ｂのラッチ
する画素データを選択する。
【０２２４】図６４に示すレジスタ（Ａ）６６０ａおよ
びレジスタ（Ｂ）６６０ｂの構成は、本質的にシフトレ
ジスタである。これらのレジスタ６６０ａおよび６６０
ｂの入力部を相互接続し、またその出力部を相互接続す
る。テンプレートブロック画素データをロードすべきレ
ジスタに対してのみクロック信号φ１Ａおよび／φ１Ａ
（またはφ１Ｂおよび／φ１Ｂ）が与えられる。ラッチ
する画素データが演算処理される場合には、クロック信
号φ１Ｂおよび／φ１Ｂ（またはφ１Ａおよび／φ１
Ａ）はともに非活性状態のローレベルとされ、その内部
のラッチはレジスタ外部と分離される。これにより、一
方のレジスタのテンプレートブロック画素データ転送動
作が他方のレジスタに格納された画素データに影響を及
ぼすのを防止することができる。次にこの図６４（Ａ）
に示す要素プロセッサの動作をその動作波形図である図
６４（Ｂ）を参照して説明する。
【０２２５】レジスタ（Ａ）にテンプレートブロック画
素データをロードする際には、信号φ１Ａおよび／φ１
Ａが順次ハイレベルとされる。クロック信号φＡおよび
／φＡは互いに重なり合わない２相のクロック信号であ
る。レジスタ（Ｂ）６６０ｂに対するクロック信号φ１
Ｂおよび／φ１Ｂがともにローレベルとされ、トランス
ファゲート６７６ｂおよび６７８ｂはともにオフ状態と
される。セレクタ６６３は、信号φＡに従って、ラッチ
６７７ｂのラッチする画素データを選択して演算部へ与
える。これにより、ラッチ６７７ｂすなわちレジスタ
（Ｂ）に格納されたテンプレートブロック画素データを
用い動きベクトル検出動作が行なわれる。この動きベク
トル検出動作中に、クロック信号φ１Ａおよび／φ１Ａ
が順次活性状態とされて別のテンプレートブロック画素
データのシフトイン／シフトアウト動作が行なわれる。
クロック信号φ１Ａがハイレベルとなると、トランスフ
ァゲート６７６ａがオン状態とされ、一方、このとき、
信号／φ１Ａはローレベルであり、トランスファゲート
６７８ａはオフ状態にある。したがって下流の隣接要素
プロセッサまたは入力部から与えられたテンプレートブ
ロック画素データがラッチ６７７ａにラッチされる。次
いでクロック信号φ１Ａがローレベルとなり、トランス
ファゲート６７６ａがオフ状態とされ、クロック信号／
φ１Ａがハイレベルとされ、トランスファゲート６７８
ａがオン状態とされ、ラッチ６７７ａに格納された画素
データが上流の隣接要素プロセッサまたは出力部へ伝達
される。これにより、レジスタ（Ａ）６６０ａを介して
順次次に処理されるべきテンプレートブロック画素デー
タを転送して対応のレジスタ（Ａ）６６０ａにテンプレ
ートブロック画素データを格納することができる。
【０２２６】レジスタ（Ｂ）６００ｂに格納された画素
データを用いて動きベクトル検出動作が完了すると、こ
のときにレジスタ（Ａ）６６０ａには既に次の処理され
るべきテンプレートブロック画素データは格納されてい
る。この状態において、クロック信号φ１Ａおよび／φ
１Ａをともにローレベルとし、トランスファゲート６７
６ａおよび６７８ａをともにオフ状態とする。同時にセ
レクタ６６３を信号φＡによりレジスタ（Ａ）６６０ａ
の選択状態に設定する。これにより、レジスタ（Ａ）６
６０ａに格納されたテンプレートブロック画素データを
用いた動きベクトル検出動作が行なわれる。このとき、
今度はクロック信号φ１Ｂおよび／φ１Ｂが順次ハイレ
ベルとされて次に処理されるべきテンプレートブロック
画素データのレジスタ（Ｂ）６６０ｂへの格納が行なわ
れる。
【０２２７】この図６４に示す構成の場合、単にシフト
レジスタ構成を備えるレジスタを用いているだけであ
り、テンプレートブロック画素データの転送経路を切換
えるためのマルチプレクサおよびセレクタを設ける必要
はない。したがって、要素プロセッサの規模をより低減
することができる。以上のように、この発明の第７の実
施例に従えば、要素プロセッサ内に異なるテンプレート
ブロックの画素データを格納する２つのレジスタを設
け、これら一方のレジスタに格納された画素データを用
いての動きベクトル検出動作と並行して他方のレジスタ
へ次に処理されるべきテンプレートブロック画素データ
を格納する（ロードする）ように構成したため、テンプ
レートブロック画素データ入力と動きベクトル検出動作
を並行して行なうことができ、テンプレートブロック画
素データの更新に要する時間を見かけ上なくすことがで
き、動きベクトル検出の処理時間を大幅に短縮すること
ができる。
【０２２８】［実施例８］図６５は、この発明の第８の
実施例の動きベクトル検出装置の要部の構成を示す図で
ある。図６５においては、動きベクトル検出装置の動き
ベクトルを検出する比較部の構成を示す。図６５におい
て、比較部は、演算部で算出された評価関数値ｅｖのう
ち最小の評価関数値を格納するレジスタ６８０と、レジ
スタ６８０に格納された評価関数値と与えられた評価関
数値を比較する比較器６８２と、与えられた評価関数値
を有する変位ベクトルを表わす情報を発生するカウンタ
６８４と、最小の評価関数値に対応する変位ベクトルを
動きベクトル候補として格納するレジスタ６８６と、比
較器６８２からの等値指示信号φｅｑに応答して活性化
され、カウンタ６８４の出力するカウント値およびレジ
スタ６８６に格納された変位ベクトル値を受けて優先順
位を判定する優先順位判定回路６９０と、比較器６８２
からの与えられた評価関数値が小さいことを示す信号φ
ｓｍｌと優先順位判定回路６９０からの更新指示信号φ
ｒｗに応答してレジスタ６８０および６８６の内容の更
新する更新制御回路６８８を含む。更新制御回路６８８
は信号φｓｍｌおよびφｒｗの一方が活性状態のときに
レジスタ６８０および６８６の内容を更新する。
【０２２９】カウンタ６８４は、通常の２進カウンタで
あってもよく、また水平方向ベクトルＨおよび垂直方向
ベクトルＶを表わすカウント値をそれぞれ別々に発生す
るカウンタであってもよい。水平方向および垂直方向の
ベクトル値をそれぞれ別々に示すカウンタの場合、垂直
方向探索範囲の大きさに従ってカウント値が設定され、
その垂直方向ベクトルカウンタが所定値をカウントアッ
プしたときに水平方向ベクトルカウンタのカウント値が
１増分される。いずれの構成が利用されてもよい。優先
順位判定回路６９０は、３つの優先順位判定基準を実現
可能なように構成され、用いられる用途に応じてこれら
の３つの優先範囲順位判定基準のうちの１つが選択さ
れ、選択された優先順位基準に従って優先順位判定を行
なう。
【０２３０】図６６および図６７は、図６５に示す優先
順位判定回路６９０において利用される第１の優先順位
判定基準を一覧として示す図である。図６６および図６
７においては、水平方向探索範囲が−１６〜＋１５、垂
直方向探索範囲が−１６〜＋１６の場合の優先順位判定
基準が示される。図６６には水平方向のＨベクトルが０
または負の領域の優先範囲判定基準が示され、図６７に
おいては、水平方向変位ベクトルＨの正の値のときの優
先順位判定基準が示される。この図６６および図６７に
示す第１の優先順位判定基準の場合、変位ベクトルの優
先順位は、Ｐ（Ｈ，Ｖ）＝｜Ｈ｜＋｜Ｖ｜に従って設定
される。評価関数値が同じ値のとき、この優先順位評価
値Ｐ（Ｈ，Ｖ）が小さいときに優先順位が高いとされ、
高い方の優先順位を有する変位ベクトルが動きベクトル
候補として選択される。
【０２３１】この図６６および図６７に示す優先順位判
定基準の場合、優先順位判定基準において真裏の領域
（ベクトル０，０）が最も優先順位が高くされ、この中
央部から離れるに従って優先順位が低くされる。図６８
および図６９は、図６５に示す優先順位判定回路の第２
の優先順位判定基準を示す図である。図６８および図６
９においても、水平方向−１６〜＋１５および垂直方向
−１６〜＋１６を動きベクトル探索範囲とする場合の優
先順位評価値が一覧にして示される。この図６８および
図６９に示す優先順位判定基準の場合、変位ベクトル
（Ｈ，Ｖ）の優先順位評価値Ｐ（Ｈ，Ｖ）は、Ｐ（Ｈ，
Ｖ）＝｜Ｈ｜＋（−Ｖ＋１６）で表される。優先順位評
価基準値Ｐ（Ｈ，Ｖ）が小さいほど高い優先順位が与え
られる。
【０２３２】この図６８および図６９に示す優先順位判
定基準の場合、変位ベクトル（０，１６）が最も高い優
先順位が与えられ、そこから離れるに従って優先順位が
低くされる。すなわち、サーチエリアにおいて中央最下
端部が最も優先順位が高くされる。図７０および図７１
は、図６５に示す優先順位判定回路の第３の優先順位判
定基準を示す図である。図７０においては、この第３の
優先順位判定基準における水平方向が負の領域の優先順
位判定基準値を示し、図７１には、探索範囲の水平方向
の正の領域における優先順位評価基準値を示す。この第
３の優先順位判定基準においては、優先順位評価値Ｐ
（Ｈ，Ｖ）は、 Ｐ（Ｈ，Ｖ）＝｜Ｈ｜＋（Ｖ＋１６） で表される。優先順位評価値Ｐ（Ｈ，Ｖ）の値が小さい
変位ベクトルに対しより高い優先順位が与えられる。こ
の第３の優先順位判定基準に従えば、水平方向中央部に
おいて垂直方向最上端部（垂直方向変位ベクトル：Ｖベ
クトルの値が最も小さな変位ベクトル）に対し最も高い
優先順位が与えられる。優先順位判定基準として上述の
ように３つの判定基準を設けることにより、以下に述べ
るように、動きベクトル検出のための垂直方向の探索範
囲の拡張に容易に対応することができる。
【０２３３】図７２（Ａ）は、１つのチップＣＨ１で動
きベクトル検出装置が構成される状態を示す。この状態
においては、第１の優先順位判定基準に従って変位ベク
トルの優先順位の判定が行なわれる。この場合、図７２
（Ｂ）に示すように、動きベクトル探索範囲ＳＡＲにお
いては、優先順位が｜Ｈ｜＋｜Ｖ｜に従って判定される
ため、その中央部の変位ベクトル（ベクトル（０，
０））が最も高い優先順位を与えられる。したがって、
テンプレートブロックの真裏のサーチウィンドウブロッ
クに対し最も高い優先順位が与えられることになる。動
きベクトル探索範囲を垂直方向に２倍に拡張する場合に
は、図７３（Ａ）に示すように、２つの動きベクトル検
出装置チップＣＨ２およびＣＨ３を用いる。動きベクト
ル検出装置チップＣＨ２へは、探索範囲の上半分のサー
チウィンドウ画素データＰＹＵが与えられ、この探索範
囲の上半分について動きベクトル検出はこの動きベクト
ル検出装置チップＣＨ２において行なわれる。動きベク
トル検出装置チップＣＨ３に対しては、探索範囲の下側
半分のサーチウィンドウ画素データＰＹＬが与えられ、
探索範囲の下側半分の領域についての動きベクトル検出
が行なわれる。動きベクトル検出装置チップＣＨ２およ
びＣＨ３に対しては共通に同じテンプレートブロック画
素データＰＸが与えられる。動きベクトル検出装置チッ
プＣＨ２においては、第２の優先順位判定基準に従って
変位ベクトルの優先順位判定が行なわれ、動きベクトル
検出装置チップＣＨ３においては、第３の動きベクトル
判定基準に従って変位ベクトルの優先順位判定が行なわ
れる。
【０２３４】この場合、図７３（Ｂ）に示すように、動
きベクトル検出装置チップＣＨ２においては、その探索
範囲の水平方向中央部でかつ垂直方向最下端部の変位ベ
クトルに対し最も高い優先順位が与えられる。一方、動
きベクトル検出装置チップＣＨ３においては、探索範囲
において水平方向中央部、垂直方向最上部の変位ベクト
ルに対し最も高い優先順位が与えられる。したがって、
図７３（Ａ）に示す比較部ＣＭＰで動きベクトル検出装
置ＣＨ２および動きベクトル検出装置ＣＨ３が検出した
動きベクトルからその評価関数値に従ってさらに最適ベ
クトルを判定することにより、拡張された動きベクトル
探索範囲に対しても、真裏の位置の変位ベクトルに対し
最も高い優先順位を与えた優先順位判定を行なった動き
ベクトル検出を行なうことができる。したがって動きベ
クトル探索範囲の垂直方向拡張時においても常に変位ベ
クトル（０，０）を中心とする優先順位に従って動きベ
クトル検出を行なうことができ、テンプレートブロック
により近いサーチウィンドウブロックを予測画像ブロッ
クとして指定する動きベクトル選択を行なうことができ
る。また、２つの動きベクトル検出装置チップを用いる
ことにより、垂直方向の探索範囲が２倍に拡張された場
合においても、２つの動きベクトル検出装置チップを並
列に動作させることによりその動きベクトル検出に要す
時間は拡張前において必要とされた処理時間と同じであ
り、高速処理が可能となる。
【０２３５】ここで、垂直方向についての動きベクトル
探索範囲は、２倍に限らず、３倍、４倍と容易に拡張す
ることができる。この動きベクトルの垂直方向探索範囲
を拡張する場合、単位となる垂直方向の探索範囲が−α
〜＋αの場合、第２の優先順位判定基準はＰ（Ｈ，Ｖ）
＝｜Ｈ｜＋（−Ｖ＋α）と表現され、第３の優先順位判
定基準は、｜Ｈ｜＋（Ｖ＋α）で表される。この３つの
優先順位判定基準それぞれを備える優先順位判定回路
を、チップの用途に応じて別々に形成することはできる
が、以下に説明するように、単に制御信号に従って、こ
れらの３つの優先順位判定基準のうちの１つを利用する
こともできる。図７４は、図６５に示す優先順位判定回
路の構成の一例を示す図である。
【０２３６】図７４において、優先順位判定回路６９０
は、処理中のサーチウィンドウブロックの変位ベクトル
を示すデータｍｖを出力するカウンタ６８４および動き
ベクトル候補を格納するレジスタ６８６からのベクトル
ＭＶａをタイミング信号φｔｉｍに従って順次時分割的
に選択するセレクタ７０１と、セレクタ７０１から与え
られたベクトルのうち水平方向ベクトル成分を抽出して
その絶対値を生成するＨ絶対値回路７０２と、セレクタ
７０１から与えられたベクトルデータから垂直方向成分
Ｖの絶対値を示すデータを生成するＶ絶対値回路７０３
と、セレクタ７０１から与えられたベクトルの垂直方向
ベクトル成分Ｖを抽出するＶ抽出回路７０４と、セレク
タ７０１から与えられたベクトルの垂直方向成分の符号
を反転した値、−Ｖを生成する−Ｖ抽出回路７０５を含
む。これらの回路７０２〜７０５は、カウンタ６８４の
出力するベクトル情報が、単に２進カウント値である場
合、それぞれ内部にＨ成分およびＶ成分を生成するデコ
ーダ回路を備えていてもよい。またカウンタ６８４が、
Ｈ成分およびＶ成分をそれぞれ別々に生成する構成の場
合には、単にこれらの回路７０２〜７０５は対応の成分
を受けて所望の演算処理を行なって必要とされるデータ
を生成する。また回路７０３および７０５は、Ｖ抽出回
路７０４の出力を受けるように構成されてもよい。この
場合、Ｖ絶対値回路７０３は、Ｖ抽出回路７０４の出力
するデータを受ける絶対値回路で置き換えられ、−Ｖ抽
出回路７０５は、Ｖ抽出回路７０４の出力するデータの
符号反転を行なう符号反転回路で置き換えられる。
【０２３７】優先順位判定回路６９０は、さらに、Ｖ抽
出回路７０４の出力する垂直成分データＶと−Ｖ抽出回
路７０５の出力する符号反転された垂直方向成分−Ｖの
一方をモード指定信号φｍｏｄａに従って選択するセレ
クタ７０６と、セレクタ７０６の出力するデータと一定
値１６（＝α）を加算する加算器７０７と、Ｖ絶対値回
路７０３の出力するデータ｜Ｖ｜と加算器７０７の出力
するデータの一方をモード指定信号φｍｏｄｂに従って
選択するセレクタ７０８と、セレクタ７０８の出力する
データとＨ絶対値回路７０２の出力するデータを加算す
る加算器７０９を含む。セレクタ７０６は、モード指定
信号φｍｏｄａが第２の優先順位判定基準を指定すると
きには−Ｖ抽出回路７０５の出力するデータ−Ｖを選択
し、信号φｍｏｄａが第３の優先順位判定基準を指定す
るときにはＶ抽出回路７０４の出力するデータＶを選択
する。セレクタ７０８は、モード指定信号φｍｏｄｂが
第１の優先順位判定基準を指定するときにはＶ絶対値回
路７０３の出力するデータ｜Ｖ｜を選択し、第２または
第３の優先順位判定基準を指定するときには加算器７０
７の出力するデータを選択する。
【０２３８】優先順位判定回路６９０は、さらに、タイ
ミング信号φｔｉｍに従って加算器７０９の出力をその
２出力の一方または他方へ伝達するマルチプレクサ７１
０と、マルチプレクサ７１０の一方および他方出力にそ
れぞれ対応して設けられるレジスタ７１１および７１２
と、レジスタ７１１および７１２の格納するデータの大
小を比較する比較器７１３を含む。比較器７１３から更
新制御信号φｒｗが生成される。このマルチプレクサ７
１０は、タイミング信号φｔｉｍに従って、時分割的
に、この加算器７０９の出力データをレジスタ７１１お
よび７１２へ格納する。すなわち、タイミング信号φｔ
ｉｍがカウンタ６８４のカウント値を選択する状態に設
定されたとき、セレクタ７０１がカウンタ６８４のカウ
ント値を選択し、一方、マルチプレクサ７１０は加算器
７０９の出力をレジスタ７１２へ伝達する。一方、この
タイミング信号φｔｉｍがレジスタ６８６の出力するデ
ータＭＶａを選択する状態に設定されたときには、マル
チプレクサ７１０は、このタイミング信号φｔｉｍに従
って加算器７０９の出力するデータをレジスタ７１１に
格納する。これにより、レジスタ７１１には、レジスタ
６８６の格納する動きベクトル候補の優先順位判定基準
値が格納され、レジスタ７１２には、カウンタ６８４の
出力する現在処理中のサーチウィンドウブロックの変位
ベクトルの優先順位評価基準値データが格納される。レ
ジスタ７１１および７１２にそれぞれ優先順位評価基準
値データが格納された後に比較器７１３が大小比較を行
なう。処理中のサーチウィンドウブロックの変位ベクト
ルの優先順位評価基準値が、レジスタ６８６に格納され
ている動きベクトル候補の変位ベクトルの優先順位評価
基準値よりも小さい場合には、比較器７１３から活性状
態の更新制御信号φｒｗが出力される。
【０２３９】図７５は、図７４に示す優先順位判定回路
の動作シーケンスの一例を示す図である。図７５におい
ては、１つの優先順位判定動作サイクルのみを示す。モ
ード指定信号φｍｏｄａおよびφｍｏｄｂは、それぞれ
予め所定の状態に設定され、対応の動きベクトル検出装
置が従うべき優先順位判定基準が設定される。レジスタ
６８６の格納された動きベクトル候補の評価関数値とカ
ウンタ６８４の出力する変位ベクトルの評価関数値とが
等しいことが示されたとき、この優先順位判定回路が活
性状態とされる。この活性状態とされたときにタイミン
グ信号φｔｉｍが活性状態とされる。タイミング信号φ
ｔｉｍが時刻Ｔａにおいてハイレベルに立上がると、セ
レクタ７０１がレジスタ６８６に格納されたそれまでに
与えられている最小の評価関数値を備える動きベクトル
データを選択する。このレジスタ６８６からのデータに
従って所定の優先順位評価基準値算出動作が行なわれ、
時刻Ｔａにおいてレジスタ７１１の格納データが確定状
態とされる。
【０２４０】時刻Ｔｂにおいてタイミング信号φｔｉｍ
がローレベルになると、セレクタ７０１がカウンタ６８
４の出力するデータを選択する。このカウンタ６８４の
出力するデータに従って所定の優先順位評価基準値算出
判定動作が行なわれ、その算出された優先順位評価基準
値がレジスタ７１２に時刻Ｔｂにおいて格納される。レ
ジスタ７１２の内容が確定すると、時刻Ｔｃにおいて比
較器７１３の比較動作が行なわれ、時刻Ｔｃにおいてこ
の比較器７１３から出力される更新制御信号φｒｗの状
態が決定される。時分割多重で優先順位評価基準値を生
成することにより、装置規模を低減することができる。
図７６は、タイミング信号発生部の構成を示す図であ
る。図７６に示すように、タイミング信号発生回路７１
５は、図６５に示す比較器６８２からの等値指示信号φ
ｅｑに応答して所定の期間活性状態／非活性状態となる
タイミング信号φｔｉｍを出力する。このタイミング信
号発生回路７１５は、たとえばこの等値指示信号φｅｑ
に応答して動作可能状態とされる発振回路（たとえばリ
ングオシレータ）で構成される。図７６には、さらにこ
の等値指示信号φｅｑに応答して優先順位判定回路の各
構成要素を活性状態とする活性制御信号φａｃｔを発生
する活性制御回路７１６を示す。この活性制御回路７１
６により、優先順位判定回路６９０は、優先順位判定動
作が必要とされるときのみ動作状態とされ、消費電流を
低減する。
【０２４１】なお図７４に示す構成において、優先順位
評価基準値を格納するレジスタ７１１および７１２の入
力部に設けられるマルチプレクサ７１０を用いずに、レ
ジスタ７１１および７１２へタイミング信号φｔｉｍが
直接与えられる構成が利用されてもよい（図６４（Ａ）
の構成参照）。以上のように、この発明の第８の実施例
の構成に従えば、動きベクトル探索範囲に応じて変位ベ
クトルの優先順位が変更可能となるように構成したた
め、垂直方向について動きベクトル探索範囲が拡張され
た場合においても、変位ベクトル（０，０）に対する優
先順位を最も高くして動きベクトル検出動作を行なうこ
とが可能となり、最適な動きベクトルを、拡張された動
きベクトル探索範囲においても選択することができる。
【０２４２】［実施例９］図７７は、この発明の第９の
実施例である動きベクトル検出装置の全体の構成を概略
的に示す図である。この図７７に示す構成においては、
フレームを単位として画素を符号化する場合の構成が示
される。図７７において、動きベクトル検出装置は、サ
ーチウィンドウ画素データＰＹとテンプレートブロック
画素データＰＸとを受け、与えられたデータＰＹおよび
ＰＸを、それぞれ所定のタイミングで出力する入力部２
と、入力部２から与えられた画素データに基づいて複数
の予測モード（本実施例では３つ）に従って複数の評価
関数値（差分絶対値）を算出する整数精度演算部１と、
この演算部１から与えられた評価関数値に従って複数の
予測モードそれぞれに対して最適な動きベクトルを決定
する比較部３を含む。整数精度演算部１は、先のたとえ
ば図１等において説明した演算部と同じ構成を備える。
この整数精度演算部１は、ブロック動きベクトル予測モ
ード、奇数フィールドブロック予測モード、および偶数
フィールドブロック予測モードに従って各サーチウィン
ドウブロックの変位ベクトルについての評価関数値を算
出する。比較部３は、この整数精度演算部１から与えら
れた各予測モードに対する評価関数値それぞれの最小値
に対応する変位ベクトルを予測モードそれぞれの動きベ
クトルと決定する。
【０２４３】動きベクトル検出装置は、さらに、比較部
３における最小値検出に応答して、その最小値の評価関
数を与える変位ベクトルにより表現されるサーチエリア
内の領域（予測画像領域）を検出し、この予測画像領域
を水平および垂直両方向に１画素ずつ拡張された分数精
度（１／２画素精度）評価用予測画像領域を格納する分
数精度予測画像メモリ７２２と、整数精度演算部１から
与えられるテンプレートブロック画素データを格納する
テンプレートブロックメモリ７２４を含む。予測画像メ
モリ７２２は、複数の予測モードそれぞれに対する予測
画像領域画素データを格納する。すなわち、予測画像メ
モリ７２２においては、テンプレートブロックおよびサ
ーチウィンドウブロックのサイズが１６行・１６列の画
素であるとき、ブロック予測モードに従って決定された
動きベクトルにより指定されるサーチウィンドウブロッ
クを含む１８行・１８列の画素データを格納する領域
と、奇数フィールドブロック予測モードおよび偶数フィ
ールドブロック予測モードそれぞれに従って決定された
動きベクトルが指定する領域の奇数フィールド画素およ
び偶数フィールド画素それぞれに対応する１６列・８行
を囲む１８列・１０行の予測画像領域の画素データを格
納する領域を備える。
【０２４４】動きベクトル検出装置は、さらに、テンプ
レートブロックメモリ７２４に格納されたテンプレート
ブロック画素データと予測画像メモリ７２２に格納され
たブロック予測モードにより決定された予測画像ブロッ
クに含まれる画素データとを受け、分数精度（１／２画
素精度）で所定の演算処理を行ない分数精度（１／２画
素精度）での各変位ベクトルに対する評価関数値を生成
する１／２画素精度演算部７２６と、テンプレートブロ
ックメモリ７２４に格納されたテンプレートブロック画
素データと予測画像メモリ７２２に格納された奇数フィ
ールドブロック予測モードに対応する予測画像領域の画
素データおよび偶数フィールドブロック予測モードによ
り決定された予測画像領域に含まれる画素データとを受
けてそれぞれ１／２画素精度で所定の演算を行なって評
価関数値を生成する１／２画素精度演算部７３８と、１
／２画素精度演算部７２６から出力される評価関数値の
最小値を求めることによりブロック動きベクトル予測モ
ードによる分数精度での動きベクトルを決定する比較部
７３０と、１／２画素精度演算部７３８からの評価関数
値に従って最小値を検出し、奇数フィールドブロック予
測モードおよび偶数フィールドブロック予測モードそれ
ぞれに対する動きベクトルを検出する比較部７３２を含
む。１／２画素精度演算部７３８は、奇数フィールドブ
ロック予測モードによる動き分数精度での動きベクトル
検出動作と偶数フィールドブロック予測モードに従う動
きベクトル検出動作を時分割的に実行する。この動作に
ついては後に詳細に説明する。動きベクトル検出装置
は、さらに比較部３から出力される複数の予測モードそ
れぞれに従って決定された動きベクトルと比較部７３０
および７３２から与えられる分数精度での複数の予測モ
ードそれぞれに対応する動きベクトルとを受け、ブロッ
ク予測モードに従うブロック動きベクトルＶＢ、奇数フ
ィールドブロック予測モードに従って決定された動きベ
クトルＶｏ、および偶数フィールドブロック予測モード
に従って決定された動きベクトルＶｅを出力する。セレ
クタ７３４が設けられているのは、比較部７３２から時
分割的に奇数フィールドブロック予測モードによる動き
ベクトルＶｏおよび偶数フィールドブロック予測モード
に従う分数精度の動きベクトルが与えられるためであ
る。
【０２４５】図７８に示すように、１／２画素精度での
動きベクトル検出時においては、整数精度演算部１によ
り複数の予測モードそれぞれに対して決定された動きベ
クトルを中心とするその８近傍点の評価関数値を算出す
る。この整数精度での動きベクトル位置の評価関数値を
含む９近傍の評価関数値のうち最小の評価関数値を与え
るベクトルを動きベクトルと決定する。すなわち、評価
点（−１／２，−１／２）、（０，−１／２）、（＋１
／２，−１／２）、（−１／２，０）、（０，０）、
（１／２，０）、（−１／２，１／２）、（０，１／
２）、および（１／２，１／２）の９評価点を用いて動
きベクトル決定動作を行なう。図７９は、この１／２画
素精度で動きベクトル検出操作を行なう際に用いられる
予測画像領域の画素の分布を示す図である。図７９に示
すように、動きベクトルが指定する予測画像領域７４２
から正および負の水平方向ならびに正および負の垂直方
向それぞれに１画素ずつ拡張された領域７４０に含まれ
る画素データが用いられる。この領域７４０に格納され
る画素データ（図７９において○印で示す）から１／２
画素精度での演算精度に用いられるための画素データが
生成される（図７９に×印で示す）。１／２画素精度で
の変位ベクトルの評価関数値算出時においては、図７９
に示す×印で表わされる画素データのみが用いられる。
この×印で示す画素データとテンプレートブロック画素
データとにより図７８に示す変位ベクトルそれぞれに対
する評価関数値が生成される。
【０２４６】ここで、領域７４０は、テンプレートブロ
ックのサイズが１６行・１６列の画素を含む場合、１８
行・１８列の画素を含む。偶数フィールドブロック予測
モードおよび奇数フィールド予測モード時においては、
テンプレートブロックは８行・１６列のサイズを備え
る。したがってこの場合には領域７４０は、１０行・１
６列の画素を含む。図８０は、図７７に示す予測画像メ
モリ７２２の１つの予測画像領域の画素データを格納す
るメモリの構成を示す図である。以下の説明において
は、ブロック予測モードに従って決定された動きベクト
ルに対応する予測画像領域の画素データを格納する記憶
装置の構成および動作について説明する。これは、容易
に偶数フィールド予測モードおよび奇数フィールド予測
モードの予測画像領域の画素データを格納する記憶装置
の構成に適用することができる。
【０２４７】図８０において、予測画像メモリ７２２
は、整数精度演算部１から与えられるサーチウィンドウ
画素データＰＹを所定時間遅延する遅延回路７２１と、
この遅延回路７２１から出力される画素データを格納す
るメモリ７７２と、メモリ７７２のデータの書込および
読出を制御する書込／読出制御回路７７４を含む。メモ
リ７７２の出力ノードＤＯは、図７７に示す１／２画素
精度演算部７２６に接続される。メモリ７７２は、スタ
ティック・ランダム・アクセスメモリであってもよく、
またダイナミック・ランダム・アクセスメモリであって
もよい。ダイナミック・ランダム・アクセス・メモリの
場合、ページモードまたはスタティックコラムモードな
どの高速アクセスモードが用いられる。書込／読出制御
回路７７４は、メモリ７７２への書込アドレスを発生す
る書込アドレス発生回路７８１と、メモリ７７２の読出
アドレスを発生する読出アドレス発生回路７８３と、こ
のメモリ７７２の読出モードおよび書込モードを指定す
る信号を発生する制御回路７８６と、この制御回路７８
６の制御の下に、書込アドレスおよび読出アドレスの一
方を選択してメモリ７７２のアドレス入力ノードＡへ与
えるセレクタ７８４を含む。
【０２４８】書込アドレス発生回路７８１は、図７７に
示す比較部３の出力するラッチ指示信号Ｒφに応答して
書込アドレスを発生する。このラッチ指示信号Ｒφは、
比較部３において、そこに格納されている動きベクトル
候補の評価関数値およびベクトルの更新が行なわれると
きに活性状態とされる（たとえば図６５の比較部に含ま
れる更新制御回路６８８の更新制御信号に対応する）。
このラッチ指示信号Ｒφが活性状態とされたときには、
書込アドレス発生回路７８１の書込アドレスは初期値に
リセットされる。書込アドレス発生回路７８１は、たと
えば０番地から順次書込アドレスをクロック信号φｃｋ
に応答して発生する。このクロックφｃｋは整数精度演
算部１におけるサーチウィンドウ画素データのシフト動
作を行なうために用いられる信号である。読出アドレス
発生回路７８３も、同様に、０番地から順次読出アドレ
スを発生する。セレクタ７８４は、制御回路７８６がデ
ータ書込を指示している場合には、書込アドレス発生回
路７８１からの書込アドレスを選択してメモリ７７２へ
与える。制御回路７８６が、読出モードを指示している
場合には、セレクタ７８４は読出アドレス発生回路７８
３からの読出アドレスを選択してメモリ７７２へ与え
る。
【０２４９】制御回路７８６は、サーチウィンドウ画素
データ転送クロック信号φｃｋに応答してメモリ７７２
へのデータ書込のタイミングおよびデータの読出タイミ
ングを決定する信号を発生する。制御回路７８６は、ま
た、動作モード指示信号φＲＷに応答して、メモリ７７
２の書込動作モードおよび読出動作モードを指定し、か
つメモリ７７２を選択状態とするチップイネーブル信号
（チップセレクト信号）を発生する。制御回路７８６へ
与えられる動作モード指示信号φＲＷは、外部に設けら
れたコントローラから与えられてもよい。また、たとえ
ば比較部３に含まれる変位ベクトル情報生成用のカウン
タがカウントアップを行なったときにカウントアップ信
号を発生し、このカウントアップ信号を動作モード指定
信号φＲＷとして利用してもよい。比較部３に含まれる
変位ベクトル情報生成のためのカウンタのカウント値が
所定のカウント値に達するまでは１つのテンプレートブ
ロックに対する評価関数値の導出が持続的に実行されて
いるためである。動きベクトル検出動作期間中は、メモ
リ７７２への書込動作を行ない、１つのテンプレートブ
ロックについての動きベクトルが決定したとき、整数精
度演算部においては新たなテンプレートブロック画素デ
ータが格納されるため、これと並行して次のテンプレー
トブロックに対するサーチウィンドウの画素データが格
納されるため（１つのテンプレートブロックについての
評価関数値のみが生成される場合）、このとき並行して
メモリ７７２から画素データを読出す構成とすれば、整
数精度演算部への所望のデータロード時にこの予測画像
メモリ７２２から予測画像領域のデータを読出すことが
できる。次に動作について説明する。
【０２５０】今、図８１に示すように、サーチウィンド
ウが、４８画素行・１６列画素の大きさを備え、マクロ
ブロック（テンプレートブロックおよびサーチウィンド
ウブロック）が１６画素行・１６画素列の大きさを備え
る場合を考える。サーチウィンドウブロック７４２につ
いて評価関数値算出動作が行なわれているとする。この
サーチウィンドウブロック７４２に対する分数精度の動
きベクトルを求めるために必要とされる領域は、この領
域７４２を含む１８画素・１８画素の領域７４８であ
る。ここでは、ブロック予測モードに従った動きベクト
ル検出動作について説明する。領域７４８は、サーチウ
ィンドウ画素データＰ０〜Ｐ３２５を含む。図８２に示
すように、サーチウィンドウデータ転送用クロック信号
φｃｋは、サーチウィンドウ画素データの各転送時に発
生される。クロック信号φｃｋが１つ発生されると、サ
ーチウィンドウ画素データが、１画素分シフトアウトさ
れる。サーチウィンドウブロック７４２に対する評価関
数値算出動作時においては、図８０に示す遅延回路７２
１の出力データは、画素Ｐ０に対応するデータである。
ここで、遅延回路７２１は、サーチウィンドウ７４０ａ
の１列の画素転送に要する時間に等しい遅延時間を与え
る。サーチウィンドウブロック７４２の評価関数値がそ
れまでに得られている評価関数値のうちで最小である場
合には、比較部からラッチ指示信号Ｒφ（評価関数値更
新指示信号）が発生される（活性状態とされる）。この
ラッチ指示信号Ｒφに応答して、図８０に示す書込アド
レス発生回路の書込アドレスが初期値０にリセットされ
る。このリセットされた初期値０のアドレスに画素デー
タＰ０が書込まれる。以降、信号Ｒφが活性状態とされ
ない限り、連続して１８画素のデータ、すなわちＰ１…
Ｐ１７がメモリ７７２のアドレス１〜１７の位置に格納
される。次に、不要データの書込を禁止するために、書
込アドレス発生回路７８１は、３０クロック期間、すな
わち、３０φｃｋの期間休止状態となり、メモリ７７２
は書込禁止状態となる。この書込禁止の休止期間は、制
御回路７８６が、活性状態のラッチ指示信号Ｒφが与え
られてから１８回クロック信号φｃｋをカウントした後
３０φｃｋ期間メモリ７７２を非選択状態とする構成が
利用される。ただしこの間においては、ラッチ指示信号
Ｒφは活性状態とされていないものとする。このいずれ
かの期間においてラッチ指示信号Ｒφが活性状態とされ
た場合には、先に説明したように、書込アドレス発生回
路７８１の書込アドレスは初期値０にリセットされる。
【０２５１】３０クロック期間（３０φｃｋサイクル期
間）が経過すると、再び書込アドレス発生回路７８１が
書込アドレスを発生する。このときの書込アドレスは、
アドレス１８であり、このアドレス１８の位置に画素デ
ータＰ１８が格納される。この画素データＰ１８が遅延
回路７２１（図８０参照）から与えられる場合には、サ
ーチウィンドウ７４０ａが、次の列のサーチウィンドウ
７４０ｂに移行している。テンプレートブロック変更時
には、サーチエリアは、１マクロブロックサイズ（１６
列）正の水平方向へシフトする。したがって、動きベク
トルを与えるマクロブロックがサーチエリアの境界に接
している場合においても、分数精度の動きベクトル検出
に必要な画素データはすべて得ることができる。この場
合、後に説明するようにサーチエリア外部の画素データ
は無視される構成が利用されてもよい。また、テンプレ
ートブロック変更時においては、同様サーチウィンドウ
画素データがシフトアウトされる。このとき、メモリ７
７２への書込動作を禁止しておけば、次のテンプレート
ブロックの最初の変位ベクトル動作検出完了後、遅延回
路７２１からは、サーチエリアの１列前の先頭の画素デ
ータが出力される。したがって、特に遅延回路７２１に
おいては、その内容をテンプレートブロック更新時にリ
セットする必要なく、整数精度演算部から出力されるサ
ーチウィンドウ画素データをそのまま利用することがで
きる。
【０２５２】上述の一連の動作により、メモリ７７２に
は、常に、動きベクトル候補となる変位ベクトルに対応
するサーチウィンドウブロックの画素データのみが格納
される。奇数フィールド画素データおよび偶数フィール
ド画素データを格納する場合には、同様の構成を用い
て、図８３に示すように、クロック信号信号φｃｋの１
サイクルおきにクロック信号φｃｋａおよびφｃｋｂが
発生されて、それぞれが奇数フィールド画素データおよ
び偶数フィールド画素データを書込むためのクロック信
号として利用されればよい。偶数フィールド用書込アド
レス発生回路と奇数フィールド画素データのための書込
アドレス発生回路へは、それぞれ、奇数フィールド予測
モードに従って動きベクトル検出動作を行なう比較部か
らのリセット信号Ｒφが与えられ、また偶数フィールド
予測モードに従って動きベクトル検出を行なう比較部か
らリセット信号Ｒφが与えられる。この構成により、複
数の予測モードそれぞれに従って所望の分数精度での動
きベクトル検出に必要な画素データを格納することがで
きる。
【０２５３】テンプレートブロックメモリ７２４へは、
整数精度演算部１からそのテンプレートブロック画素デ
ータ更新時に順次出力されるテンプレートブロック画素
データが順次格納される。図８４は、図７７に示す１／
２画素精度演算部７２６および７３８の構成の一例を示
す図である。図８４においては、１／２画素精度演算部
７２６および７３８が同じ構成を備えるため、１／２画
素精度演算部７２６の構成のみを示す。図８４におい
て、１／２画素精度演算部７２６は、予測画像メモリ７
２２から与えられるサーチウィンドウ画素データを受け
て分数精度の評価値算出に必要とされる予測画像を生成
する分数精度予測画像生成回路８０２と、分数精度予測
画像生成回路８０２で生成された予測画像の画素データ
とテンプレートブロックメモリ７２４から与えられるテ
ンプレートブロック画素データＰＸとの差分絶対値和を
求める差分絶対値和回路８０４と、差分絶対値和回路８
０４の出力値のうち最小の差分絶対値和を与える変位ベ
クトルを検出する比較部８０６を含む。
【０２５４】分数精度予測画像生成回路８０２は、複数
の予測画像データを並列に生成する。この構成について
は後に詳細に説明する。差分絶対値和回路８０４も、ま
た、動きベクトル候補となる変位ベクトルに対する評価
値を並列態様で生成する。比較部８０６は、差分絶対値
和回路８０４から与えられる複数の差分絶対値和と図７
７に示す比較部３における整数精度での動きベクトルの
評価関数値のうち最小の値に対応する変位ベクトルを動
きベクトルと決定する。次に、この図８４に示す各回路
の具体的構成について説明する。１／２画素精度での動
きベクトル検出のためには、図８５に示すように、着目
画素Ｐに対し、その８近傍Ｑ１〜Ｑ４およびＱ６〜Ｑ９
の画素データを補間により求める必要がある。サーチウ
ィンドウ画素データをＰ１〜Ｐ９とし、この水平方向隣
接列画素間の転送期間をＴｈとし、隣接行間における遅
延時間をＨｖ（１８Ｔｈ：分数精度におけるサーチウィ
ンドウブロックサイズが１８画素×１８画素の場合）と
する。分数１／２画素精度演算部７２６および７３８に
対しては、図８５に示す画素Ｐ１〜Ｐ９に対応するデー
タが与えられ、内部で補間データＱ１〜Ｑ９が生成され
る。
【０２５５】図８６は、図７７に示す１／２画素精度演
算部の具体的構成を示す。１／２画素精度演算部７２６
（または７３８）は、与えられたサーチウィンドウ画素
データを１Ｈｖ期間遅延する遅延回路８３５ａと、この
遅延回路８３５ａの出力するデータをさらに１Ｈｖ期間
遅延する遅延回路８３５ｂを含む。この２段の縦続接続
された遅延回路８３５ａおよび８３５ｂにより、図８５
に示す各行に対応するデータを発生する経路が形成され
る。１／２画素精度演算部７２６（または７３８）は、
さらに、入力サーチウィンドウ画素データＰを１Ｔｈ期
間遅延する遅延回路８３６ａと、この遅延回路８３６ａ
の出力データをさらに１Ｔｈ期間遅延する遅延回路８３
６ｄと、１Ｈｖ遅延回路８３５ａの出力データを１Ｔｈ
期間遅延する遅延回路８３６ｂと、遅延回路８３６の出
力データを１Ｔｈ期間遅延する遅延回路８３６ｅと、１
Ｈｖ遅延回路８３５ｂの出力データを１Ｔｈ期間遅延す
る遅延回路８３６ｃと、遅延回路８３６ｃの出力データ
を１Ｔｈ期間さらに遅延する遅延回路８３６ｆを含む。
これらの１Ｔｈ遅延回路３６ａ〜８３６ｆにより、補間
に必要とされるサーチウィンドウ画素データが生成され
る。
【０２５６】１／２画素精度演算部７２６（または７３
８）は、さらに、入力サーチウィンドウ画素データＰと
１Ｔｈ遅延回路８３６ａの出力データを加算しかつ係数
（１／２）を乗算する加算シフト回路８３０ａを含む。
加算シフト回路８３０ａは、係数（１／２）の乗算を、
１ビット下位方向への画素データビットのシフト動作に
より実現する。この１／２画素精度演算部７２６（また
は７３８）は、さらに、１Ｔｈ遅延回路８３６ａの出力
データと１Ｔｈ遅延回路８３６ｅの出力データに対し加
算シフト動作を実行する加算シフト回路８３０ｂと、１
Ｔｈ遅延回路８３６ｂの出力データと１Ｔｈ遅延回路８
３６ｅの出力データとに対し加算シフト動作を実行する
加算シフト回路８３６ｃと、１Ｔｈ遅延回路８３５ａの
出力データと１Ｔｈ遅延回路８３６ｂの出力データとに
対し加算シフト動作を実行する加算シフト回路８３０ｄ
と、１Ｔｈ遅延回路８３５ｂの出力データと１Ｔｈ遅延
回路８３６ｃの出力データとに対し加算シフト動作を実
行する加算シフト回路８３０ｅと、１Ｔｈ遅延回路８３
５ｃの出力データと１Ｔｈ遅延回路８３６ｆの出力デー
タとに対し加算シフト動作を実行する加算シフト回路８
３０ｆとを含む。これらの加算シフト回路８３０ａ〜８
３０ｆにより、４画素間の補間データを生成するための
データが生成される。
【０２５７】１／２画素精度演算部７２６（または７３
８）は、さらに、加算シフト回路８３０ａの出力データ
と加算シフト回路８３０ｄの出力データとに対し加算シ
フト動作を実行する加算シフト回路８３０ｇと、１Ｔｈ
遅延回路８３６ａの出力データと１Ｔｈ遅延回路８３６
ｂの出力データとに対し加算シフト動作を実行する加算
シフト回路８３０ｈと、加算シフト回路８３０ｂの出力
データと加算シフト回路８３０ｃの出力データとに対し
加算シフト動作を実行する加算シフト回路８３０ｉと、
１Ｔｈ遅延回路８３６ｂの出力データと１Ｔｈ遅延回路
８３５ａの出力データとに対し加算シフト動作を実行す
る加算シフト回路８３０ｊと、１Ｔｈ遅延回路８３６ｅ
の出力データと１Ｔｈ遅延回路８３６ｂの出力データと
に対し加算シフト動作を実行する加算シフト回路８３０
ｋと、加算シフト回路８３０ｄの出力データと加算シフ
ト回路８３０ｅの出力データとに対し加算シフト動作を
実行する加算シフト回路８３０ｌと、１Ｔｈ遅延回路８
３６ｂの出力データと１Ｔｈ遅延回路８３６ｃの出力デ
ータとに対し加算シフト動作を実行する加算シフト回路
８３０ｍと、加算シフト回路８３０ｃの出力データと加
算シフト回路８３０ｆの出力データとに対し加算シフト
動作を実行する加算シフト回路８３０ｎとを含む。これ
ら加算シフト回路８３０ｇないし８３０ｎから、図８５
に示す補間画素データＱ９〜Ｑ６およびＱ４〜Ｑ１の位
置にある画素データが生成される。
【０２５８】差分絶対値和回路８０４は、加算シフト回
路８３０ｇ〜８３０ｌの出力Ｑ９〜Ｑ６およびＱ４〜Ｑ
１とテンプレートブロック画素データＡとを受け、与え
られた信号の差分絶対値和を求める差分絶対値和回路８
０４ａ〜８０４ｈを含む。サーチウィンドウブロック画
素データＰとテンプレートブロック画素データＡとは真
裏の状態の関係にある。差分絶対値和回路８０４ａ〜８
０４ｈはそれぞれ変位ベクトル（分数精度での）に対応
しており、それぞれ固有のコードが付されている。比較
部８０６へ、また整数精度での検出された動きベクトル
に対応する評価関数値ｅｖｍが与えられる。比較部８０
６は、この差分絶対値和回路８０４ａ〜８０４ｈの出力
および評価関数値ｅｖｍを受けて、最小の値を与える差
分絶対値和を検出し、この最小の差分絶対値和に対応す
る変位ベクトルを分数精度での動きベクトルと決定す
る。
【０２５９】図８６に示す構成において、差分絶対値和
回路が、１または４つだけ設けられ、時分割的に活性化
されて加算シフト回路８３０ｇ〜８３０ｎの出力データ
が順次加算および累算される構成が利用されてもよい。
また、上述の構成においては、１／２画素精度で動きベ
クトルを検出している。１／４画素精度などのより細か
な分数精度の動きベクトルを検出する構成が利用されて
もよい。また、評価点は９点であるが、さらに多くの評
価点が利用される構成が用いられてもよい。図８７は、
この発明の第９の実施例における動きベクトル検出装置
の動作シーケンスを示す図であり、横軸に時間を示す。
整数精度演算部１および比較部３においてＮ番目のブロ
ック（テンプレートブロック）についての処理を行な
い、動きベクトル検出動作が行なわれる。このテンプレ
ートブロックＮの整数精度での検出された動きベクトル
に従って、１／２画素精度での動きベクトル検出が行な
われる。テンプレートブロックＮについてのフレームの
分数精度での動きベクトル検出動作が行なわれ、これと
並行してテンプレートブロックＮ（サブテンプレートブ
ロック）の奇数フィールドについての分数精度での動き
ベクトル検出が行われる。奇数フィールドの分数精度で
の動きベクトル検出が完了すると、次いでこのブロック
Ｎの偶数フィールドの動きベクトルが分数精度で検出さ
れる。
【０２６０】一方、整数精度演算部１においては、次の
テンプレートブロックＮ＋１についての整数精度での動
きベクトル検出動作が実行される。このブロックＮ＋１
についての動きベクトル検出動作が完了すると、再びブ
ロックＮ＋１についてのフレームおよび奇数フィールド
についての分数精度での動きベクトル検出動作が実行さ
れる。奇数フィールドの分数精度での動きベクトル検出
が完了すると、偶数フィールドについての分数精度での
動きベクトル検出動作が実行される。上述のように整数
精度演算部１の動作と１／２画素精度演算部７２６およ
び７３８の動作をパイプライン化することにより整数精
度演算部１の動作と１／２画素精度演算部７２６および
７３８の演算動作を互いに時間的に切離して実行するこ
とができ、演算操作に対するタイミング要件に余裕を持
って、分数精度での動きベクトル検出を実行することが
できる。また、この場合においても、整数精度演算部１
と、１／２画素精度演算部７２６および７３８とは互い
に並列に動作しており、高速で分数精度での動きベクト
ル検出を行なうことができる。
【０２６１】なお、整数精度演算部１における整数精度
での動きベクトル検出動作時においては、サーチウィン
ドウ画素データがそこから出力される。この場合、１／
２画素精度演算部７３８が評価関数値算出動作を行なっ
ているときに、予測画像メモリ７２２のサーチウィンド
ウ画素データが整数精度演算部１から与えられるサーチ
ウィンドウ画素データにより書替えられることが考えら
れる。この場合、整数精度演算部１と予測画像メモリ７
２２との間にバッファメモリを設けておけば、予測画像
メモリ７２２の格納データが１／２画素精度演算部７３
８において利用されているときに、整数精度演算部１か
ら与えられるサーチウィンドウ画素データによりこの予
測画像メモリ７２２の格納画素データが書替えるられる
のが防止され、確実に分数精度での演算操作を行なうこ
とができる。またこのようなバッファを設けておけば、
整数精度での演算と分数精度での演算とのタイミング条
件を緩和することができ、余裕を持って整数精度の演算
および分数精度の演算をそれぞれ並列態様で実行するこ
とができる。
【０２６２】なお、上述の実施例においては、予測モー
ドとしてはブロック予測モード、偶数フィールド予測モ
ードおよび奇数フィールド予測モードを想定している。
しかしながら、フィールド単位での画素の符号化が行な
われる場合、ブロック予測モード、上半分予測モードお
よび下半分予測モードに従って動きベクトルを検出する
ことができ、このような予測モードに対してもこの第９
の実施例の構成はそのまま利用することができる。上半
分ブロック予測モードおよび下半分ブロック予測モード
に対する画素データの予測画像メモリへのデータの書込
の期間が変更を受けるだけである。以上のように、この
発明の第９の実施例の構成に従えば、整数精度演算部か
ら与えられるテンプレートブロック画素データおよびサ
ーチウィンドウ画素データを用いて分数精度での動きベ
クトル検出を行なうように構成しているため、複数の予
測モードそれぞれに対して分数精度での動きベクトルを
行なうことができ、より最適な動きベクトルを選択する
ことができ、精度の高い動きベクトル検出を行なうこと
ができる。
【０２６３】［実施例１０］図８８は、現画面を５×５
の２５個のマクロブロック（テンプレートブロック）Ｍ
Ｂ（０，０）〜ＭＢ（４，４）に分割した際のテンプレ
ートブロックの位置を示す図である。テンプレートブロ
ックの位置を、符号ＭＢの下に、左上のテンプレートブ
ロックを原点として水平および垂直方向に正の方向に沿
ったベクトルで示す。テンプレートブロックＭＢ（０，
０）〜ＭＢ（４，４）はそれぞれ１６画素行・１６画素
列の構成を備える。動きベクトル検出動作時において
は、現画面画像のテンプレートブロックすべてについて
動きベクトル検出が行なわれる。各テンプレートブロッ
クについて動きベクトル探索範囲は同じに設定される。
この場合、たとえば図８９に示すように、テンプレート
ブロックＭＢ（０，０）に対しては、その破線で囲む領
域１０には、サーチウィンドウ画素が存在しない。した
がってこの領域８１０に含まれる画素を対象とする動き
ベクトル検出動作は禁止する必要がある。以下にこの発
明の第１０の実施例である、動きベクトル探索範囲を限
定する方法および構成について説明する。
【０２６４】図９０は、処理単位として利用される探索
範囲の構成を示す図である。単位探索範囲は、水平方向
１６変位、垂直方向３３変位に設定される。この単位探
索範囲における動きベクトル評価関数値算出に必要とさ
れるサイクルは１処理時間Ｔ（３３・１６＝７６８サイ
クル）である。この単位探索範囲において、全禁止信号
Ｉａｌが与えられたとき、その探索範囲における変位ベ
クトルの評価が禁止される（水平方向および垂直方向い
ずれについても）。図９１（Ａ）に示すように、上半分
禁止信号Ｉｕｐｈが活性状態とされたとき、単位探索範
囲８１２における上半分の領域、すなわち垂直方向のベ
クトル（Ｖベクトル）が−の値（−１〜−１６）の領域
における変位ベクトル評価が禁止される。また下半分禁
止信号Ｉｌｗｈが活性状態とされたとき、単位探索範囲
８１２における下半分の領域８１２ｌ、すなわち垂直方
向変位が１〜＋１６の正の領域における評価が禁止され
る。
【０２６５】図９１（Ｂ）に示すように、１／２画素精
度の評価時においては、上半分禁止信号Ｉｕｐｈが与え
られたとき、その垂直方向のベクトル−１／２を有する
変位ベクトルが探索範囲から除外される。同様、下半分
禁止信号Ｉｎｗｈが活性状態とされたとき、１／２画素
精度動きベクトル評価時において、垂直方向変位ベクト
ルが＋１／２の領域は評価対象から排除される。図９２
に示すように、左半分禁止信号Ｉｌｆｈが与えられたと
き、整数精度での動きベクトル評価時においては、この
単位探索範囲における変位ベクトルの評価はすべて行な
われる。しかしながら、１／２画素精度での動きベクト
ル算出時において、整数精度での動きベクトルがこの単
位探索範囲８１２の一番左端の領域８１２ｌに存在する
場合、水平方向−１／２のベクトル成分（Ｈベクトル）
を有する変位ベクトルの評価が除外される。
【０２６６】垂直成分−１／２を生成するための画素は
この探索範囲領域８１２の外部に存在し、所望の補間画
素データを生成することができないためである。同様、
図９３に示すように、右半分禁止信号Ｉｒｔｈが活性状
態とされたとき、探索範囲８１２において水平方向につ
いて左端の領域８１２ｒのベクトルのみを評価対象とし
て動きベクトル検出を行なう。領域８１２ｒのベクトル
が最適ベクトルすなわち動きベクトルとして選択された
場合、分数精度（１／２画素精度）演算部において水平
正方向の分数精度ベクトル（１／２画素精度ベクトル）
は評価対象から除外される。５種類の禁止信号Ｉａｌ、
Ｉｕｐｈ、Ｉｌｗｈ、ＩｌｆｈおよびＩｒｔｈを用いる
ことにより、１つのテンプレートブロックについての動
きベクトル探索範囲を正確な画素データのみが存在する
領域に設定することができる。次に、動きベクトル探索
範囲制限の具体的動作について説明する。
【０２６７】まず、水平方向１６変位、垂直方向３３変
位の範囲を単位探索範囲とする。整数精度演算部の構成
は第４の実施例の場合と同様とする。すなわち１６行・
１６列に配置された要素プロセッサと、各々が３２画素
のデータを格納するデータバッファ列とを用いて整数精
度での動きベクトル探索動作を行なう。この場合、処理
単位時間Ｔは、１６×（１６＋３２）＝７６８サイクル
である。今、水平方向探索範囲を上述のごとく−１６〜
＋１５．５、垂直方向探索範囲を−１６〜＋１６とす
る。この場合、整数精度変位ベクトルは水平方向成分Ｈ
として−１６〜＋１５を含み、これらの整数精度変位ベ
クトルに対する評価には、２処理単位時間、２Ｔ必要と
される。また、このとき、分数精度演算部は、１／２画
素精度で動きベクトル検出動作を行なうものとする。
【０２６８】今、図８８に示す現画面左上端のテンプレ
ートブロックＭＢ（０，０）に対する動きベクトル検出
を行なう場合を考える。この場合、テンプレートブロッ
クＭＢ（０，０）の左側および上側領域には画素は存在
しない。したがってこれらの領域に対する動きベクトル
評価を以下の様にして排除する。図９４に示すように、
最初の処理単位時間Ｔにおいて、水平方向−１６〜−１
の範囲において動きベクトル探索が行なわれる。この処
理時間内においては、図９５（Ａ）に示すように、領域
８１５には、画素データが存在しないため、この領域８
１５における動きベクトル探索動作は禁止される。すな
わち、全禁止信号が発生され、領域８１５における変位
ベクトルの評価が禁止される。次の処理単位時間Ｔにお
いては、水平方向変位０〜＋１５の領域における変位ベ
クトルの評価が行なわれる。この場合、図９５（Ｂ）に
示すように、領域８１６において、垂直方向の変位が−
１〜−１６の領域８１７ａには画素は存在しない。した
がってこの場合にはまず、領域８１７ａにおける変位ベ
クトルが評価対象から除外される。また、１／２画素精
度での動きベクトル検出を行なう場合、領域８１７ｂに
おける画素のみを用いる必要がある。したがって、１／
２画素精度での予測画像作成時において、水平方向変位
が−１／２の変位ベクトルに対しては画素データが存在
しないため、この領域に対する分数精度での変位ベクト
ル評価は禁止される。したがって、このときには、左禁
止信号が活性状態とされる。これにより、全探索範囲に
おいて、現画面内に存在する画素データのみを用いて動
きベクトル検出を行なうことができる。
【０２６９】図９６は、テンプレートブロックＭＢ
（０，０）に対する分数精度（１／２画素精度）での動
きベクトル探索時の動作を示すフロー図である。まず、
整数精度での動きベクトル（Ｈ，Ｖ）が検出される（ス
テップＳ１）、次いで、ステップＳ２およびＳ３におい
て、この動きベクトル（Ｈ，Ｖ）の水平成分ＨおよびＶ
が０であるか否かの判別が行なわれる。ステップＳ２に
おいて、整数精度動きベクトルの水平成分Ｈが０である
と判定されたとき、左禁止信号が与えられているため、
ステップＳ４において、分数精度予測時において、水平
方向負成分（水平方向−１／２）の変位ベクトルは評価
対象から除外される。一方、ステップＳ３において、垂
直成分Ｖが０であると判定されたとき、現画面の最上端
部のマクロブロックを中心として分数精度予測画像が生
成されるため、このとき現画面に含まれない画素を含む
垂直方向負成分（−１／２）の変位ベクトルは、評価対
象から除外される（ステップＳ５）。水平成分Ｈおよび
垂直成分Ｖがともに０でない場合には、整数精度の動き
ベクトルを中心として分数精度の変位ベクトルすべてが
評価対象とされる（ステップＳ６）。
【０２７０】現画面上端のブロックをテンプレートブロ
ックＭＢ（１，０）、ＭＢ（２，０）、およびＭＢ
（３，０）に対しては、垂直成分Ｖが負の変位ベクトル
に対する評価が禁止される。したがって、図９７に示す
ように、全評価期間において、上禁止信号のみが活性状
態とされる。現画面の上右端のテンプレートブロックＭ
Ｂ（４，０）に対しては、図９８（Ａ）に示すように、
最初の処理単位時間において、上禁止信号が活性状態と
される。この状態においては、図９８（Ｂ）に示すよう
に、最初の探索領域８１５において、上半分の領域８１
７ｃ（垂直方向変位が負の領域）における動きベクトル
探索動作が禁止される。次の処理単位時間においては、
上禁止信号および右禁止信号がともに活性状態とされ
る。この状態においては、図９８（Ｃ）に示すように、
次の探索領域８１６において、上半分領域８１７ａにお
ける変位ベクトルの評価が禁止される。下側の領域（垂
直成分Ｖが０以上の領域）８１７ｂにおいては、この領
域８１７ｂの左端の領域に存在する変位ベクトルに対し
てのみ評価が行なわれる。すなわち、Ｈ＝０かつＶ≧０
の変位ベクトル（Ｈ，Ｖ）に対する評価動作のみが行な
われる。これにより、テンプレートブロックＭＢ（４，
０）に対する整数精度での、画面画像画素データのみを
用いた動きベクトルが決定される。次いで、この決定さ
れた整数精度の動きベクトルに従って、分数精度での動
きベクトルが決定される。この分数精度での動きベクト
ル検出動作は、図９９に示す処理ステップを含む。
【０２７１】図９９のステップＳ２０〜Ｓ２２に示すよ
うに、最初の処理単位時間において、垂直方向の変位ベ
クトルを除外して動きベクトル探索が行なわれ、次の処
理単位時間において、水平成分Ｈが０でありかつ垂直成
分Ｖが０以上の変位ベクトルに対する評価が行なわれ
る。このステップＳ２０およびＳ２２により、整数精度
での動きベクトル（Ｈ，Ｖ）が決定される（Ｓ２２）。
次いで分数精度での動きベクトル検出が行なわれる。ス
テップＳ２３およびＳ２４において、この整数精度の動
きベクトル（Ｈ，Ｖ）の水平成分Ｈおよび垂直成分Ｖが
０に等しいか否かの判定が行なわれる。ステップＳ２３
において、水平成分Ｈが０であると判定された場合、現
画面右端に位置するサーチウィンドウブロックを予測画
像として用いる必要がある。この場合、正の分数精度の
水平成分すなわち、水平成分＋１／２の変位ベクトルを
除外して分数精度での動きベクトルの探索が行なわれる
（ステップＳ２５）。一方、垂直成分Ｖが０であると判
定された場合、Ｖ＝−１の動きベクトルに対応する画素
は現画面に含まれていないため、分数精度で負の垂直成
分（−１／２）の変位ベクトルを除外して分数精度での
動きベクトルの探索が行なわれる。水平成分Ｈおよび垂
直成分Ｖがともに０の場合には、ステップＳ２５および
Ｓ２６の動作がともに行なわれる。整数精度動きベクト
ル（Ｈ，Ｖ）の水平成分Ｈおよび垂直成分Ｖがともに０
と異なる場合には、整数精度の動きベクトル（Ｈ，Ｖ）
を中心として、分数精度の全探索範囲において動きベク
トルの探索が行なわれる（ステップＳ２７）。
【０２７２】現画面左端のテンプレートブロックＭＢ
（０，１）、ＭＢ（０，２）、およびＭＢ（０，３）に
対しては、最初の処理単位時間においては、全禁止信号
が活性状態とされ、水平方向変位−１６〜−１の領域に
おける変位ベクトルは評価対象から除外される。次の処
理単位時間においては、左禁止信号が活性状態とされ
る。整数精度での動きベクトル探索時においては、水平
方向変位０〜＋１５におけるすべての変位ベクトルに対
する評価が行なわれる。分数精度での動きベクトル検出
時の動作時には、図９６に示すステップＳ２、Ｓ４、お
よびＳ６が行なわれる。現画面の中央部のテンプレート
ブロックＭＢ（ｉ，ｊ（ｉ≠０，ｊ≠０））に対して
は、図１０１に示すように、２処理単位時間の間、探索
範囲におけるすべての変位ベクトルに対する評価が行な
われる。
【０２７３】現画面の右端のテンプレートブロックＭＢ
（４，１）、ＭＢ（４，２）、およびＭＢ（４，３）に
対しては、図１０２に示すように、最初の処理単位時間
Ｔにおいては、探索範囲のすべての変位ベクトルに対す
る評価関数値が生成される。次の処理単位時間において
は、右禁止信号のみが活性状態とされる。すなわち、水
平方向変位０の変位ベクトルのみが評価対象とされて動
きベクトル探索が行なわれる。この右端のテンプレート
ブロックに分数精度での動きベクトル探索動作では、図
９９に示すステップＳ２３、Ｓ２５およびＳ２７の処理
が実行される。現画面の下左端のテンプレートブロック
ＭＢ（０，４）に対しては、図１０３に示すように、最
初の処理単位時間においては、全禁止信号が活性状態と
される。この状態においては、図１０３（Ｂ）に示すよ
うに、最初の探索領域８１５における変位ベクトルがす
べて評価対象から除外される。
【０２７４】次の処理単位時間においては、下禁止信号
および左禁止信号がともに活性状態とされる。この状態
においては、図１０３（Ｃ）に示すように、探索領域８
１６における下半分の領域（Ｂ＝１〜１６）８１７ｄに
おける変位ベクトルが評価対象から除外される。すなわ
ち、領域８１７ｅにおける変位ベクトルのみを用いてテ
ンプレートブロックＭＢ（０，４）の動きベクトル探索
が行なわれる。図１０４は、このテンプレートブロック
ＭＢ（０，４）の分数精度での動きベクトル探索動作を
示すフロー図である。すなわち、図１０４のステップＳ
３０に示すように、水平成分０以上および垂直成分０以
下の範囲の領域で整数精度での動きベクトル探索が行な
われ、その探索結果に従って整数精度での動きベクトル
が決定される（ステップＳ３１）。この整数精度で決定
された動きベクトル（Ｈ，Ｖ）に従って、水平成分Ｈお
よび垂直成分Ｖが０であるか否かの判定が行なわれる
（ステップＳ３２およびＳ３３）。ステップＳ３２にお
いて、水平成分Ｈが０であると判定されたとき、水平方
向の分数精度で負のベクトルをすべて除外して変位ベク
トルの評価が行なわれる（ステップＳ３４）。一方、垂
直成分Ｖが０であるとステップＳ３３において判定され
たとき、分数精度で、垂直方向正の変位ベクトルを除外
して、分数精度で変位ベクトルの評価が行なわれる（ス
テップＳ３５）。整数精度の動きベクトル（Ｈ，Ｖ）の
水平成分Ｈおよび垂直成分Ｖがともに０でないと判定さ
れた場合には、この分数精度での探索範囲内のすべての
変位ベクトルがすべて評価対象とされる（ステップＳ３
６）。
【０２７５】現画面下端のテンプレートブロックＭＢ
（１，４）、ＭＢ（２，４）、およびＭＢ（３，４）に
対しては図１０５に示すように、処理時間全体にわたっ
て下禁止信号が活性状態とされる。この下禁止信号活性
時における整数精度ゼロ動きベクトル探索時においては
垂直成分Ｖが０以下の範囲で動きベクトル探索が行なわ
れる。分数精度での動きベクトル探索時においては、図
１０４に示すステップＳ３３、Ｓ３５およびＳ３６に示
す処理動作が実行される。現画面下右端のテンプレート
ブロックＭＢ（４，４）に対しては、図１０６（Ａ）に
示すように、最初の処理単位時間Ｔにおいては下禁止信
号が活性状態とされる。この状態においては、図１０６
（Ｂ）に示すように最小探索領域８１５における下半分
の領域（Ｂ＝１〜１６）８１７ｆにおける変位ベクトル
が評価対象から除外される。次の処理単位時間において
は、図１０６（Ａ）に示すように、下禁止信号および右
禁止信号がともに活性状態とされる。この状態において
は、図１０６（Ｃ）に示すように、後半の探索領域８１
６における水平成分Ｈが０の領域８１７ｇに含まれる変
位ベクトルのみが評価対象とされる。下禁止信号活性化
時および右禁止信号活性化時における分数精度での動き
ベクトル検出時の動作は、先ＮＯテップＳ３３、Ｓ３５
およびＳ３６の処理動作、ならびにステップＳ２３、Ｓ
２５およびＳ２７の処理動作と同じである。
【０２７６】上述のような処理されるべきテンプレート
ブロックの位置に応じて禁止信号を選択的に活性状態と
することにより現画面画像に含まれる画素データのみを
用いて動きベクトルを決定することができ、精度の高い
動きベクトルを検出することができ、正確な予測画像を
生成することができる。なお上述の説明においては、明
確に示していないが、整数精度による動きベクトル検出
時においては、複数の予測モードそれぞれに従って動き
ベクトルが決定される。したがって、分数精度での動き
ベクトル検出時においても、複数の予測モードそれぞれ
に従って決定された動きベクトルの水平成分および垂直
成分の値とそのときの活性状態とされている禁止信号の
組合わせに従って、複数の予測ベクトルそれぞれに対し
て分数精度での動きベクトル探索範囲が決定される。
【０２７７】図１０７は、この発明の第１０の実施例に
従う動きベクトル検出装置の全体の構成を概略的に示す
図である。図１０７において、動きベクトル検出装置
は、参照画像画素データを格納する参照画像メモリ８２
０と、現画面画像画素データを格納する現画像メモリ８
２１と、参照画像メモリ８２０からのサーチウィンドウ
画素データＰＹおよび現画像メモリ８２１からテンプレ
ートブロック画素データＰＸを受けて整数精度で動きベ
クトルを検出する整数精度動きベクトル検出部８３０
と、整数精度動きベクトル検出部８３０から与えられる
サーチウィンドウ画素データＰＹ、テンプレート画素デ
ータＰＸ、整数精度動きベクトルデータＭＶＩ、および
この整数精度動きベクトルＭＶＩの評価関数値ｅｖｍを
受けて分数精度で動きベクトルを検出する分数精度動き
ベクトル検出部８３２を含む。図１０７においては、図
面を簡略化するために、１つの予測モードに従って決定
される動きベクトルのみを代表的に示す。複数の予測モ
ードそれぞれに従って整数精度および分数精度での動き
ベクトルが検出される。分数精度動きベクトル検出部８
３２からの分数精度動きベクトルはベクトルＭＶＦで代
表的に示される。
【０２７８】動きベクトル検出装置は、さらに、参照画
像メモリ８２０および現画像メモリ８２１の読出アドレ
スを発生するとともにこれらのメモリ８２０および８２
１における画素データ読出動作を制御する読出制御回路
８３８と、この読出制御回路８３８に含まれる現画像メ
モリ８２１に対する読出アドレス、すなわちテンプレー
トブロック画素位置情報を受けて動きベクトル探索範囲
を設定する探索範囲設定部８３４と、探索範囲設定部８
３４からの動きベクトル探索範囲情報に従って整数精度
動きベクトル検出部８３０および分数精度動きベクトル
検出部８３２における動きベクトル探索動作、すなわち
変位ベクトル評価動作を制御する探索動作制御部８３６
を含む。この探索動作制御部８３６は、探索範囲設定部
８３４からの探索範囲情報に従って整数精度動きベクト
ル検出部８３０における変位ベクトル評価動作を制御す
る。この探索動作制御部８３６は、また、整数精度動き
ベクトル検出部８３０からの整数精度動きベクトル情報
ＭＶＩと探索範囲設定部８３４からの探索範囲設定情報
すなわち禁止信号とに従って分数精度動きベクトル検出
部８３２における変位ベクトル評価動作を制御する。
【０２７９】図１０８は、図１０７に示す探索動作制御
部８３６に含まれる整数精度動きベクトル選出部の評価
動作制御部の構成を示す図である。図１０８において
は、整数精度動きベクトル検出部８３０に含まれる比較
部３の構成を併せて示す。整数精度動きベクトル検出部
８３０に含まれる比較部３は、評価関数値を格納するレ
ジスタ６８０と、演算部から与えられた評価関数値ｅｖ
ｍｉとレジスタ６８０の格納する評価関数値とを比較す
る比較器６８２と、演算部から与えられる評価関数値に
関連する変位ベクトル情報を発生するカウンタ６８４
と、最小の評価関数値を与える変位ベクトル情報を格納
するレジスタ６８６を含む。このレジスタ６８０、比較
器６８２、カウンタ６８４およびレジスタ６８６の構成
は、図６５に示す比較部の構成とほぼ同様である。た
だ、図面の簡略化のため、図１０８においては図６５に
示す優先順位判定回路６９０を示していない。更新制御
回路８３９は、比較器６８２からの更新指示信号が与え
られると、レジスタ６８０および６８６の内容を更新す
る。この更新制御回路８３９は、また、整数精度探索動
作制御部８４０からの禁止信号Ｉａの活性化時、比較器
６８２の出力信号にかかわらずレジスタ６８０および６
８６の更新動作を禁止する。
【０２８０】整数精度探索動作制御部８４０は、カウン
タ６８４からの変位ベクトル情報ｄｅｐｖを受けて水平
成分Ｈおよび垂直成分Ｖを抽出するＨＶ抽出回路８４１
と、上半分禁止信号Ｉｕｐｈの活性化時に作動状態とさ
れて、ＨＶ抽出回路８４１から与えられる垂直成分Ｖが
負のときに活性状態の信号を出力する上半分検出器８４
２と、下半分禁止信号Ｉｌｗｈの活性化時に作動状態と
されて、ＨＶ抽出回路８４１からの垂直成分Ｖが正の領
域にあるときに活性状態の信号を出力する下半分検出器
８４３と、右半分禁止信号Ｉｒｈｔの活性化時にＨＶ抽
出回路８４１から最初に出力される水平成分Ｈデータを
ラッチするラッチ回路８４４と、右半分禁止信号Ｉｒｈ
ｔの活性化時に作動状態とされて、ＨＶ抽出回路８４１
の出力する水平成分Ｈとラッチ回路８４４がラッチする
水平成分とが一致したときに活性状態の信号を出力する
左端検出器８４５を含む。全禁止信号Ｉａｌ、上半分検
出器８４２の出力、下半分検出器８４３の出力信号、お
よび左端検出器８４５の出力信号はたとえばワイヤード
ＯＲ接続されて禁止信号Ｉｈを生成して更新制御回路８
３９へ与えられる。ワイヤードＯＲ接続に替えて、信号
Ｉａｌ、右半分検出器８４２の出力信号、下半分検出器
８４３の出力信号、および左端検出器８４５の出力信号
を受けるＯＲゲートにより、禁止信号Ｉｈが出力される
構成が利用されてもよい。
【０２８１】全禁止信号Ｉａｌが活性状態のときには、
更新制御回路８３９が、更新指示信号を常時非活性状態
とし、レジスタ６８０および６８６における内容更新を
禁止する。上半分検出器８４２は、カウンタ６８４から
出力される変位ベクトル情報ｄｅｐｖが垂直方向負の変
位ベクトルを示しかつ上半分禁止信号Ｉｕｐｈが活性状
態のときに活性状態の信号を出力する。したがって上半
分禁止信号Ｉｕｐｈが活性状態のとき負の垂直成分を有
する変位ベクトルの評価関数値はその比較器６８２の出
力信号にかかわらずレジスタ６８０に格納されず、また
レジスタ８６６の変位ベクトルの更新は行なわれない。
下半分禁止信号Ｉｌｗｈが活性状態のとき、下半分検出
器８４３は、カウンタ６８４から出力される変位ベクト
ル情報ｄｅｐｖが正の垂直成分を有するとき活性状態の
信号を出力する。これにより、禁止信号Ｉｈが活性状態
とされ、レジスタ６８０および６８６の更新が禁止され
る。ラッチ回路８４４は、右半分禁止信号Ｉｒｈｔが活
性状態のとき、その処理単位時間の最初に発生されるカ
ウンタ６８４の出力する変位ベクトル情報の水平成分を
ラッチする。これにより、その右半分禁止信号Ｉｒｈｔ
が活性状態とされる処理単位時間における負のベクトル
探索範囲における左端の領域、すなわちその処理単位時
間おける水平方向の最初の水平成分情報がラッチされ
る。左端検出器８４５は、活性化時、カウンタ６８４が
出力する変位ベクトル情報ｄｅｐｖの水平成分がラッチ
回路８４４に格納された水平成分と異なるときに、活性
状態の信号を出力する。これより処理単位時間における
探索範囲における左端の列に位置する変位ベクトルに対
してのみ評価動作が行なわれる。
【０２８２】上述の構成により整数精度での動きベクト
ル検出時において動きベクトル探索範囲を禁止信号に従
って決定することができる。この整数精度探索動作制御
部８４０へ左半分禁止信号Ｉｌｆｔが与えられていない
のは、この信号が与えられたとき、水平方向全範囲にお
いて変位ベクトルの評価動作が行なわれるためである。
また、図１０８に示す構成において、禁止信号Ｉｈは比
較器６８０に与えられて比較器の比較動作が禁止される
構成が利用されてもよい。比較動作が禁止された比較器
６８２は、更新指示信号を非活性状態に維持する。図１
０９は、図１０７に示す探索動作制御部８３６に含まれ
る分数精度探索動作制御部の構成を概略的に示す図であ
る。図１０９において、分数精度探索動作制御部８５０
は、図１０８に示す比較部３から出力される整数精度の
動きベクトル情報ＭＶＩから水平成分Ｈおよび垂直成分
Ｖを抽出するＨＶ抽出器８５１と、ＨＶ抽出器８５１か
らの垂直成分Ｖが０のときに活性状態の信号を出力する
Ｖ０検出器８５２と、上半分禁止信号ＩｕｐｈとＶ０検
出器８５２の出力信号がともに活性状態のときに、分数
精度での垂直方向負成分の変位ベクトルの評価を禁止す
る垂直負成分禁止信号ＩＶＮＦを活性状態とするゲート
回路８５３と、下半分禁止信号ＩｌｗｈおよびＶ０検出
器８５２の出力信号がともに活性状態のときに分数精度
での垂直方向正の変位ベクトルの評価を禁止する垂直正
成分禁止信号ＩＶＰＦを活性状態とするゲート回路８５
４と、左半分禁止信号Ｉｌｆｔの活性化時、その処理単
位時間の最初にカウンタ６８４（図１０８参照）から与
えられる変位ベクトルの水平成分ｄｅｐｖ（Ｈ）をラッ
チするラッチ回路８５５と、左半分禁止信号Ｉｌｆｔの
活性化時に活性化されてラッチ回路８５５のラッチ水平
成分とＨＶ抽出器８５１から出力される動きベクトルの
水平成分Ｈが等しいときに分数精度での水平方向負の変
位ベクトルの評価を禁止する水平負成分禁止信号ＩＨＮ
Ｆを活性状態とする一致回路８５６と、右半分禁止信号
Ｉｒｈｔの活性化時、その処理単位時間の最初に与えら
れた変位ベクトルの水平成分ｄｅｐｖ（Ｈ）をラッチす
るラッチ回路８５７と、右半分禁止信号Ｉｒｈｔの活性
化時に活性化され、ラッチ回路８５７がラッチする水平
成分データとＨＶ抽出器８５１からの整数精度動きベク
トルＭＶＩの水平成分が一致したときに分数精度での正
の変位ベクトルの評価を禁止する水平正成分禁止信号Ｉ
ＨＰＦを活性状態とする一致回路８５８を含む。
【０２８３】ゲート回路８５３および８５４は、それぞ
れ、その両入力に与えられた信号が活性状態のとき活性
状態の出力信号を生成するたとえばＡＮＤゲートで構成
することができる（活性状態がハイレベルのとき）。一
致回路８５６および８５８は、たとえば、ＥＸＮＯＲゲ
ートおよびＡＮＤゲートを用いて構成することができる
（ＡＮＤゲートを用いるのは、水平成分データは多ビッ
ト信号であるため各ＥＸＮＯＲゲートの出力信号の論理
積をとるために用いる。ＨＶ抽出器８５１の構成は、こ
の動きベクトル情報ＭＶＩの構成により種々の構成が可
能である。整数精度動きベクトル情報ＭＶＩが通常の２
進カウント値の場合には、そのカウント値をデコードす
る回路が利用されればよい。また、この整数精度動きベ
クトル情報ＭＶＩが水平成分および垂直成分それぞれを
備える場合には、その水平成分および垂直成分がそのま
ま利用されればよい。
【０２８４】また、全禁止信号Ｉａｌは、分数精度動き
ベクトル検出部の全変位ベクトルに対する評価動作を禁
止する信号ＩＡＬＦとして利用される。この図１０９に
示す禁止信号ＩＡＬＦ、ＩＶＮＦ、等は、図１０７に示
す分数精度動きベクトル検出部８３２に含まれる比較部
へ与えられる。この比較部の構成に応じて禁止信号の印
加態様は種々の修正を受ける。１／２画素精度での変位
ベクトル評価が、各変位ベクトルに対し逐次実行される
場合には、図１０８に示す構成と同様の構成により分数
精度での動きベクトル検出範囲を制御することができ
る。図１１０は、分数精度動きベクトル検出部８３２の
要部の構成の一例を示す図である。この図１１０に示す
分数精度動きベクトル検出装置は、図８６に示す分水精
度（１／２画素程度）動きベクトル検出装置の構成に対
応する。この図１１０に示す分水精度動きベクトル検出
装置は、８近傍の評価点の評価関数値を生成する差分絶
対値和回路８０４ａ〜８０４ｇと、これら差分絶対値和
回路８０４ａ〜８０４ｇおよび整数精度動きベクトルの
評価関数値ｅｖｍから最小の評価関数値を検出し、その
最小の評価関数値に対応する変位ベクトルを示す情報を
分数精度動きベクトルＭＶＦとして出力する比較部８０
６を含む。差分絶対値和回路８０４ａ〜８０４ｇはそれ
ぞれ分数精度の８近傍の変位ベクトル（評価点）に一意
的に対応づけられる。差分絶対値和回路８０４ａは変位
ベクトル（−１／２，−１／２）に対応し、差分絶対値
和回路８０４ｂは変位ベクトル（０，−１／２）に対応
し、差分絶対値和回路８０４ｃは変位ベクトル（１／
２，−１／２）に対応する。
【０２８５】差分絶対値和回路８０４ｄは、変位ベクト
ル（−１／２，０）に対応し、差分絶対値和回路８０４
ｅは、変位ベクトル（１／２，０）に対応し、差分絶対
値和回路８０４ｆは、変位ベクトル（−１／２，１／
２）に対応し、差分絶対値和回路８０４ｇは、変位ベク
トル（０，１／２）に対応する。評価関数値ｅｖｍは変
位ベル（０，０）に対応する。差分絶対値和回路８０４
ａには、禁止信号ＩＨＮＦ、ＩＶＮＦおよびＩＡＬＦが
与えられる。差分絶対値和回路８０４ｂには、禁止信号
ＩＶＮＦおよびＩＡＬＦが与えられる。差分絶対値和回
路８０４ｃには、禁止信号ＩＨＰＦ、ＩＶＮＦおよびＩ
ＡＬＦが与えられる。差分絶対値和回路８０４ｄへは、
禁止信号ＩＨＮＦおよびＩＡＬＦが与えられる。差分絶
対値和回路８０４ｅへは、禁止信号ＩＨＰＦおよびＩＡ
ＬＦが与えられる。差分絶対値和回路８０４ｆへは、禁
止信号ＩＨＮＦ、ＩＶＰＦ、およびＩＡＬＦが与えられ
る。差分絶対値和回路８０４ｇは、禁止信号ＩＨＮＦお
よびＩＡＬＦが与えられる。これら差分絶対値和回路８
０４ａ〜８０４ｇは、与えられた禁止信号が活性状態と
なったときに、その出力値を最大値に設定する。すなわ
ち、たとえば差分絶対値和回路８０４ａ〜８０４ｇそれ
ぞれの出力データのビット数がＮビットのとき、差分絶
対和回路８０４ａ〜８０４ｇは、対応の禁止信号の少な
くとも１つが活性状態とされたとき、そのＮビットの出
力をすべて“１”に設定する。これにより、比較部８０
６において禁止信号が活性状態とされた領域に含まれる
変位ベクトルは非選択状態とされ、動きベクトルの評価
対象から排除される。禁止信号が活性状態とされたとき
に差分絶対値和回路８０４（８０４ａ〜８０４ｇ）の出
力データを最大値に設定する構成は、たとえば禁止信号
と差分絶対値和回路８０４の出力ビットのＯＲ演算を行
なうゲートが各出力ビットに対して設けられればよい。
ただし、禁止信号の活性状態時はハイレベルの信号であ
り、ビット“１”をハイレベルの信号に対応させる。
【０２８６】上述の構成において、分数精度での変位ベ
クトルの評価対象領域を容易に設定することができる。
この図１０８ないし図１１０に示す構成は、複数の予測
モードそれぞれに対応して配置される。図１１１は、図
１０７に示す探索範囲設定回路８３４および読出制御回
路８３８の構成を概略的に示す図である。図１１１にお
いて、読出制御回路８３８は、現画面におけるテンプレ
ートブロックの位置を示す情報を出力するカウンタ８６
２と、動きベクトル探索時間を、処理単位時間を単位と
して設定する処理単位設定回路８６３と、現画像メモリ
８２１の読出アドレスを発生するリードアドレス発生器
８６０と、処理単位設定回路８６３により設定された処
理時間情報に従ってカウンタ８６２の更新およびリード
アドレス発生器８６０のアドレス更新および現画像メモ
リ８２１のデータ読出動作を制御するリード制御器８６
１を含む。
【０２８７】リードアドレス発生器８６０は、カウンタ
８６２のカウント値を、先頭アドレス情報に変換し、そ
の先頭アドレスから順次現画像メモリ８２１の読出アド
レスを発生する。通常、現画像メモリ８２１は、行およ
び列のマトリクス状に配列されたメモリセルを含む。各
行が画面上の水平方向１行の画素に対応するように現画
像メモリ８２１が画素データを格納する構成の場合、リ
ードアドレス発生器８６０は、リード制御器８６１の制
御のもとに、１行において１６画素のデータを読出した
後、次の行の同じ列に配置された画素データを読出す。
すなわち、カウンタ８６２のテンプレートブロック情報
に従って生成された先頭アドレスが指定する行から１６
画素のデータを読出した後、次の行において先頭アドレ
スと同じ列から始まって１６画素のデータを読出す。こ
のアドレス変換機能をまたリードアドレス発生器８６０
は備える。このアドレス発生器の構成は、たとえば、先
頭アドレス（行および列アドレスを含む）において先頭
行において１６画素のデータを読出した後、再び先頭ア
ドレスが指定する列から１６画素のデータを読出す構成
が利用されればよい。リード制御器８６１は、処理単位
設定回路８６３の設定する処理時間情報に従って、カウ
ンタ８６２のカウント値の更新を行なうとともに、現画
像メモリ８２１を、新しいテンプレートブロックについ
ての動きベクトル検出動作時においてデータ読出状態に
設定する。図示しないが、外部から処理時間情報が与え
られるかまたは、使用用途に応じて、この処理単位設定
回路８６３の格納処理時間情報が固定的に設定される。
【０２８８】探索範囲設定回路８３４は、カウンタ８６
２からのカウント値を受けて処理を受けるテンプレート
ブロックの位置を検出するテンプレートブロック位置検
出器８７１と、処理単位設定回路８６３に設定された処
理時間とサーチウィンドウ画素データ転送クロック信号
φとに従って、処理単位時間を単位として、実行されて
いるサイクルがいずれのサイクルであるかを検出するサ
イクル検出回路８７２と、テンプレートブロック位置検
出器８７１の検出したテンプレートブロック位置情報と
サイクル検出回路８７２の検出したサイクル情報とに従
って全禁止信号Ｉａｌ、上半分禁止信号Ｉｕｐｈなどの
禁止信号を発生する禁止信号発生器８７３を含む。この
禁止信号発生器８７３は、先に図９２ないし図１０６に
示したシーケンスに従って各禁止信号を発生状態とす
る。たとえば、テンプレートブロック位置検出器８７１
が、画面左上端のテンプレートブロックＭＢ（０，０）
を検出したとき、禁止信号発生器８７３は、第１サイク
ルにおいては、全禁止信号Ｉａｌを活性状態とし、次の
処理サイクルにおいては、上半分禁止信号Ｉｕｐｈおよ
び左半分禁止信号Ｉｌｗｈを活性状態とする。
【０２８９】探索範囲設定回路８３４はさらに、動きベ
クトル探索範囲の制限を受けるべきテンプレートブロッ
クを指定する情報を生成するテンプレートブロック指定
回路８７４と、テンプレートブロック指定回路８７４が
指定するテンプレートブロックと、テンプレートブロッ
ク位置検出器８７１の指定するテンプレートブロック位
置情報とが一致するか否かを判断する一致検出器８７６
と、変位ベクトルの評価動作が禁止されるべき領域を設
定する禁止区域設定回路８７５と、一致検出器８７６か
らの一致検出信号と禁止区域設定回路８７５からの禁止
区域情報とに従って、禁止信号を発生する禁止信号発生
器８７７と、禁止信号発生器８７３および８７３の出力
の一方をモード指定信号φＳＭＬに従って選択するセレ
クタ８７８を含む。このセレクタ８７８から探索動作制
御部８３６（図１０７）に対し禁止信号が与えられる。
テンプレートブロック指定回路８７４および禁止区域設
定回路８７５へは、図示しない外部コントローラからそ
れぞれ所定の情報が設定される。それにより、所望のテ
ンプレートブロックに対してのみ動きベクトル探索範囲
を制限することができる。禁止信号発生器８７７は、一
致検出器８７６からの一致信号が活性状態のとき、この
禁止区域設定回路８７５が設定された禁止区域における
動きベクトル探索動作（変位ベクトル評価動作）を禁止
するように禁止信号を活性状態とする。デフォルトモー
ドとしては、禁止信号発生器８７３からの禁止情報がセ
レクタ８７８により選択される。この画面上のテンプレ
ートブロックの位置に従って決定される動きベクトル探
索範囲と異なる探索範囲を設定する場合には、モード指
定信号φＳＭＬにより、セレクタ８７８を禁止信号発生
器８７７の出力する禁止信号を選択する状態に設定す
る。このテンプレートブロック指定回路８７４、禁止区
域設定回路８７５、一致検出器８７６および禁止信号発
生器８７７を設けることにより、処理モードに応じて動
きベクトル探索範囲を設定することができ、処理される
べき画像の構成に応じた動きベクトル探索範囲を設定す
ることが可能となる。
【０２９０】たとえば、図１１２（Ａ）に示すように、
画面８８０の中央部に位置するテンプレートブロック８
８１に対し、図１１２（Ｂ）に示すように、探索範囲８
８２における４つの領域８８２ａ、８８２ｂ、８８２
ｃ、および８８２ｄの領域における動きベクトル探索を
禁止することができる。たとえば画面が一方方向に移動
している場合、動きベクトルとしては、その移動方向と
反対方向にのみ動きベクトルが検出される確率が高い。
この場合、その他方方向に対してのみ動きベクトル探索
を行なうことにより、より相関度の高い動きベクトルを
検出することができる。また、Ｉピクチャーのようなフ
レーム間予測を行なう画像と異なり、Ｐピクチャーのよ
うに、フレーム内予測を行なう画像が挿入されるとき、
フレーム間予測で動きベクトルを検出する場合、このＰ
ピクチャーにおけるフレーム内予測モードで形成された
画面領域を用いた動きベクトルの精度はフレーム間予測
の場合に比べて劣化するため、このような領域を用いた
フレーム間予測による動きベクトル検出動作を禁止する
ことにより、精度の高い動きベクトルを検出することが
できる。
【０２９１】以上のように、この発明の第１０の実施例
に従えば、テンプレートブロックに対し、その動きベク
トル探索範囲を制限することができるように構成したた
め、より精度の高い動きベクトル検出を行なうことがで
きる。特に分数精度の動きベクトル検出動作に対しても
そのベクトル探索範囲を制限するように構成したため、
実際に存在する画素のデータのみを用いて動きベクトル
を検出することができ、より精度の高い動きベクトルを
検出することができ、高精度の画像符号化システムを構
築することができる。 ［入力部の構成］図１１３は、動きベクトル検出装置の
入力部の構成を概略的に示す図である。図１１３におい
て、動きベクトル検出装置２００は、現画面画像データ
を格納する現画像メモリ２０４から与えられるテンプレ
ートブロックデータと参照画面画像データを格納する参
照画像メモリ２０２から読出されたサーチエリア画素デ
ータとに従って所定の演算を行なって動きベクトルを検
出する。現画像メモリ２０４からは、動きベクトル検出
の１サイクルごとにテンプレートブロック画素データが
読出されて演算部１へ与えられる。この場合、演算部１
に含まれる要素プロセッサは直線状に実質的に配列され
ているため、前のサイクルで処理されたテンプレートブ
ロックに隣接する列にありかつ同一行に配列された画素
データを所定数読出すことにより次のテンプレートブロ
ックの画素データを演算部１のプロセッサアレイ内に配
置させることができる。
【０２９２】参照画像メモリ２０２は、サーチエリア内
の画素データを順次読出して入力部２へ与える。この参
照画像メモリ２０２に格納されるデータは、図１５２に
示す加算回路９３４の出力によりその記憶内容が変更さ
れる。
【０２９３】入力部２は、参照画像メモリ２０２からの
サーチエリア画素データを格納するためのサーチウィン
ドウバッファメモリ２０５と、このサーチウィンドウバ
ッファメモリ２０５に格納された画像データの画面形式
を指定された画面形式に変換するための画面形式変換回
路２０７を含む。サーチウィンドウバッファメモリ２０
５は、例えばサーチエリア領域における演算部１のプロ
セッサアレイに格納されたサーチウィンドウに１列隣接
するサーチウィンドウの画素データを格納する。参照画
像メモリ２０２から読出される画像データの画面形式は
フレーム形式またはフィールド形式のいずれかである。
この場合、動きベクトル検出装置２００の予測モードが
フレーム形式に対応する構成の場合、この内部の予測モ
ードに合わせて処理すべき画素データの画面形式を変更
する。外部処理装置がこの動きベクトル検出装置の予測
モードに合わせて画素データ列を変換して画面形式を変
換する必要がなく、外部処理装置の負荷が軽減されると
ともに、画面形式変換に必要とされる回路を外部に設け
る必要がなく、外部のハードウェア量を削減することが
できる。また処理対象となる画像データの画面形式がフ
ィールド形式およびフレーム形式いずれであってもフレ
ームを単位として動き検出を実行することができ、汎用
性の高い動きベクトル検出装置を実現することができ
る。
【０２９４】図１１４は図１１３に示す画面形式変換回
路の構成を概略的に示す図である。図１１４において、
画面形式変換回路２０７は、入力画像信号の画面形式が
フレーム形式の場合に書込および読出アドレスを発生す
るフレーム／フレーム用アドレス生成器２１３と、入力
画像データの画面形式がフィールド形式の場合に書込お
よび読出アドレスを発生するフィールド／フレーム用ア
ドレス生成器２１５と、画面形式指定信号φＰＴに従っ
てアドレス生成器２１３および２１５の出力の一方を選
択してサーチウィンドウバッファメモリ２０５へ与える
セレクタ２１１を含む。
【０２９５】図１１５は、図１１４に示すフレーム／フ
レーム用アドレス生成器の構成の一例を示す図である。
図１１５においては、サーチウィンドウバッファメモリ
が４８行×１４列の構成を備える場合のアドレス発生の
ための構成が一例として示される。サーチウィンドウバ
ッファメモリ２０５の記憶容量に合わせてこの図１１５
に示す構成が適宜修正される。
【０２９６】図１１５において、フレーム／フレーム用
アドレス生成器２１３は、画像データ書込時に書込アド
レスを発生するライトアドレス発生器２２０と、このバ
ッファメモリ２０５からデータを読出して演算部１へ与
えるための読出アドレスを発生するためのリードアドレ
ス発生器２２２を含む。ライトアドレス発生器２２０
は、書込時に発生される画像データ書込のタイミングを
与える書込クロック信号φＣＷをカウントし、そのカウ
ント値を列アドレスポインタＡＹＰＷとして発生する１
６進カウンタ２２０ａと、１６進カウンタ２２０ａのカ
ウントアップ信号φＵＰＹをカウントしそのカウント値
を行アドレスポインタＡＸＰＷとして発生する４８進カ
ウンタ２２０ｂを含む。４８進カウンタ２２０ｂは、６
ビット２進カウンタで構成することができ、その最大カ
ウント値を４８に設定し、カウント値が４８に到達した
ときには次のクロックサイクルでそのカウント値が１に
初期設定される。
【０２９７】リードアドレス発生器２２２も同様の構成
を備え、データ読出時に発生されるリードクロック信号
φＣＲをカウントしそのカウント値をデータ読出時の行
アドレスポインタＡＸＰＲとして発生する４８進カウン
タ２２２ｂと、４８進カウンタ２２２ｂのカウントアッ
プ信号φＵＰＸをカウントし、そのカウント値をデータ
読出時の列アドレスポインタＡＹＰＲとして発生する１
６進カウンタ２２２ａを含む。
【０２９８】フレーム／フレーム用アドレス生成器２１
３はさらに、データ書込／読出を示すリード／ライト信
号Ｒ／ＷＺに従ってデータ書込時に発生される列アドレ
スポインタＡＹＰＷとデータ読出時に発生される列アド
レスポインタＡＹＰＲの一方を列アドレスポインタＡＹ
Ｐとして通過させるマルチプレクサ（ＭＵＸ）２２４ａ
と、リード／ライト指示信号Ｒ／ＷＺに従って書込時に
発生される行アドレスポインタＡＸＰＷとデータ読出時
に発生される行アドレスポインタＡＸＰＲの一方を行ア
ドレスポインタＡＸＰとして通過させるマルチプレクサ
２２４ｂを含む。マルチプレクサ２２４ａおよび２２４
ｂからのアドレスポインタＡＹＰおよびＡＸＰは図３５
に示すセレクタ２１１の一方入力へ与えられる。次に動
作について説明する。
【０２９９】まず、図１１６（Ａ）を参照して、画像デ
ータ書込時の動作について説明する。この場合には、図
１１５に示すライトアドレス発生器２２０が動作し、リ
ードアドレス発生器２２０は動作しない。ライトアドレ
ス発生器２２０において、１６進カウンタ２２０ａおよ
び２２０ｂは初期値にリセットされる。まず最初の行ア
ドレスポインタＡＸＰＷおよび列アドレスポインタＡＹ
ＰＷはともに０となり、バッファメモリ２０５のＸアド
レスおよびＹアドレス（Ｘ，Ｙ）＝（０，０）が指定さ
れる。これにより参照画像メモリから伝達されたデータ
のアドレス（０，０）に書込まれる。次いでライトクロ
ック信号φＣＷが発生され、１６進カウンタ２２０ａの
カウント値が１増分される。これにより列アドレスポイ
ンタＡＹＰＷが１増分される。行アドレスポインタＡＸ
ＰＷは変化しない。したがってアドレス（０，１）が指
定され、２番目に与えられた画素データが書込まれる。
以降１６進カウンタ２２０ａのカウント値が１５に到達
するまでバッファメモリ２０５において第０行に順次画
素データが格納される。このバッファメモリ２０５にお
いて１６個の画素データが格納された後、１６進カウン
タ２２０ａからカウントアップ信号φＵＰＹが発生さ
れ、４８進カウンタ２２０ｂのカウント値が１増分され
る。これにより行アドレスポインタＡＸＰＷが１とな
り、１６進カウンタ２２０ａのカウント値は０となる。
したがってアドレス（１，０）に次に与えられる１７番
目の画素データが書込まれる。以降この動作を繰返すこ
とにより、１６個の画素データが書込まれるごとに４８
進カウンタ２２０ｂのカウント値すなわち行アドレスポ
インタＡＸＰＷが１増分され、各行ごとに順次データが
書込まれる。通常、参照画像メモリに与えられる画像デ
ータはラスタスキャン走査方式で走査された画素データ
であり、水平方向に１行に配置される画素データが順次
与えられる。したがってデータ書込時にこのラスタスキ
ャン走査方式に合わせて順次データを格納する（参照画
像メモリにおいてもラスタスキャン走査方式に従ってデ
ータが書込まれており、ラスタスキャン方式に従って同
様データの読出が行なわれるためである）。
【０３００】次に図１１６（Ｂ）を参照して図１１５に
示すサーチウィンドウバッファメモリ２０５から順次画
素データを読出して演算部１へ与える場合の動作につい
て説明する。画素データ読出時においては、リードアド
レス発生器２２２が動作し、ライトアドレス発生器２２
０は動作しない。１６進カウンタ２２２ａおよび４８進
カウンタ２２２ｂはともに初期値が０に設定されてお
り、最初に読出されるアドレスは（０，０）である。次
いでリードクロック信号φＣＲが発生されると４８進カ
ウンタ２２２ｂのカウント値が１増分され行アドレスポ
インタＡＸＰＲの値が１増分される。カウントアップ信
号φＵＰＸは発生されないため、１６進カウンタ２２２
ａのカウント値は１を維持する。したがって２番目には
アドレス（１，０）の画素データが読出される。以降リ
ードクロック信号φＣＲに従って４８個のデータが読出
される。４８進カウンタ２２２ｂのカウント値が４７に
到達すると次のクロックサイクルにおいてカウントアッ
プ信号φＵＰＸが発生され、１６進カウンタ２２２ａの
カウント値が１増分され、１となる。４８進カウンタ２
２２ｂはこのカウントアップ信号の発生と同期してその
カウント値が初期値にリセットされる。したがって、４
９番目の画素データはアドレス（０，１）に格納され
る。以降この動作を繰返すことにより、順次、行アドレ
スが増分する方向に沿って画素データが読出されてい
く。この行アドレスを順次増分して読出す構成により、
サーチエリア内の画素を行アドレス増加方向に沿ってス
キャンすることができ、演算部１においては単に与えら
れたデータを順次シフトすることにより演算に必要なデ
ータがすべて与えられることになる。
【０３０１】［フレーム／フレームアドレス生成器の変
更例］図１１７は、フレーム／フレームアドレス生成器
の変更例を示す図である。図１１７において、フレーム
／フレームアドレス生成器２１３は、クロック入力ＣＬ
Ｋへ与えられるクロック信号をカウントし、そのカウン
ト値が１５に到達しかつ初期値のリセット時にカウント
アップ信号をそのカウントアップ出力端子ｕｐから出力
する１６進カウンタ２２１と、クロック入力端子ＣＬＫ
に与えられる信号をカウントし、そのカウント値が４７
に到達したとき次のクロックサイクル移行時にカウント
アップ信号を出力端子ｕｐから出力する４８進カウンタ
２２３を含む。１６進カウンタ２２１のクロック入力端
子ＣＬＫへは、マルチプレクサ２２７を介してライトク
ロック信号φＣＷまたは４８進カウンタ２２３のカウン
トアップ信号が与えられる。４８進カウンタ２２３のク
ロック入力端子ＣＬＫにはマルチプレクサ２２５を介し
てリードクロック信号φＣＲおよび１６進カウンタ２２
１のカウントアップ信号の一方が与えられる。マルチプ
レクサ２２５および２２７の選択はリード／ライト指示
信号Ｒ／ＷＺにより設定される。リードライト指定信号
Ｒ／ＷＺがデータ書込モードを示すとき、マルチプレク
サ２２５は１６進カウンタ２２１のカウントアップ信号
を４８進カウンタ２２３のクロック入力端子ＣＬＫへ与
える。マルチプレクサ２２７はライトクロック信号φＣ
Ｗを１６進カウンタ２２１のクロック入力端子ＣＬＫへ
与える。図１１７に示す構成の場合には、１６進カウン
タおよび４８進カウンタはそれぞれ１つ必要とされるだ
けであり、装置規模を低減することができる。
【０３０２】図１１８は、図１１４に示すフィールド／
フレーム用アドレス生成器の具体的構成を示す図であ
る。図１１８において、フィールド／フレーム用アドレ
ス生成器２１５は画素データ書込時における行および列
アドレスポインタＡＰＸＷおよびＡＰＹＷを発生するた
めのライトアドレス発生器２３０と、画素データ読出時
に行および列アドレスポインタＡＰＸＲおよびＡＰＹＲ
を発生するリードアドレス発生器２３５を含む。
【０３０３】ライトアドレス発生器２３０は、画素デー
タ書込時に発生されるライトクロック信号φＣＷをカウ
ントし、そのカウント値をライト列アドレスポインタＡ
ＰＷとして発生する１６進カウンタ２３２からのカウン
トアップ信号φＵＰＹをカウントし、そのカウント値を
ライトアドレスポインタＡＰＸＷとして発生するライト
アドレスポインタ発生器２３４を含む。ライトアドレス
ポインタ発生器２３４は、１６進カウンタ２３２からの
カウントアップ信号φＵＰＹをカウントする２４進カウ
ンタ２３３と、この２４進カウンタ２３３のカウントア
ップ信号φＵａに従ってその出力の論理が変化するＴ型
フリップフロップ２３１を含む。Ｔ型フリップフロップ
２３１の出力はライト行アドレスポインタＡＰＸＷの最
下位ビットとして用いられ、２４進カウンタ２３３の出
力がライト行アドレスポインタＡＰＸＷの残りの上位ビ
ットとして利用される。
【０３０４】リードアドレス発生器２３５は、画素デー
タ書込時に発生されるリードクロック信号φＣＲをカウ
ントし、そのカウント値をリード行アドレスＡＰＸＲと
して発生する４８進カウンタ２３８と、４８進カウンタ
２３８からのカウントアップ信号φＵＰＸをカウント
し、そのカウント値をリード列アドレスＡＰＹＲとして
出力する１６進カウンタ２３６を含む。ライトアドレス
発生器２３０からのアドレスポインタＡＰＹＷおよびＡ
ＰＸＷならびにリードアドレス発生器２３５からのアド
レスポインタＡＰＹＲおよびＡＰＸＲはマルチプレクサ
２４０へ与えられる。マルチプレクサ２４０は、リード
／ライト指定信号Ｒ／ＷＺに従ってライトアドレスポイ
ンタＡＰＹＷおよびＡＰＸＷとリードアドレスポインタ
ＡＰＹＲおよびＡＰＸＲとの一方を選択してアドレスポ
インタＡＰＹおよびＡＰＲとしてセレクタ２１１（図１
１４参照）へ伝達する。次に動作について説明する。
【０３０５】まず図１１９を参照して、ライトアドレス
発生器２３０の動作について説明する。１６進カウンタ
２３２および２４進カウンタ２３３はそれぞれ最大カウ
ント値１５および０に初期設定されている。Ｔ型フリッ
プフロップ２３１は０出力状態に初期設定されている。
ライトクロック信号φＣＷが与えられると、この１６進
カウンタ２３２の出力が０となる。このときにカウント
アップ信号φＵＰＹは発生されない（先のサイクルにお
いて発生されて２４進カウンタを０に初期設定するため
に利用されているかまたは初期値設定時にこのカウント
アップ信号φＵＰＹの発生が禁止される）。したがっ
て、第１回目にライトクロック信号φＣＷが与えられた
場合、行および列アドレスポインタＡＰＸＷおよびＡＰ
ＹＷはともに０となり、アドレス（０，０）が指定され
る。次にライトクロック信号φＣＷが与えられると、１
６進カウンタ２３２のカウント値が１増分する。リード
アドレス発生器２３４からのリードアドレスポインタＡ
ＰＸＷは変化せず、０を維持する。したがって第０行に
対して画素が順次アドレス指定される。
【０３０６】ライトクロック信号φＣＷが１６回カウン
トされ、１６進カウンタ２３２のカウント値すなわちラ
イト列アドレスポインタＡＰＹＷが１５となると、所定
のタイミングでカウントアップ信号φＵＰＹが発生され
る。アドレス（０，１５）が指定され、画素データが書
込まれた後このカウントアップ信号φＵＰＹに従って２
４進カウンタ２３３のカウント値が１増分される。一
方、ライトクロック信号φＣＷが与えられると１６進カ
ウンタ２３２のカウント値が０に復帰する。ここで、２
４進カウンタ２３３の出力の変化時点はライトクロック
信号φＣＷに同期するように構成されてもよい。これに
より、アドレス（２，０）が指定されて次いでライトク
ロック信号φＣＷが与えられると順次第２行の画素デー
タを格納するためのアドレス指定が行なわれる。
【０３０７】上述の動作を繰返し、２４進カウンタ２３
３のカウント値が最大値（２３）となるとカウントアッ
プ信号φＵａが発生され、Ｔ型フリップフロップ２３１
の出力状態が変化する。すなわちＴ型フリップフロップ
２３１の出力が“１”となる。２４進カウンタ２３３の
出力は、１６進カウンタ２３２からのカウントアップ信
号に従って０に復帰する。２４進カウンタ２３３の出力
が０であり、Ｔ型フリップフロップ２３１の出力が１で
あるため、このリード行アドレスポインタＡＰＸＷは１
を指定する。したがって、次にライトクロック信号φＣ
Ｗが与えられるとアドレス（１，０）が指定され、以降
この第１行の画素データ格納位置が順次アドレス指定さ
れた後、２４進カウンタ２３３のカウント値が１６進カ
ウンタ２３２のカウントアップ信号φＵＰＹに従って変
化するとリード行アドレスポインタＡＰＸＷは３とな
り、第３行の画素データ格納位置が順次アドレス指定さ
れる。
【０３０８】したがって、図１２０（Ａ）に示すように
第１フィールド（偶数フィールドまたは奇数フィール
ド）に含まれる画素データはサーチウィンドウバッファ
メモリ２０５の偶数行に順次格納され、第２フィールド
（奇数フィールドまたは偶数フィールド）に属する画素
データは図１２０（Ｂ）に示すように奇数行に順次格納
される。この第１フィールドおよび第２フィールドと偶
数フィールドおよび奇数フィールドとの対応関係は任意
であるが、先の説明との対応で言えば、第１フィールド
は偶数フィールドに対応し、第２フィールドは奇数フィ
ールドに対応する。したがって、フィールド単位で与え
られる画素データ（たとえば一般のＮＴＳＣ方式に従う
画像データ）を２フィールドを単位としてバッファメモ
リに格納することにより１フレームの画像に含まれる画
素データがフレーム形式でサーチウィンドウバッファメ
モリ２０５内に格納される。
【０３０９】リードアドレス発生器２３５の動作は、先
に図１１５を参照して説明したリードアドレス発生器２
２２の動作と同じであり、リードクロック信号φＣＲに
従って第０列の画素データが第０行から第４７行まで順
次読出され、次に第１列の画素データが読出され、以降
この動作が繰返される。この読出動作時における画素デ
ータの読出シーケンスは図１１６（Ｂ）に示すものと同
じである。
【０３１０】上述のように、フレーム形式またはフィー
ルド形式いずれの形式の画像データが入力されてもすべ
てフレーム形式の画像データに変換して演算部１へ伝達
することができる。したがって、演算部１は、入力画像
データの画面形式にかかわらずフレームを単位として動
きベクトル検出を実行することが可能となる。
【０３１１】［入力部の第２の構成］図１２１は、入力
部の第２の構成を概略的に示す図である。この図１２１
に示す構成においては、フレーム形式またはフィールド
形式の画像画素データ列をフィールド形式画像の画素デ
ータ列に変換して出力する。
【０３１２】画面形式変換部２０７は、フィールド形式
の画像画素データ列が与えられたときにサーチウィンド
ウバッファメモリ２０５に対するアドレスを発生するフ
ィールド／フィールド用アドレス生成器２５４と、フレ
ーム形式の画像画素データ列が与えられたときにフィー
ルド形式の画像画素データ列に変換するアドレスを発生
するフレーム／フィールド用アドレス生成器２５２と、
画面形式指定信号φＰＴに従ってフィールド／フィール
ド用アドレス生成器２５４およびフレーム／フィールド
用アドレス生成器２５２が出力するアドレスポインタの
一方を選択してサーチウィンドウバッファメモリ２０５
へ与えるセレクタ２１１を含む。フィールド／フィール
ド用アドレス生成器２５４の構成は図１１５に示すフレ
ーム／フレーム用アドレス生成器２１３の構成と同じで
ある。処理対象となる画素データ列の画面形式がフレー
ム形式であるかフィールド形式であるかが異なるだけで
ある。
【０３１３】図１２２（Ａ）にフィールド／フィールド
用アドレス生成器２５４が発生するアドレスポインタの
内容およびサーチウィンドウバッファメモリ２０５に格
納される画素データ列の対応関係を示す。図１２２
（Ａ）に示すように、フィールド形式画像の画素データ
列が与えられるとき、フィールド／フィールド用アドレ
ス生成器２５４は、まず第０行を指定しこの第０行にお
いて第０列ないし第１５列を順次指定する。第０行にお
いて第１５列に画素データが書込まれた後次いで第１行
が指定され、再び第１行において１６個の画素データが
書込まれる。以降この動作を第４７行に対するまで繰返
し実行する。ただしここで演算部１において利用される
サーチウィンドウのサイズは４８画素（行）×１６画素
（列）としている。
【０３１４】画素データ読出時においてはフィールド／
フィールド用アドレス生成器２５４は、図１２２（Ｂ）
に示すように、まず第０列を選択状態とし、順次第０行
ないし第４７行を指定する。これにより第０列の画素デ
ータが順次読出される。第０列の画素データ（４８画
素）が読出されると、次いで第１列における４８個の画
素が順次読出される。この動作を繰返し実行する。これ
により、演算部１においてプロセッサアレイ内に格納す
るサーチウィンドウブロック画素データの順序でサーチ
ウィンドウバッファメモリ２０５から画素データ列を読
出す。
【０３１５】図１２３に、フレーム／フィールド用アド
レス発生器２５２が発生するアドレスポインタの発生順
序を示す。フレーム／フィールド用アドレス生成器２５
２は、フレーム形式の画像画素データ列が与えられたと
きにサーチウィンドウバッファメモリ２０５に対する画
素データ格納位置を示すアドレスポインタを発生する。
画素データ書込時においては、図１２３（Ａ）に示すよ
うに、フレーム／フィールド用アドレス生成器２５２
は、フィールド形式画像入力時と同様に、１行ずつ順次
画素データを格納するようにアドレスポインタを発生す
る。この画素データ書込時においてはフレーム／フィー
ルド用アドレス生成器２５２は９５画素（行）×１６画
素（列）の画素データを単位として格納する。フレーム
形式画像は、偶数フィールドおよび奇数フィールド（第
１フィールドおよび第２フィールド）を含んでおり、フ
ィールド形式の画像作成のためにはこのフレーム画像か
ら１枚のフィールド画像の画素データを抽出する必要が
あるためである。画素データ読出時においては、フレー
ム／フィールド用アドレス生成器２５２は、図１２３
（Ｂ）に示すように、各列ごとに偶数行の画素データの
みを読出すようにアドレスポインタを発生する。これに
より第１フィールドの画素データのみが抽出されて４８
画素行×１６画素列のサーチウィンドウの画素データが
得られる。
【０３１６】図１２４は、図１２１に示すフレーム／フ
ィールド用アドレス発生器の具体的構成を示す図であ
る。図１２４において、フレーム／フィールドアドレス
発生器２５２は、画素データ書込時にアドレスポインタ
を発生するライトアドレス発生器２６０と、画素データ
読出時にアドレスを発生するリードアドレス発生器２６
５を含む。ライトアドレス発生器２６０は、画素データ
書込時に発生されるライトクロック信号φＣＷをカウン
トし、そのカウント値を列アドレスポインタＡＰＹＷと
して出力する１６進カウンタ２６２と、１６進カウンタ
２６２のカウントアップ信号φＵＰＹをカウントしその
カウント値を行アドレスポインタＡＰＸＷとして出力す
る９５進カウンタ２６４を含む。このライトアドレス発
生器２６０は、先に図１１５を参照して説明したライト
アドレス発生器と同様の動作を行ない、１６進カウンタ
２６２により１行の画素データ格納位置がすべて指定さ
れたときに次の行のアドレスが指定される。９５進カウ
ンタ２６４は、９５行のアドレスを順次指定する。
【０３１７】リードアドレス発生器２６５は、画素デー
タ読出時に発生されるリードクロック信号φＣＲをカウ
ントする４８進カウンタ２６８と、４８進カウンタ２６
８のカウントアップ信号φＵＰＸをカウントし、そのカ
ウント値を列アドレスポインタＡＰＹＲとして出力する
１６進カウンタ２６６と、固定値“０”を発生する１ビ
ットアドレス発生器２６７を含む。４８進カウンタ２６
８の出力と１ビットアドレス発生器２６７の出力とが行
アドレスポインタＡＰＸＲとして利用される。１ビット
アドレス発生器２６７からの固定ビット値“０”は画素
データ読出時に利用される行アドレスポインタＡＰＸＲ
の最下位ビットとして利用される。したがって行アドレ
スポインタＡＰＸＲは偶数行のみを指定する。このリー
ドアドレス発生器２６５の構成により、画素データ読出
時に第０行、第２行、第４行、…、第９４行を順次指定
して画素データを読出すことができ、１列の画素データ
を読出した後１６進カウンタ２６６のカウント値を１増
分して次の列の画素データを順次読出すことができる。
【０３１８】この図１２１に示すような構成を利用すれ
ば、入力画像画素データの画面形式がフィールド形式お
よびフレーム形式いずれであってもフィールド形式の画
像画素データ列を生成することができ、入力画像の画面
形式にかかわらずフィールドを単位として動きベクトル
を検出することができる。また外部にフレーム形式の画
像画素データ列をフィールド形式の画像画素データ列に
変換する回路を設ける必要がなく、装置規模を増大させ
ることなく任意の画面形式に対応することのできる汎用
性の高い動きベクトル検出装置を実現することができ
る。
【０３１９】［入力部の第３の構成］図１２５は、この
発明に用いられる動きベクトル検出装置の入力部の第３
の構成を示す図である。図１２５において、画面形式変
換回路２０７は、フィールド形式の画像画素データ列が
与えられたときに書込アドレスポインタを発生するフィ
ールド／フィールド用アドレス発生器２７２と、フレー
ム形式の画像画素データ系列が与えられたときに書込ア
ドレスポインタを発生するフレーム／フィールド用アド
レス発生器２７４と、画面形式指定信号φＰＴに従って
アドレス発生器２７２および２７４の一方の出力アドレ
スを選択するセレクタ２７６と、フレーム／フィールド
用アドレス発生器２７４から発生されるアドレスポイン
タの最下位ビットの値に従ってサーチウィンドウバッフ
ァメモリ２０５へのデータの書込を禁止する書込禁止回
路２７７と、バッファメモリ２０５からの画素データ読
出時の読出アドレスを発生するリードアドレス発生器２
７９を含む。フィールド／フィールド用アドレス発生器
２７２およびフレーム／フィールド用アドレス発生器２
７４は画面形式指定信号φＰＴに従って一方のみが活性
状態とされる。この画面形式指定信号φＰＴに従ってア
ドレス発生器２７２および２７４の一方が活性化される
構成は、先の第１および第２の画面形式変換回路の構成
においても同様である。
【０３２０】サーチウィンドウバッファメモリ２０５
は、行および列のマトリックス状に配列された複数のメ
モリセル（たとえばＳＲＡＭセル）を有するメモリセル
アレイ２８０と、データ書込時に画面形式変換回路２０
７のセレクタ２７６を介して与えられる書込アドレスポ
インタに従ってメモリセルアレイ２８０内のメモリセル
を選択し、選択されたメモリセルへ入力画像画素データ
を書込む書込制御回路２８２と、データ読出時にリード
アドレス発生器２７９から与えられたアドレスポインタ
に従ってメモリセルアレイ２８０から対応のメモリセル
を選択し、その記憶データを読出す読出制御回路２８４
を含む。書込制御回路２８２および読出制御回路２８４
はそれぞれクロック信号φＣＷおよびφＲＷに従って動
作する。書込制御回路２８２は、書込禁止回路２７８が
書込禁止を示すとき外部から画素データが与えられてい
てもデータの書込を実行しない。
【０３２１】フィールド／フィールド用アドレス発生器
２７２は図１１５に示すライトアドレス発生器２２０と
同じ構成を備える。メモリセルアレイ２８０は、サーチ
ウィンドウのデータを格納するために４８行１６列に配
置されたメモリセルを備えると仮定する。フィールド形
式の画像画素データ列が与えられた場合には、フィール
ド／フィールド用アドレス発生器２７２が活性化され、
書込制御回路２８２の制御の下にフィールド形式画像の
画素データ列がメモリセルアレイ２８０内へ順次先に説
明したものと同様にして書込まれる。フレーム形式の画
像の画素データ列が与えられた場合、フレーム／フィー
ルド用アドレス発生器２７４の発生するアドレスポイン
タに従って画素データの書込が実行される。このときフ
レーム／フィールド用アドレス発生器２７４の発生する
アドレスに従って１行に対する画素データの書込が行な
われた場合、次の行に対する書込はフレーム内の別のフ
ィールドの画素データであり、データの書込が禁止され
る。すなわち、フレーム／フィールド用アドレス発生器
２７４が発生するアドレスに従ってフレーム形式画像の
うち１つのフィールド（偶数フィールドまたは奇数フィ
ールド；第１フィールドまたは第２フィールド）の画素
データが抽出され、この１つのフィールドに対してのみ
書込制御回路２８２によりメモリセルアレイ２８０への
データ書込が行なわれ、別のフィールドに対しては書込
禁止回路２７８の制御の下に画素データの書込が禁止さ
れる。したがって、メモリセルアレイ２８０においては
入力される画像の形式がフレーム形式およびフィールド
形式いずれであってもフィールド形式の画像の画素デー
タが格納される。
【０３２２】リードアドレス発生器２７９は図１１８に
示すリードアドレス発生器２３５と同様の構成を備え、
メモリセルアレイ２８０において、各列ごとに順次メモ
リセルが選択されるようにアドレスを発生する。読出制
御回路２８４は読出クロック信号φＲＷに従ってリード
アドレス発生器２７９からのアドレスに従ってメモリセ
ルアレイ２８０内のメモリセルを選択し、その選択され
たメモリセルが有する画素データを読出す。したがって
読出制御回路２８４からはフィールド形式の画像の画素
データ列が順次出力される。
【０３２３】図１２６は図１２５に示すフレーム／フィ
ールド用アドレス発生器２７４の具体的構成を示す図で
ある。図１２６において、フレーム／フィールド用アド
レス発生器２７４は、ライトクロック信号φＣＷをカウ
ントしそのカウント値を列アドレスポインタＡＰＹＷと
して発生する１６進カウンタ２９２と、１６進カウンタ
２９２のカウントアップ信号φＵＰＹをカウントする７
ビットカウンタ（９５進カウンタ）２９４を含む。７ビ
ットカウンタ２９４は、最下位ビット（ＬＳＢ）のみを
含む１ビットカウンタ２９６と、残りの上位６ビットカ
ウント値を出力する６ビットカウンタ２９８を含む。１
ビットカウンタ２９６のカウント値は書込禁止回路２７
８へ書込禁止指示信号として与えられる。この１ビット
カウンタ２９６のカウント値（ＬＳＢ）が“１”のとき
書込禁止回路２７８は書込禁止が指定されたとして書込
制御回路２８２によるデータ書込動作を禁止する。６ビ
ットカウンタ２９８のカウント値が行アドレスポインタ
ＡＰＸＷとして出力される。次にこの図４７に示すフレ
ーム／フィールド用アドレス発生器２７４の動作をその
動作タイミング図である図１２７を参照して説明する。
【０３２４】初期時においては１６進カウンタ２９２お
よび７ビットカウンタ２９４のカウント値はともに０に
設定される。１６進カウンタ２９２はライトクロック信
号φＣＷをカウントして列アドレスポインタＡＰＹＷを
発生する。この１６進カウンタ２９２のカウント値が１
５に到達すると１行すなわち第０行の１６画素のデータ
の書込が完了したことになる。この書込まれた画素デー
タは第１フィールドに属している。
【０３２５】次に１６進カウンタ２９２のカウント値が
０に戻る。この１６進カウンタ２９２のカウント値の初
期値への復帰に応答して７ビットカウンタ２９４のカウ
ント値が１増分される。このときには、最下位ビットＬ
ＳＢを出力する１ビットカウンタ２９６のカウント値が
１となり、６ビットカウンタ２９８のカウント値は変化
しない。したがって行アドレスポインタＡＰＸＷは０を
維持する。このとき、１ビットカウンタ２９６のカウン
ト値（ＬＳＢ）が１であるため、書込禁止回路２７８は
書込制御回路２８２の書込動作を禁止する。これにより
１６進カウンタ２９２のカウント値が１５に到達するま
での期間画素データの書込が禁止され、第２フィールド
に属する画素データの書込が禁止される。
【０３２６】次いで再び１６進カウンタ２９２のカウン
ト値が０に復帰すると、カウントアップ信号φＵＰＹに
従って７ビットカウンタ２９４のカウント値が１増分さ
れる。これにより１ビットカウンタ２９６のカウント値
（ＬＳＢ）が０となり、６ビットカウンタ２９８のカウ
ント値が１となる。この１ビットカウンタ２９６のカウ
ント値（ＬＳＢ）が０であるため、書込禁止回路２７８
は書込禁止を解除する。これにより書込制御回路２８２
はフレーム形式の画像の画素データ列を順次書込む。こ
のとき書込まれる画素データは第１フィールドに属して
おり、第１行に書込まれる。
【０３２７】次いで再び１６進カウンタ２９２のカウン
ト値が１５に到達し、１行の画素データの書込が完了す
るとカウントアップ信号φＵＰＹが発生される。これに
より７ビットカウンタ２９４のカウント値が１増分さ
れ、１ビットカウンタ２９６のカウント値が１となり、
６ビットカウンタ２９８のカウント値は１を維持する。
したがってこの場合には、１ビットカウンタ２９６のカ
ウント値１に従って画素データの書込が禁止される。以
降この動作を繰返すことによりフレーム形式の画像の画
素データ列のうち第２フィールドの画素データに対する
書込が禁止され、第１フィールドの画素データのみがメ
モリセルアレイ２８０内に書込まれる。
【０３２８】すなわち、図１２８に示すようにフレーム
形式画像２９０から必要とされる第１フィールドの画素
データのみを選択してメモリセルアレイ２８０内へ書込
むことにより、第１フィールド画素データのみでサーチ
ウィンドウを形成することができ、フレーム形式の画像
の画素データ列からフィールド形式画像の画素データを
得ることができる。
【０３２９】データの読出は、先に示したフィールド／
フィールド画像のデータ読出動作（図１２２（Ｂ）参
照）と同じである。
【０３３０】上述のようにフレーム形式画像から必要と
されるフィールドの画像データのみを抽出してメモリセ
ル内へ格納することにより、入力画像データの画像形式
にかかわらず常にフィールド単位で動きベクトルを検出
することが可能となる。
【０３３１】［データバッファの構成］図１２９はプロ
セッサアレイ内に含まれるサイドウィンドウブロックデ
ータを格納するためのデータレジスタの構成を示す図で
ある。図１２９において、データレジスタ（バッファ）
ＤＬは、複数の縦続接続されたデータ転送機能を備える
レジスタを含む。複数のレジスタは２つずつグループに
分割される。図１２９においては２つのレジスタグルー
プＧ♯１、およびＧ♯ｎを代表的に示す。レジスタグル
ープＧ♯１、…、Ｇ♯ｎはそれぞれ縦続接続されたレジ
スタＲＧ１およびＲＧ２を含む。これらのレジスタグル
ープＧ♯１〜Ｇ♯ｎは一方方向に沿って図示しないクロ
ック信号に応答してサーチウィンドウ画素データを伝達
する機能を備える。
【０３３２】データバッファＤＬはさらに、各レジスタ
グループＧ♯１〜Ｇ♯ｎの出力のいずれかを選択信号φ
ＳＥＬに従って選択するセレクタ３００を含む。この選
択信号φＳＥＬは外部から与えられる。このセレクタ３
００により、データバッファＤＬのレジスタの段数を変
更することができる。たとえばレジスタグループＧ♯１
が選択された場合、このデータバッファＤＬのレジスタ
の段数は２であり、サーチウィンドウ画素データを２画
素格納することができる。レジスタグループＧ♯ｎが選
択された場合には、このデータバッファＤＬはそこに含
まれるレジスタの段数だけサーチウィンドウ画素データ
を格納することができる。
【０３３３】データバッファＤＬは、サイドウィンドウ
ブロックの画素データを格納する（図８参照）。したが
って、データバッファに含まれるレジスタの段数を変更
することによりサイドウィンドウブロックのサイズを変
更することができ、応じてサーチウィンドウのサイズ、
すなわちサーチエリアの範囲を変更することができる。
これにより仕様に応じてサーチエリアが変更されても容
易に対応することができる。なお、レジスタグループに
含まれるレジスタの数およびレジスタグループの数は任
意である。
【０３３４】［データバッファの変更例１］図１３０は
データバッファの変更例を示す図である。図１３０にお
いて、データバッファＤＬは縦続接続された複数のレジ
スタＲＧａ〜ＲＧｎを含む。これらのレジスタＲＧａ〜
ＲＧｎを介してデータ転送が可能である。レジスタＲＧ
ａ〜ＲＧｎの出力部に活性化信号φａ〜φｎに応答して
導通する選択ゲートＳＥＬａ〜ＳＥＬｎがそれぞれ設け
られる。外部から与えられる選択信号φａ〜φｎのうち
のいずれか１つが活性状態とされる。導通状態とされた
選択ゲートＳＥＬｉは、対応のレジスタＲＧｉの出力を
データ線３０２へ伝達する。このデータ線３０２は要素
プロセッサアレイ内における同じ線形プロセッサアレイ
の最下流の要素プロセッサＰＥｍの入力部に接続され
る。
【０３３５】図１３０に示す構成に従えば、選択信号φ
ａ〜φｎに従ってデータバッファのレジスタ段数をレジ
スタ単位で設定することができ、より柔軟にサーチエリ
アの仕様変更に対処することができる。
【０３３６】［データバッファの他の構成例］図１３１
は、データバッファの他の具体的構成を示す図である。
図１３１において、データバッファＤＬは、サーチウィ
ンドウ画素データを入力する入力回路３１０と、入力回
路３１０から与えられるサーチウィンドウ画素データを
各ファイルに格納する複数のファイルを備えるレジスタ
ファイル３１２と、レジスタファイル３１２へのデータ
書込時におけるライトアドレスポインタを発生するライ
トアドレス発生回路３１６と、レジスタファイル３１２
からのデータ読出時に用いられるリードアドレスポイン
タを発生するリードアドレス発生回路３１４と、レジス
タファイル３１２からのリードアドレス発生回路３１４
により指定されたファイルの内容を読出す出力回路３１
８と、リードアドレス発生回路３１４の初期アドレスを
設定する初期アドレス設定回路３１９を含む。レジスタ
ファイル３１２は、たとえばＳＲＡＭセルを用いて構成
される、１ファイルに１画素データを格納する。ライト
アドレス発生回路３１６およびリードアドレス発生回路
３１４は、それぞれライトクロック信号φＷおよびリー
ドクロック信号φＲに従ってアドレスを順次１ずつ増分
または減分する。このデータバッファＤＬの構成におい
ては、データの読出が行なわれた後にデータの書込が実
行される。読出すべきデータが新たに与えられたデータ
で変更されるのを防止するためである（ただしリードア
ドレスとライトアドレスが同じアドレスを指定するよう
に設定される場合）。次に図１３１に示すデータバッフ
ァの動作を図１５２を合わせて参照して説明する。
【０３３７】図１５２においては、レジスタファイル３
１２のファイル数が８であり、８個のファイルにそれぞ
れアドレス０ないし７が割り当てられている構成が一例
として示される。また図１５２においては、初期アドレ
ス設定回路３１９は、リードアドレス発生器３１４の初
期アドレスとしてアドレス４を指定している。
【０３３８】ライトアドレス発生回路３１６は、ライト
クロック信号φＷに従ってアドレス０から順次書込アド
レスを指定する。このライトアドレス発生回路３１６か
らのライトアドレスポインタに従って入力回路３１０は
与えられたサーチウィンドウ画素データをレジスタファ
イル３１２における対応のファイルに書込む。したがっ
てレジスタファイル３１２においてアドレス０、１、…
に対し入力されたサーチウィンドウ画素データＳＹ１、
ＳＹ２、…が順次書込まれる。リードアドレス発生回路
３１４は、リードクロック信号φＲに従って、初期アド
レス設定回路３１９により設定された初期アドレス４か
ら順次アドレスを指定する。リードアドレス発生回路３
１４が発生するリードアドレスポインタも０になると、
レジスタファイル３１２のアドレス０に格納された画素
データＳＹ１が出力回路３１８により読出される。以降
順次レジスタファイル３１２に格納された画素データＳ
Ｙ２、ＳＹ３、…がリードクロック信号φＲに従って読
出される。したがってこの構成においては、入力サーチ
ウィンドウ画素データは５クロックサイクル遅れて出力
されることになる。したがってこの初期アドレス設定回
路３１９によるリードアドレスの初期アドレスを変更す
ることにより、このデータバッファの遅延時間を変更す
ることができ、このデータバッファに格納される有効サ
ーチウィンドウ画素データの数は変更することができ、
サーチエリア（サーチウィンドウ）の垂直方向のサイズ
を変更することができる。データバッファの遅延時間を
変更することによりサーチエリアの垂直方向のサイズが
変更されることについて以下に具体的に説明する。
【０３３９】図１３３（Ａ）に示すように、ライトアド
レスポインタＷＰがアドレス４を示しているとき、リー
ドアドレスポインタＲＰがアドレス０を示す状態を考え
る。この状態においては、レジスタファイル３１２にお
いてはサーチウィンドウ画素データＳＹ１〜ＳＹ５が格
納されている。
【０３４０】図１３３（Ｂ）に示すようにライトアドレ
スＷＰが７を示すとき、リードアドレスＲＰはアドレス
３を示す。この状態においてはアドレス０、１および２
のファイルに格納された画素データＳＹ１〜ＳＹ３は既
に読出されている。したがって画素データＳＹ４を読出
す前には、レジスタファイル３１２においては画素デー
タＳＹ４〜ＳＹ８の画素データが有効画素データ（これ
から読出されるべき画素データ）として格納されてい
る。
【０３４１】図１３３（Ｃ）に示すようにさらにクロッ
クサイクルが進み、ライトアドレスポインタＷＰがアド
レス３を示すとき、リードアドレスポインタＲＰはアド
レス７を示している。この状態においては、アドレス４
ないし６に格納された画素データＳＹ５〜ＳＹ７は既に
読出されており、消費された画素データである。この状
態においても、レジスタファイル３１２に格納された画
素データＳＹ８〜ＳＹ１２が有効画素データとなる。
【０３４２】次のサイクルにおいては、図１３３（Ｄ）
に示すようにライトアドレスポインタＷＰがアドレス４
を指定し、リードアドレスポインタＲＰがアドレス０を
指定する。この状態においては画素データＳＹ９〜ＳＹ
１３が有効画素データとなる。
【０３４３】すなわち、入力サーチウィンドウ画素デー
タはレジスタファイル３１２内のすべてのファイル（図
示の例では８個のファイル）に格納されるが、有効サー
チウィンドウ画素データの数はすべてのレジスタファイ
ルの数以下となる（図示の例では５）。このレジスタフ
ァイル３１２内に格納される有効サーチウィンドウ画素
データの数は初期アドレス設定回路３１９が指定する初
期アドレスに１加えた値と等しくなる。したがってこの
レジスタファイル３１２は図１３３（Ｅ）に示すように
５段のレジスタＲＧ１〜ＲＧ５を縦続接続したシフトレ
ジスタと等価な構成となる。データバッファ内には図８
に示すサイドウィンドウブロックの画素データが格納さ
れる。この図１３３（Ｅ）に示すレジスタの段数はサイ
ドウィンドウブロックの垂直方向の画素数に等しい。し
たがって図１３１に示す構成を利用することにより、サ
イドウィンドウブロックの垂直方向の長さを変更するこ
とができ、応じてサーチウィンドウの垂直方向の長さを
調節することができる。
【０３４４】上述の構成により、任意のサーチエリアの
サイズに対して柔軟に対処することが可能となる。
【０３４５】［階層化動きベクトル検出方式］図１３４
はこの発明に従う階層化動きベクトル検出方式に用いら
れるサーチエリアおよびテンプレートブロックの構成を
示す図である。図１３４において、テンプレートブロッ
ク３５０は、先に説明した全探索方式動きベクトル検出
装置において用いられるものと同様、１６画素（行）×
１６画素（列）の画素で構成される。動きベクトル探索
範囲は水平および垂直方向ともに±６４画素である。し
たがってサーチエリア３５２は、（６４＋１６＋６４）
×（６４＋１６＋６４）＝１４２×１４２画素で構成さ
れる。
【０３４６】階層化動きベクトル検出方式においては、
２段階で動きベクトルの探索が行なわれる。第１段階で
はサーチエリア３５２内の評価点（変位ベクトルに対応
し、評価関数値が求められる点：（−６４，−６４）〜
（６４，６４）の各点）を間引いてブロックマッチング
処理を行なって評価関数値を算出する。算出された評価
関数値から最も良い相関度を示す最適評価関数値および
対応の変位ベクトルを求める。この最適評価関数値およ
び対応の変位ベクトルの検出を複数の予測モードそれぞ
れに対して並列に実行する。次に具体的に第１段階のブ
ロックマッチング処理について説明する。
【０３４７】図１３５（Ａ）に示すように、まず、評価
点（−６４，−６４）のサーチウィンドウブロック３５
４ａのテンプレートブロック３５０に対する評価関数値
が算出される。この評価関数値の算出動作は先の全探索
方式の動きベクトル検出装置において述べたものと同
様、対応の画素間の差分絶対値の算出および求められた
差分絶対値の総和が求められる。この評価関数値として
は差分絶対値和に代えて差分自乗和などの他の評価関数
値が用いられてもよい。
【０３４８】次いで、図１３５（Ｂ）に示すように、評
価点（−６４，−６３）〜（−６４，−５７）の７評価
点がスキップされ（間引かれ）、評価点（−６４，−５
６）に対応するサーチウィンドウブロック３５４ｂの評
価関数値が算出される。７つの評価点をスキップしての
評価関数値算出を繰返し、サーチエリア３５２の下部の
評価点（６４，６４）の評価関数値の算出が完了する
と、再度サーチエリア３５２の図の上部側からの評価関
数値算出が行なわれる。評価点列変換時においては、図
１３５（Ｃ）に示すように、水平方向に７画素分評価点
がスキップされ、次に評価関数値が算出される評価点は
（−５６，−６４）となる。以降垂直方向に７画素分ず
つ評価点をスキップして評価関数値を算出し、サーチエ
リア３５２の下部に評価点に到達すると、水平方向に７
画素分の評価点をスキップして再度サーチエリア３５２
の上部から順次評価関数値を算出する。
【０３４９】図１３５（Ａ）〜（Ｃ）に示す一連の動作
を繰返すと、図１３６に示すように、サーチエリア３５
２内のすべての代表評価点Ｅ（評価偶数値が算出される
評価点であり、水平および垂直方向の８評価点ごとに配
置された評価点）に対する評価関数値が算出される。こ
れらの代表評価点Ｅの評価関数値から最も高い相関度を
示す評価関数値を検出し、対応の評価点Ｅｓｔが決定さ
れる。この最適代表評価点Ｅｓｔは複数の予測モードそ
れぞれに対して求められる。以上の一連の動作が第１段
階の概略探索動作シーケンスであり、次に第２段階の探
索動作が行なわれる。
【０３５０】第２段階の探索動作においては、図１３７
に示すように、最適代表評価点Ｅｓｔの周辺領域（全探
索領域）３５６をサーチエリアとし、この周辺領域３５
６内のすべての評価点に対する探索が行なわれる。周辺
領域３５６は、少なくともスキップされた評価点を包含
する。図１３７に示す構成では、周辺領域３５６は探索
範囲を最適代表評価点を基準として水平および垂直±１
６とする。したがって周辺領域３５６は３２×３２評価
点を含む。この周辺領域３５６内の３２×３２＝９３１
の評価点すべてに対し評価関数値の算出を行ない、この
算出された評価関数値に従って最適評価点を求め、この
最適評価点に対応する変位ベクトルを動きベクトルとし
て決定する。この全探索動作が複数の予測モードそれぞ
れに対して並列に実行される。
【０３５１】第１段階での評価点の数は（８＋１＋８）
×（８＋１＋８）＝１７×１７＝２８９であり、第２段
階での評価点の数は３２×３２＝１０２４であり、合計
１３１３となる。したがって全探索方式に比べて広い画
像領域をサーチエリアとして動きベクトル検出を行なう
ことができ、また複数の予測モードそれぞれに対し並列
に動きベクトルが決定されるため、装置規模を増大させ
ることなく効率的に動きベクトルを決定することができ
る。次に具体的構成について説明する。
【０３５２】［階層探索方式動きベクトル検出装置の第
１の実施例］図１３８は、階層探索方式動きベクトル検
出装置の第１の実施例の構成を概略的に示す図である。
図１３８において、階層探索方式動きベクトル検出装置
は、サーチエリア内の代表評価点に対する評価関数値を
フィールド予測モード、上サブテンプレートブロック予
測モード、および下サブテンプレートブロック予測モー
ドそれぞれに従って同時に算出し、これら算出した評価
関数値ｅｆ、ｅｕおよびｅｌを対応の変位ベクトル（評
価点位置を表わす）ｖｆ、ｖｕおよびｖｌとともに比較
選択部４０４へ与える粗探索演算部４０２を含む。この
粗探索演算部４０２は、その具体的構成は後に説明する
が、図１３５（Ａ）ないし（Ｃ）および図１３６を参照
して説明した第１段階の探索動作を実行する。ここで、
動きベクトル検出装置はフィールドを単位として動きベ
クトルを検出する。フィールド予測モードに従って算出
される評価関数値および変位ベクトルをｅｆおよびｖｆ
で示し、上サブテンプレートブロック予測モードに従っ
て算出される評価関数値および対応の変位ベクトルをｅ
ｕおよびｖｕで表わし、下サブテンプレートブロック予
測モードに従って算出される評価関数値および対応の変
位ベクトルをｅｌおよびｖｌで表わす。
【０３５３】比較選択部４０４は、粗探索演算部４０２
からの評価関数値ｅｆ、ｅｕおよびｅｌならびに変位ベ
クトルｖｆ、ｖｕおよびｖｌを受け、フィールド予測モ
ード、上サブテンプレートブロック予測モード、および
下サブテンプレートブロック予測モードそれぞれに対す
る最適代表評価点を決定し、各予測モードの最適代表評
価点を示す変位ベクトルｖｆｓｔ、ｖｕｓｔおよびｖｌ
ｓｔを出力する。最適変位ベクトルｖｆｓｔ、ｖｕｓｔ
およびｖｌｓｔは、それぞれフィールド予測モードによ
る最適変位ベクトル、上サブテンプレートブロック予測
モードにおける最適変位ベクトルおよび下サブテンプレ
ートブロック予測モードにおける最適変位ベクトルを表
わす。
【０３５４】動きベクトル検出装置はさらに、比較選択
部４０４から与えられた最適変位ベクトルｖｆｓｔ、ｖ
ｕｓｔおよびｖｌｓｔに従って最適代表評価点周辺領域
を各最適変位ベクトルに対して抽出し、抽出された周辺
領域において全探索を行なう密探索演算部４０６を含
む。密探索演算部４０６は、最適変位ベクトルｖｆｓ
ｔ、ｖｕｓｔおよびｖｌｓｔそれぞれに対して設けられ
た第１ないし第３の全探索演算部４１０、４１２および
４１４を含む。第１の全探索演算部４１０は、最適変位
ベクトルｖｆｓｔに従って最適代表評価点周辺領域を抽
出し、フィールド予測モード、上サブテンプレートブロ
ック予測モード、下サブテンプレートブロック予測モー
ドそれぞれに従って最適評価点を算出し、最適評価点を
表わす変位ベクトルＶｆ１、Ｖｕ１およびＶｌ１と対応
の評価関数値Ｅｆ１、Ｅｕ１およびＥｌ１を比較選択部
４０８へ与える。
【０３５５】第２の全探索演算部４１２は、上サブテン
プレートブロック予測モードに従って求められた最適変
位ベクトルｖｕｓｔに従って最適代表評価点周辺領域を
抽出し、この最適代表評価点周辺領域に対し３つの予測
モードに従って評価関数値を求め、対応の変位ベクトル
とともに比較選択部４０８へ与える。
【０３５６】第３の全探索演算部４１４は、下サブテン
プレートブロック予測モードに従って決定された最適変
位ベクトルｖｌｓｔに従って最適代表評価点周辺領域を
抽出し、この最適代表評価点周辺領域に対し全探索方式
で評価関数値算出を行ない、予測モードそれぞれに対す
る評価関数値Ｅｆ３、Ｅｕ３およびＥｌ３を対応の変位
ベクトルＶｆ３、Ｖｕ３およびＶｌ３とともに比較選択
部４０８へ与える。
【０３５７】比較選択部４０８は、合計９種類の評価関
数値Ｅｆ１、Ｅｕ１、Ｅｌ１、Ｅｆ２、Ｅｕ２、Ｅｌ
２、Ｅｆ３、Ｅｕ３およびＥｌ３から最も相関度の高い
評価関数値（最小の評価関数値を求め、対応の予測モー
ド、変位ベクトルＭＶ、および評価関数値ＥＶを出力す
る。
【０３５８】図１３９は、図１３８に示す粗探索演算部
４０２および比較選択部４０４の構成を概略的に示す図
である。図１３９において、粗探索演算部４０２は、外
部のプレーンメモリに格納された参照画像データからサ
ーチウィンドウブロックサイズの画素データを格納する
メモリセルアレイ４１２と、メモリセルアレイへの画素
データ書込時のライトアドレスポインタを発生するライ
トアドレス発生器４１４と、メモリセルアレイ４１２か
らの画素データ読出時にリードアドレスポインタを発生
するリードアドレス発生器４１６と、メモリセルアレイ
４１２から読出された１行のデータをラッチしかつ転送
する出力回路４１８と、テンプレートブロックの画素に
対応して行および列のマトリックス状に配列される要素
プロセッサを含む要素プロセッサアレイ４１９と、要素
プロセッサアレイ４１９の要素プロセッサから出力され
る差分絶対値をそれぞれ予測モードに従って総和し、各
予測モードに対応する評価関数値Σ｜ａ−ｂ｜、Σｕ｜
ａ−ｂ｜およびΣｌ｜ａ−ｂ｜を出力する総和部４２０
とを含む。要素プロセッサアレイ４１９の要素プロセッ
サのテンプレートブロック画素データ格納部へはテンプ
レートブロックデータメモリ４２５からテンプレートブ
ロック画素データが転送される。
【０３５９】比較選択部４０４は、総和部４２０からの
評価関数値を並列に受け、各予測モードに対して最適評
価点を表わす変位ベクトルｖｆｓｔ、ｖｕｓｔおよびｖ
ｌｓｔを出力する比較部４２２を含む。この比較選択部
４０４の構成は先に図３０および図２７を参照して説明
した比較部の構成と同様であり、この動作説明は繰返さ
ない。
【０３６０】図１４０は、要素プロセッサアレイ４１９
の具体的構成を示す図である。図１４０において要素プ
ロセッサアレイ４１９は、行および列のマトリックス状
に配列された要素プロセッサＰＥを含む。図１４０の水
平方向に配列された１６個の要素プロセッサＰＥ０〜Ｐ
Ｅ１５は線形プロセッサアレイＬＡを構成する。１６個
の線形プロセッサアレイＬＡ０〜ＬＡ１５が配列され
る。要素プロセッサＰＥ（ＰＥ０〜ＰＥ１５）は自身が
属する線形プロセッサアレイＬＡ（ＬＡ０〜ＬＡ１５）
において隣接（図１４０の右側）の要素プロセッサへサ
ーチウィンドウブロック画素データおよびテンプレート
ブロック画素データを転送することができる。
【０３６１】メモリセルアレイ４１２は、１６行１６列
に配列されたメモリセルを含む。図１４０においては、
メモリセルアレイ４１２において１６行のメモリセルに
対応して配置された１６本のワード線ＷＬ０〜ＷＬ１５
を示す。メモリセルアレイ４１２からのデータ読出時に
は１行のメモリセルのデータが同時に選択されて出力回
路４１８へ与えられる。外部のプレーンメモリからのサ
ーチウィンドウ画素データ書込時においては、装置の外
部から画素データを受けるため、先の図１１４ないし図
１２７に示すように１本のワード線を選択し、この選択
されたワード線へ順次画素データが書込まれる。このメ
モリセルアレイ４１２は、好ましくはＳＲＡＭセルのア
レイで構成される（高速アクセスを可能とするためであ
る）。
【０３６２】図１４１は、要素プロセッサアレイ４１９
に含まれる要素プロセッサＰＥ１５の構成を示す図であ
る。図１４１において、要素プロセッサＰＥ１５は、出
力回路４１８からのサーチウィンドウ画素データを格納
しかつ転送するデータレジスタ４３１と、テンプレート
ブロックデータメモリ４２５からのテンプレートブロッ
ク画素データを格納するためのデータレジスタ４３２
と、データレジスタ４３１および４３２の格納データの
差分絶対値を求める差分絶対値回路４３３を含む。この
図１４１に示す要素プロセッサＰＥ１５の構成は、図２
０に示す要素プロセッサの構成と同じであり、単にデー
タバッファからサーチウィンドウ画素データを受ける代
わりに出力回路４１８から画素データを受ける点が異な
っているだけであり、それ以外の動作は同様である。デ
ータバッファが設けられていないため、サーチウィンド
ウ画素データは線形プロセッサアレイＬＡ（ＬＡ０〜Ｌ
Ａ１５）内においてのみ転送される。次にこの図１４０
に示すメモリセルアレイから要素プロセッサへのデータ
転送動作について図１４２を併せて参照して説明する。
【０３６３】図１４２（Ａ）に示すように、要素プロセ
ッサアレイ４１９においては、変位ベクトル（−６４，
−６４）のサーチウィンドウブロック３５４ａが格納さ
れている状態を考える。このとき図１３９に示すライト
アドレス発生器４１４は、行アドレス０から行アドレス
７まで順次変化させ、行アドレス０ないし７の各行にサ
ーチエリア３５２内の第−４８行ないし第−４１行の１
６個の画素データを格納する。この状態では、メモリセ
ルアレイ４１２においては、変位ベクトル（−５６，−
６４）の画素データが格納されている。
【０３６４】変位ベクトル（−６４，−６４）に対する
評価関数値の算出が完了すると、リードアドレス発生器
４１６からのリードアドレスポインタＲＰが０から７ま
で順次発生される。行アドレス０には第−４８行の画素
データが格納されている。１行の画素データを読出して
出力回路４１８を介して要素プロセッサアレイ４１９へ
伝達することにより、第−４８行ないし第−４１行の画
素データが順次要素プロセッサアレイ４１９内に格納さ
れる。このとき要素プロセッサアレイ４１９内において
は、サーチウィンドウブロック画素データの隣接要素プ
ロセッサ間の転送が実行されている。したがって行アド
レス７の第−４１行の画素データが要素プロセッサアレ
イ４１９に格納されたとき、要素プロセッサアレイ４１
９においては変位ベクトル（−５６，−６４）の画素デ
ータが全て格納されている。１行の画素データの要素プ
ロセッサアレイ４１９への格納と同時に１行ずつ画素デ
ータが要素プロセッサアレイ内をシフトされているため
である。
【０３６５】このメモリセルアレイ４１２からの画素デ
ータ読出と並行してライトアドレス発生器４１４からの
ライトアドレスポインタＷＰが行アドレス８から１５へ
変化し、第−４０行ないし第−３３行の画素データが格
納される。この変位ベクトル（−５６，−６４）のサー
チウィンドウブロック３５４ｂに対する評価関数値の算
出が完了すると、次いでメモリセルアレイ４１２からは
リードアドレスポインタＲＰに従って行アドレス８ない
し１５の画素データが行単位で順次読出されて要素プロ
セッサアレイ４１９へ与えられる。これにより要素プロ
セッサアレイ４１９においては変位ベクトル（−４８，
−６４）に対応する画素データが格納される。このデー
タ読出動作と並行してライトアドレスポインタＷＰに従
って行アドレス０ないし７の位置に第−３２行ないし第
−２５行の画素データが格納される。以降、上述の動作
を繰返すことによりサーチエリア３５２内の代表評価点
に対する評価関数値の算出が実行される。
【０３６６】画素データ読出を行単位で実行し、要素プ
ロセッサアレイ４１９内へシフトさせることによりサー
チウィンドウブロックの半分の画素データを読出すだけ
で次の代表評価点に対するサーチウィンドウブロックを
要素プロセッサアレイ４１９内に格納することができ
る。
【０３６７】図１４３は比較選択部４０４からの最適代
表評価点に対応する変位ベクトルｖｆｓｔ、ｖｕｓｔお
よびｖｌｓｔに従って密探索演算部４０６に対する周辺
領域画素データを転送するための構成を示す図である。
図１４３において、データ転送制御系は、粗探索演算部
４０２における最適代表評価点検出動作完了を検出する
と（サーチエリア内の代表評価点の数は予め定められて
おり、粗探索動作サイクルを規定するクロック信号をカ
ウントすることにより容易に識別することができる）、
読出制御回路４５２を活性化するとともに、第１の全探
索演算部用メモリ４５５ａ、第２の全探索演算部用メモ
リ４５５ｂ、および第３の全探索演算部用メモリ４５５
ｃのデータ書込タイミングおよびアドレスを発生する入
出力制御回路４５４を含む。
【０３６８】読出制御回路４５２は、活性化時には、最
適代表評価点に対応する変位ベクトルｖｆｓｔ、ｖｕｓ
ｔおよびｖｌｓｔを順次デコードし、この変位ベクトル
周辺領域を含むアドレスを発生し、参照画像メモリ４５
０から変位ベクトルｖｆｓｔ、ｖｕｓｔおよびｖｌｓｔ
それぞれの周辺領域画素データを順次読出す。この参照
画像メモリ４５０から読出された周辺領域画素データは
入出力制御回路４５４の制御の下にメモリ４５５ａ、４
５５ｂおよび４５５ｃへ順次格納される。このメモリ４
５５ａ〜４５５ｃへの画素データ格納動作と並行してメ
モリ４５５ａ〜４５５ｃにおいてはその格納データの読
出が実行され、それぞれ対応の第１の全探索演算部、第
２の全探索演算部および第３の全探索演算部へ周辺領域
画素データが転送される。メモリ４５５ａ〜４５５ｃは
周辺領域の画素データすべてを格納する（３２×３２評
価点画素データであり、それほど大きな記憶容量は要求
されない）。この全探索演算部用メモリ４５５ａ〜４５
５ｃへ格納されたデータは、密探索演算部４０６におけ
る探索動作に同期してその格納画素データが読出されて
対応の全探索演算部の入力部へ伝達される。第１の全探
索演算部４１０、第２の全探索演算部４１２、および第
３の全探索演算部４１４の構成は先に図２８を参照して
説明した動きベクトル検出装置のそれと同じである。単
にサーチエリアのサイズが異なっているだけであり、同
様の動作を行なって複数の予測モード（フィールド予測
モード、上サブテンプレートブロック予測モード、およ
び下サブテンプレートブロック予測モード）に従って評
価関数値算出を実行する。これにより、それぞれ複数の
予測モードに対応する変位ベクトルが出力される。
【０３６９】比較選択部４０８は、この密探索演算部４
０６から与えられる９種類の最適変位ベクトルに対応す
る評価関数値の最小値を求め、この最小評価関数値およ
びそれに対応する変位ベクトルを動きベクトルＭＶおよ
び評価関数値ＥＶとして出力する。この構成は、単に９
入力のうちの最小値を求めるだけであり、容易に実現す
ることができる。
【０３７０】［階層探索方式動きベクトル検出装置の第
２の実施例］図１４４は、階層探索方式動きベクトル検
出装置の第２の実施例の構成を示す図である。図１４４
に示す動きベクトル検出装置は、密探索演算部４０６
が、３つの予測モードそれぞれについての評価関数値お
よび最適変位ベクトルのみ、すなわち３種類の評価関数
値および最適変位ベクトルのみを出力する点が図１３８
に示す構成と異なっている。
【０３７１】密探索演算部４０６は、並列に設けられた
第１、第２および第３の全探索演算部４６０、４６２お
よび４６４を含む。第１の全探索演算部４６０は、比較
選択部４０４から与えられるフィールド予測モードに従
って決定された最適代表評価点に対応する変位ベクトル
ｖｆｓｔを中心評価点としてその周辺領域に含まれるす
べての評価点に対してフィールド予測モードに従ってブ
ロックマッチング処理を行ない、最適評価点に対応する
変位ベクトルｖｆおよびその評価関数値Ｅｆを求める。
【０３７２】第２の全探索演算部４６２は、比較選択部
４０４から与えられる上サブテンプレートブロック予測
モードに従って決定された最適代表評価点に対応する変
位ベクトルｖｕｓｔを受け、その最適代表評価点を中心
とする周辺領域に含まれるすべての評価点に対し上サブ
テンプレートブロック予測モードに従って最適評価点を
求め、この求めた最適評価点に対応する変位ベクトルＶ
ｕ、および評価関数値Ｅｕを出力する。
【０３７３】第３の全探索演算部４６４は、比較選択部
４０４からの下サブテンプレートブロック予測モードに
従って決定された最適代表評価点に対応する変位ベクト
ルｖｌｓｔに従って、この変位ベクトルｖｌｓｔが示す
評価点を中心とする周辺領域に含まれる評価点すべてに
対し下サブテンプレートブロック予測モードに従って最
適評価点を求め、対応の変位ベクトルＶｓ、および評価
関数値Ｅｓを出力する。
【０３７４】比較選択部４０８は、密探索演算部４０６
から出力される最適変位ベクトルＶｆ、ＶｕおよびＶｓ
ならびに評価関数値Ｅｆ、ＥｕおよびＥｓを受け、これ
ら３つの評価関数値Ｅｆ、ＥｕおよびＥｓのうち最も高
い類似度を示す（最も小さい）評価関数値を求め、その
最小評価関数値ＥＶおよび対応の変位ベクトルを動きベ
クトルＭＶとして出力する。
【０３７５】図１４５は、第１の全探索演算部４６０の
構成を説明するための図である。図１４５（Ａ）に示す
ように、フィールド予測モードに従って評価関数値を決
定する場合、テンプレートブロック４７２のサイズが１
６画素×１６画素であり、サーチウィンドウブロック４
７０のサイズも同様１６画素×１６画素となる。サーチ
ウィンドウブロック４７０およびテンプレートブロック
４７２の対応の画素の差分絶対値の総和が求められる。
【０３７６】図１４５（Ｂ）に示すように、探索範囲は
３２画素×３２画素である（探索範囲が水平および垂直
方向±８のとき）。サーチウィンドウのサイズは３２画
素×１６画素である。第１の全探索演算部４６０は、図
４に示す構成と同様のプロセッサアレイを含む。要素プ
ロセッサ群は１６行１６列に配列され、データバッファ
群が８行１６列の画素データを格納するように配列され
る。順次サーチエリア４７４内のサーチウィンドウ画素
データをシフトさせて評価関数値の算出を行なう。
【０３７７】図１４６は、第２の全探索演算部の構成を
概略的に示す図である。第２の全探索演算部４６２はテ
ンプレートブロックは８画素（行）×１６画素（列）の
サイズを備える。１６画素×１６画素のテンプレートブ
ロックの上半分のブロックに含まれる画素データのみが
用いられるためである。この場合、サーチウィンドウブ
ロックも同様８画素（行）×１６画素（列）のサイズと
なる。探索範囲が３２画素×３２画素の場合、上サブテ
ンプレートブロック予測モードにおいては、３２画素×
３２画素の領域において、下側８行の画素データは利用
されない（１６画素×１６画素のブロックを単位として
評価関数値の算出が行なわれるためである）。すなわち
サーチウィンドウ４７６において最下部にサーチウィン
ドウブロック４７７が到達した場合、この３２画素×３
２画素の探索範囲における残りの領域４７８の画素デー
タは利用されない。したがってこの上サブテンプレート
ブロック予測モードにおけるサーチエリア４７９は、２
４画素行×３２画素列のサイズを備える。第２の全探索
演算部４６２は、図４に示す構成と同様の構成を備える
が、要素プロセッサ群が８行１６列に配列され、データ
バッファ群が１６行１６列の画素データを格納するよう
に配置される。このサーチエリア４７９内の画素データ
を順次シフトして第２の全探索演算部４６２は評価関数
値の算出、および最適変位ベクトルの検出を行なう。
【０３７８】図１４７は第３の全探索演算部の構成を説
明するための図である。下サブテンプレートブロック予
測モードにおいては、１６画素×１６画素のテンプレー
トブロックのうちの下半分のブロックに含まれる画素デ
ータが利用される。したがってサーチウィンドウブロッ
ク４８２のサイズは８画素行×１６画素列となる。３２
画素行×３２画素列の周辺領域の画素データのうち、上
部８行の画素データは利用されない。たとえば図１４７
においてブロック４８２および４８３の位置に対する評
価関数値算出が行なわれる場合、ブロック４８３の画素
データは利用されない。ブロック４８２に含まれる画素
データのみが利用される。したがってこの下サブテンプ
レートブロック予測モードにおけるサーチエリア４８４
は、３２画素行×３２画素列のうち、下側２４行×３２
画素の画素データで構成される。第３の全探索演算部４
６４はしたがって図４に示す構成と同様の構成を備える
が、８行１６列に配列される要素プロセッサ群と、１６
行１６列に配列される画素データを格納するデータバッ
ファ群とを含む。サーチエリア４８４内の画素データを
順次１画素分ずつシフトして評価関数値の算出を行な
う。
【０３７９】この第２の実施例に示す構成においては、
密探索演算部４０６においては、３つの演算部が設けら
れているが、これらの３つの演算部はそれぞれ異なる予
測モードに従って最適変位ベクトルを算出しており、装
置規模を低減することができるとともに、並列に複数の
予測モードに従って最適変位ベクトルを検出し、これら
の検出された最適変位ベクトルに従って動きベクトルを
決定しているため、高速で最適な動きベクトルを検出す
ることができ、最適を予測画像を得ることができる。
【０３８０】なお、全探索演算部４６０、４６２および
４６４へのそれぞれのサーチエリアの画素データの伝達
は図６４に示す構成と同様の構成を利用することができ
る。
【０３８１】［階層探索方式動きベクトル検出装置の第
３の実施例］図１４８は階層探索方式動きベクトル検出
装置の第３の実施例を示す図である。図１４８におい
て、比較選択部４９２は、粗探索演算部４０２から与え
られる評価関数値ｅｆ、ｅｕおよびｅｌを対応の変位ベ
クトルｖｆ、ｖｕおよびｖｌを受け、最適代表評価点を
求めるとともに、最適予測モードを検出し、この検出さ
れた最適予測モードに対応する最適代表評価点に対応す
る変位ベクトルｖｓｔおよび評価関数値ｅｓｔを出力す
る。
【０３８２】密探索演算部４０６は、１つの全探索演算
部４９４を含む。全探索演算部４９４は、比較選択部４
９２から与えられた最適代表評価点に対応する変位ベク
トルｖｓｔに従ってその周辺領域に含まれる画素データ
（または評価点）のすべてに対しフィールド予測モー
ド、上サブテンプレートブロック予測モード、および下
サブテンプレートブロック予測モードに従って最適変位
ベクトルＶｆ、ＶｕおよびＶｌと対応の評価関数値Ｅ
ｆ、ＥｕおよびＥｌを決定する。この全探索演算部４９
４の構成としては、図１に示す動きベクトル検出装置の
構成を利用することができる。
【０３８３】比較選択部４０８は、この全探索演算部４
９４から与えられた評価関数値Ｅｆ、ＥｕおよびＥｌか
ら最適予測モードを決定し、その最適予測モードに対応
する変位ベクトルおよび評価関数値を動きベクトルＭ
Ｖ、および評価関数値ＥＶとして出力する。
【０３８４】図１４９は図１４８に示す比較選択部４９
２の構成の一例を示す図である。図１４９において、比
較選択部４９２は、フィールド予測モードに従って算出
された評価関数値ｅｆおよび対応の変位ベクトルｖｆを
受けて最適代表評価点に対応する変位ベクトルｖｆｓｔ
および評価関数値ｅｆｓｔを出力する第１の比較部５０
２と、上サブテンプレートブロック予測モードに従って
算出された評価関数値ｅｕおよび対応の変位ベクトルｖ
ｕを受け、最適代表評価点に対応する評価関数値ｅｕｓ
ｔおよび対応の変位ベクトルｖｕｓｔを出力する第２の
比較部５０４と、下サブテンプレートブロック予測モー
ドに従って算出された評価関数値ｅｌおよび対応の変位
ベクトルｖｌを受け、最適代表評価点に対応する変位ベ
クトルｖｌｓｔおよび対応の評価関数値ｅｌｓｔを出力
する第３の比較部５０６を含む。第１、第２および第３
の比較部５０２、５０４および５０６の構成は図２７に
示す構成と同様であり、最小の評価関数値が最適代表評
価点に対応する評価関数値として決定される。
【０３８５】比較選択部４９２はさらに、第２および第
３の比較部５０４および５０６から出力される最適評価
関数値ｅｕｓｔおよびｅｌｓｔを加算する加算回路５０
８と、加算回路５０８の出力と第１の比較部５０２から
の最適評価関数値ｅｆｓｔを比較する比較器５１０と、
比較器５１０の出力が最適評価関数値ｅｆｓｔが加算回
路５０８の出力よりも小さいことを示すとき第１の比較
部５０２からの最適評価関数値ｅｆｓｔおよび変位ベク
トルｖｆｓｔを伝達するゲート回路５１４と、比較器５
１０の出力が加算回路５０８の出力の方が大きいことを
示すとき活性化され、第２および第３の比較部５０４お
よび５０６からの評価関数値ｅｕｓｔおよびｅｌｓｔを
比較する比較器５１２と、比較器５１２の出力に従って
第２の比較部５０４からの評価関数値ｅｕｓｔおよび変
位ベクトルｖｕｓｔを第３の比較部５０６からの評価関
数値ｅｌｓｔおよび変位ベクトルｖｌｓｔの一方を通過
させるセレクタ５１６を含む。
【０３８６】図１４９に示す比較選択部４９２は、以下
の判断動作を行なっている： ｉｆ ｅｆｓｔ＜ｅｕｓｔ＋ｅｌｓｔ ｅｓｔ＝ｅｆｓｔ、ｖｓｔ＝ｖｆｓｔ ｅ１ｓｅ ｉｆ ｅｕｓｔ＜ｅｌｓｔ ｅｓｔ＝ｅｕｓｔ、ｖｓｔ＝ｖｕｓｔ ｅｌｓｅ ｅｓｔ＝ｅｌｓｔ、ｖｓｔ＝ｖｌｓｔ 図１４８に示す比較選択部４０８も図１４９に示す比較
選択部４９２と同様の構成を備える。すなわち図１４８
に示す比較選択部４０８は、図１４９に示す構成から入
力段の比較部５０２、５０４および５０６を除いた構成
を備える。
【０３８７】この第３の実施例の動きベクトル検出装置
の場合、密探索演算部において用いられる全探索演算部
は１つであり、装置規模を低減することができる。
【０３８８】［階層探索方式動きベクトル検出装置の第
４の実施例］図１５０は、階層探索方式動きベクトル検
出装置の第４の実施例の構成を示す図である。図１５０
に示す動きベクトル検出装置においては、比較選択部５
２２は、粗探索演算部４０２から与えられた評価関数値
ｅｆ、ｅｕおよびｅｌと対応の変位ベクトルｖｆ、ｖｕ
およびｖｌを受けて最適代表評価点に対応する変位ベク
トルｖｓｔおよびその最適代表評価点を与えた予測モー
ドを示す最適予測モード指示データｐｓｔを出力する。
【０３８９】密探索演算部４０４は、１つの全探索演算
部５２０を含む。全探索演算部５２０は、比較選択部５
２２から与えられた最適代表評価点に対応する変位ベク
トルｖｓｔを中心とする周辺領域をサーチエリアとして
全探索動作を行なって動きベクトルを検出する。このと
き全探索演算部５２０は、比較選択部５２２から与えら
れた最適予測モード指示データｐｓｔが指定する予測モ
ードに従ってのみブロックマッチング処理を実行して動
きベクトルを決定する。比較選択部５２２の構成として
は、図１５０に示す比較選択部４９２の構成を利用する
ことができる。すなわち、図１５０に示す第１の比較部
５０２、第２の比較部５０４、および第３の比較部５０
６は、それぞれを示す識別ビットを予測モード指定デー
タとして出力する構成が追加されればよい。これらの予
測モード識別ビットはゲート回路５１４およびセレクタ
５１６へ与えられて対応の評価関数値および変位ベクト
ルとともに選択されて出力される。これにより容易に最
適予測モード指示データを生成することができる。
【０３９０】全探索演算部５２０は、最適予測モード指
定データｐｓｔに従ってその従うべき予測モードが決定
される。全探索演算部５２０の構成としては、図１に示
す動きベクトル検出装置の構成をそのまま利用すること
ができる。すなわち、最適予測モード指示データｐｓｔ
に従って、作成された３つの予測モードに従う変位ベク
トルおよび評価関数値から１つを選択する構成が利用さ
れればよい。またこれに代えて、全探索演算部５２０の
構成としては図１３８に示す構成を利用することができ
る。この図１３８に示す密探索演算部の構成を利用する
場合には、最適予測モード指示データｐｓｔに従って第
１ないし第３の全探索演算部のうちの１つが動作状態と
される。全探索演算部５２０からはまた予測モード指示
データＰｓが出力される。この場合最適予測モード指示
データｐｓｔが利用されてこの予測モード指示信号Ｐｓ
が発生される。
【０３９１】なお、第１ないし第３の実施例の階層探索
方式動きベクトル検出装置においては図面には予測モー
ド指示データＰｓが出力されるようには示していない。
しかしながらこの予測モード指示データＰｓが各実施例
において出力されるように構成されてもよい。
【０３９２】また比較選択部５２２が最適予測モードを
決定し、その最適予測モードに従って決定された最適変
位ベクトルを検出する際に用いられる判別方法としては
図１４９に示す比較選択部と別の判別ステップが利用さ
れてもよい。
【０３９３】さらに密探索演算部４０４においては、整
数精度での動きベクトルの検出が実行されている。ハー
フペル精度などの分数精度での動きベクトルを検出する
構成が利用されてもよい。これらの分数精度での動きベ
クトルを検出する構成としては、たとえば本願発明者の
グループが既に出願している特願平５−１０５４３２号
の構成または図８６に示す構成を利用することができ
る。さらに上記第１ないし第４の階層探索方式動きベク
トル検出装置においては、フィールド単位で符号化すな
わち予測画像の検出を行なう場合の動きベクトル検出を
行なっている。この場合フレーム単位での符号化を行な
う構成が利用されてもよい。この場合には、先に図１以
降において説明した全探索方式の動きベクトル検出装置
においてフレーム予測モード、奇数フィールド予測モー
ド、および偶数フィールド予測モードに従って動きベク
トルを検出する構成を用いることができる。
【０３９４】さらに階層探索方式動きベクトル検出装置
において粗探索演算部が探索を行なう代表評価点の位置
は８画素ごとではなく、他の条件に従って評価点が間引
かれて代表評価点が決定されてもよい。また密探索演算
部の探索範囲は間引かれて評価点を最少限含めばよく、
そのサイズは任意である。
【０３９５】以上のように、複数の予測モードについて
階層探索を行なって動きベクトルを検出するように構成
したため、広範囲の領域をサーチエリアとして少ないハ
ードウェア量または演算回数で高精度で探索して動きベ
クトルを検出することができ、正確に予測画像を作成す
ることができ、高精度の符号化を実現することができ
る。
【０３９６】
【発明の効果】請求項１に係る発明においては、評価手
段が複数の予測モードそれぞれに対応する評価関数値を
並列に算出し、動きベクトル決定手段がこの評価手段の
出力に従って各予測モードに対する動きベクトルを同時
に決定するように構成したため、複数の予測モードに従
って動きベクトルをハードウェア量を増大させることな
く高速で検出することが可能となる。
【０３９７】請求項２に係る発明においては、評価手段
が現画像ブロック（テンプレートブロック）の各画素に
対応して配置されたプロセッサを有し、これらのプロセ
ッサが現画像ブロックの画素と対応の参照画像ブロック
（サーチウィンドウブロック）の画素との所定の演算
（評価関数の成分値を求める）を行なって評価関数値を
出力するように構成したため、複数の予測モードに共通
の演算を１つの回路構成を用いて実行することができ、
装置規模を低減することが可能となる。
【０３９８】請求項３に係る発明においては、複数の要
素プロセッサは一方方向に沿ってのみ格納画素データを
転送するように構成したため、１回のサーチウィンドウ
画素データの転送動作によりサーチウィンドウブロック
を書換えることができ、効率的に評価関数値を算出する
ことができるとともに画素データ転送時における電流消
費を低減することができる。
【０３９９】請求項４に係る発明においては、奇数フィ
ールド予測モード、偶数フィールド予測モードおよびフ
レーム予測モードに従って動きベクトルを検出するよう
に構成したため、フレーム単位での予測画像生成に対し
効率的に動きベクトルを決定することができる。
【０４００】請求項５に係る発明においては、上半分ブ
ロック予測モード（上サブテンプレートブロック予測モ
ード）、下半分ブロック予測モード（下サブテンプレー
トブロック予測モード）およびフィールド予測モードに
従って動きベクトルを検出するように構成したため、フ
ィールド単位での符号化時において高速かつ効率的に動
きベクトルを検出することができる。
【０４０１】請求項６に係る発明においては、現画像ブ
ロック（テンプレートブロック）画素データを格納する
プロセッサを上半分ブロックに属しかつ偶数フィールド
に属する画素に対応するプロセッサ群、上半分ブロック
に属しかつ奇数フィールドに属する画素に対応するプロ
セッサ群、下半分ブロックに属しかつ偶数フィールドに
属する画素に対応するプロセッサ群、および下半分ブロ
ックに属しかつ奇数フィールドに属する画素に対応する
プロセッサ群の４つのグループに分割し、モード指定信
号に従ってこれらのプロセッサ群のグループ構成を変更
して複数の予測モードに対応するように構成したため、
フレーム単位での符号化およびフィールド単位での符号
化いずれにも柔軟に対応することのできる汎用性の高い
動きベクトル検出装置を実現することができる。
【０４０２】請求項７に係る発明においては、画面形式
指定信号に従って入力画像データを画面形式を指定され
た画面形式に設定した後評価関数値を生成する評価手段
へ与えるように構成したため、任意の画面形式の画像デ
ータが与えられても、容易に所望の複数の予測モードに
従って動きベクトルを検出することができる。
【０４０３】請求項８に係る発明においては、プロセッ
サアレイ内に配置されたサイドウィンドウブロック画素
データの格納のためのバッファ手段の有効格納画素数を
変更可能としたため、サーチエリアの大きさを容易に変
更することができる。
【０４０４】請求項９に係る発明においては、サーチエ
リア内の評価点を間引いて代表評価点に対する複数の予
測モードに従ってブロックマッチング処理を行なって最
適代表評価点を求め、次いでこの求められた最適代表評
価点の周辺領域に含まれる評価点すべてを対象としてブ
ロックマッチング処理を行なって動きベクトルを検出す
るように構成したため、広い範囲をサーチエリアとして
最適な予測画像を生成するための動きベクトルを高速で
決定することができる。
【０４０５】請求項１０に係る発明においては、全探索
を行なう第１の演算手段のサーチエリアが複数の予測モ
ードそれぞれに対して決定され、各決定されたサーチエ
リア内で複数の予測モードそれぞれに従って評価関数値
の算出が行なわれて最適な動きベクトルが検出されるよ
うに構成しているため、複数の予測モードに従って最適
な動きベクトルを決定することができる。
【０４０６】請求項１１に係る発明においては、最適代
表評価点が複数の予測モードに共通に１つ定められ、こ
の最適代表評価点に従って複数の予測モードに従って全
探索動作を行なって動きベクトルを検出するように構成
したため、装置規模をさらに低減して複数の予測モード
に従って広い範囲をサーチエリアとして最適な動きベク
トルを容易に検出することができる。
【０４０７】請求項１２に係る発明においては、最適評
価点を与える予測モードに従ってこの最適代表評価点を
含む周辺領域内の全評価点に対する評価関数値の演算お
よび動きベクトルの検出を行なっているため、さらに装
置規模を低減して広い範囲を探索して最適な動きベクト
ルを決定することができる。
【０４０８】請求項１３に係る発明においては、現画像
ブロックの各画素に対応してマトリックス状に配列され
るプロセッサを利用して評価関数値成分を生成し、プロ
セッサアレイの各プロセッサの出力を偶数フィールド、
奇数フィールドおよびフレーム内画素に対応するプロセ
ッサ群に分類し、各分類ごとにプロセッサの出力の総和
を求め、この総和結果に従って奇数フィールド、偶数フ
ィールドおよびフレームそれぞれに対する動きベクトル
を並列に決定するように構成しているため、少ないハー
ドウェア量で高速でかつ効率的に動きベクトルを検出す
ることができる。
【０４０９】請求項１４に係る発明においては、現画像
ブロック（テンプレートブロック）の各画素に対応して
マトリックス状に配列されるプロセッサを利用して評価
関数値成分を並列に生成し、これらのプロセッサの出力
をフィールド内画素、現画像ブロックの上半分ブロック
（上サブテンプレートブロック）、下半分ブロック（下
サブテンプレートブロック）それぞれの画素に対応する
プロセッサの出力に分類し、各分類ごとにプロセッサの
出力の総和を求めて動きベクトルを検出しているため、
少ないハードウェア量で高速かつ効率的にフィールド予
測モード、上半分ブロック予測モード（上サブテンプレ
ートブロック予測モード）、および下半分ブロック予測
モード（下サブテンプレートブロック予測モード）それ
ぞれに対する動きベクトルを検出することができる。
【０４１０】請求項１５に係る発明においては、現画像
ブロックの各画素に対応してマトリックス状に配列され
るプロセッサを利用して参照画像ブロック（サーチウィ
ンドウブロック）と現画像ブロック（テンプレートブロ
ック）の評価関数値成分を並列に生成し、プロセッサマ
トリックスを上半分ブロックおよび偶数フィールドに属
する画素に対応するプロセッサ群、上半分ブロックおよ
び偶数フィールドに属する画素に対応するプロセッサ
群、下半分ブロックおよび偶数フィールドの画素に対応
するプロセッサ群、および下半分ブロックおよび奇数フ
ィールドの画素に対応するプロセッサ群に４分割し、モ
ード指定信号に従ってこのプロセッサ群の組合せを変更
して３つの予測モードに対応する評価関数値を生成する
ように構成したため、異なる予測モードに対しても装置
構成を変更することなく容易に対応することができ汎用
性の高い動きベクトル検出装置を得ることができる。
【０４１１】請求項１６に係る発明においては、入力参
照画像データの入力順序と出力順序とが異ならせるよう
に入力部のバッファ手段を構成したため、様々な画面形
式の入力参照画像データが与えられても所望の予測モー
ドに従う画面形式に変更してブロックマッチング処理を
行なって動きベクトルを検出することができ、汎用性の
高い動きベクトル検出装置を得ることができる。
【０４１２】請求項１７に係る発明においては、現画像
ブロック（テンプレートブロック）と参照画像ブロック
（サーチウィンドウブロック）の各画素に対応して配置
されるプロセッサアレイにおいて所定数のプロセッサご
とに配置されるバッファ手段の有効格納画素数を変更可
能としたため、動きベクトルのサーチエリアを容易に変
更することができる。
【０４１３】請求項１８に係る発明においては、まず広
範囲のサーチエリア内の代表評価点に対し複数の予測モ
ードそれぞれに対する最適代表評価点を決定し、次いで
各予測モードそれぞれに対する最適代表評価点周辺領域
のすべての評価点を探索して複数の予測モードそれぞれ
に対する動きベクトル候補（最適変位ベクトル）を決定
し、これらの決定された最適変位ベクトルから動きベク
トルを決定するように構成したため、複数の予測モード
に従いかつ階層探索方式に従って動きベクトルをハード
ウェア量を増大させることなく効率的に検出することが
できる。
【０４１４】請求項１９に係る発明においては、広い範
囲のサーチエリア内の代表評価点のみを用いて複数の予
測モードに従って最適代表評価点を決定し、次いで各予
測モードごとに最適評価点を中心とする周辺領域のすべ
ての評価点に対する探索動作を行なって最適変位ベクト
ルを算出し、最終的に最適変位ベクトルから動きベクト
ルを決定するように構成したため、装置規模を増大させ
ることなく高速で複数の予測モードに従って動きベクト
ルを検出することができる。
【０４１５】請求項２０に係る発明においては、広い範
囲内のサーチエリアにおける代表評価点のみを用いて複
数の予測モードに従って最適代表評価点を決定し、この
最適代表評価点周辺領域の評価点すべてに対する全探索
を複数の予測モードに従って行なって各予測モードごと
にブロックマッチング処理を行ない最適変位ベクトルを
決定し、これらの最適変位ベクトルから動きベクトルを
決定しているため、ハードウェア量を増大させることな
く高速で最適な動きベクトルを検出することができる。
【０４１６】請求項２１に係る発明においては、広い範
囲内の代表評価点のみを用いて複数の予測モードに従っ
てブロックマッチング処理を行なって最適代表評価点お
よびこの最適代表評価点を与える最適予測モードを決定
し、この最適代表評価点を含む周辺領域に含まれる評価
点それぞれに対する探索動作を最適予測モードに従って
ブロックマッチング処理を行なっているので、装置規模
を増大させることなく複数の予測モードに従って最適な
動きベクトルを高速に決定することができる。請求項２
２に係る発明においては、Ｑ行Ｐ列の画素に対応して配
置される要素プロセッサとＲ個の画素データをそれぞれ
が格納する各要素プロセッサ列に対応して配置されるデ
ータ格納手段とを備えこの要素プロセッサおよびデータ
格納手段を参照画面画像データを一次元的一方方向に沿
って転送するようにシストリックアレイ状に配置し、Ａ
を変更可能な定数としてＡ・（Ｐ・（Ｑ＋Ｒ））サイク
ル毎に動きベクトルを検出するように構成したため、水
平方向における動きベクトル探索範囲をその装置構成を
変更することなく変更することができ複数の探索範囲に
容易に対応することのできる動きベクトル検出装置を実
現することができる。
【０４１７】請求項２３に係る発明に従えば、各々が、
Ｐ列・Ｑ行の画素に対応して行列状に配列される要素プ
ロセッサと各々がＲ個の画素データを格納することので
きるデータバッファをプロセッサアレイの各列に対応し
て配置した構成を備えるＡ個のプロセッサアレイを配置
し、このＡ個のプロセッサアレイにそれぞれ異なる現画
面ブロックの画素データを格納し、Ａ・（Ｑ＋Ｒ）・Ｐ
サイクル毎に順次プロセッサアレイの格納する現画面ブ
ロック画素データを更新するように構成し、かつＡ個の
プロセッサアレイに同一の参照画面画素データを与える
ように構成したため、パイプライン的に現画面ブロック
について動きベクトルを検出することができ、高速で動
きベクトルを検出することのできる動きベクトル検出装
置を実現することができる。
【０４１８】請求項２４に係る発明に従えば、Ｐ列・Ｑ
行の画素に対応して行列状に配置される要素プロセッサ
と要素プロセッサアレイの各列に対応して配置され各々
がＲ個の画素データを格納するデータバッファとからな
るプロセッサアレイにおいて要素プロセッサを複数のサ
ブブロックに分割し、各サブブロックに対し異なる現画
面ブロックの画素データを格納するとともにこれらのサ
ブブロックに同じ参照画面画素データを与えるように構
成し、処理単位サイクル毎に順次サブブロックの現画面
ブロックの画素データを更新するように構成したため、
現画面画素ブロックがサイズが小さくされた場合におい
ても容易に装置規模を変更することは対応の動きベクト
ルを検出することができるとともに、複数の現画面ブロ
ックの動きベクトルをパイプライン的に検出することが
でき、高速で各現画面ブロックの動きベクトルを決定す
ることのできる動きベクトル検出装置を得ることができ
る。
【０４１９】請求項２５に係る発明に従えば、Ｐ列・Ｑ
行の現画面画素に対応して行列状に配置される要素プロ
セッサそれぞれにおいて第１の現画面画像画素データ格
納用の第１のレジスタと第２の現画面画像画素データ格
納のための第２のレジスタとを設け、一方のレジスタを
用いて評価関数値生成時に他方のレジスタへ別の全画面
画像画素データを格納するように構成したため、現画面
ブロックの動きベクトル検出をパイプライン的に実行す
ることができ、装置規模を増大させることなく高速で動
きベクトルを検出することのできる動きベクトル検出装
置を実現することができる。請求項２６に係る発明に従
えば、評価関数値の値に従って最適変位ベクトルを動き
ベクトルと決定する比較部において、同じ評価関数値を
与える変位ベクトルに対する優先順位として、探索範囲
中央領域に最も高い優先順位を与える優先順位判定基
準、探索範囲の水平方向中央部垂直方向最下端部の変位
ベクトルに最も高い優先順位を与える優先順位判定基準
および探索範囲において水平方向中央部、垂直方向最上
端部の変位ベクトルに最も高い優先順位を与える優先順
位判定基準の３つを準備し、用いられる用途に応じてこ
れらの優先順位判定基準のうちの１つを選択するように
構成したため、用いられる用途にかかわらず常に真裏に
対応する変位ベクトルに近い変位ベクトルを動きベクト
ルとして決定することができ、より精度の高い動きベク
トルを検出することのできる動きベクトル検出装置を実
現することができる。
【０４２０】請求項２７に係る発明に従えば、複数の予
測モードそれぞれについて整数精度での動きベクトルを
検出する整数精度ベクトル決定手段と、この整数精度ベ
クトル決定手段から与えられる参照画面画像画素データ
と現画面画像画素データとを受け、決定された整数精度
の動きベクトルが複数の予測モードそれぞれについての
参照画面ブロック画素データを格納する格納手段と、こ
の格納手段に格納された参照画面ブロック画素データと
整数精度ベクトル決定手段から与えられる現画面ブロッ
ク画素データとを受けて複数の予測モードそれぞれにつ
いて分数精度での動きベクトルを決定するように構成し
たため、分数精度での動きベクトル決定時に新たに参照
画像メモリおよび現画像メモリをアクセスする必要がな
く、高速で複数の予測モードそれぞれに従って分数精度
での動きベクトルを決定することができ、高速で精度の
高い動きベクトルを決定することができる。また、整数
精度の動きベクトル決定と分数精度での動きベクトル決
定とを並列態様で実行することができ、高速で分数精度
および整数精度の動きベクトルを決定することができ
る。
【０４２１】請求項２８に係る発明に従えば、現画面画
像内の所定のサイズのブロックそれぞれに対し、動きベ
クトル探索範囲の有効領域を設定し、この有効領域内に
おいてのみ動きベクトル探索を行なうように構成したた
め、必要とされる領域内の変位ベクトルに対してのみ評
価を行なって動きベクトルを決定することができ、より
最適な動きベクトルを決定することができ、高性能の画
像符号化システムを構築することができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例である全探索方式動
きベクトル検出装置の全体の構成を概略的に示す図であ
る。
【図２】 図１に示す動きベクトル検出装置に利用され
るテンプレートブロックおよびサーチエリアの大きさを
示す図である。
【図３】 図１に示す動きベクトル検出装置のプロセッ
サアレイ内に含まれる要素プロセッサの構成を概略的に
示す図である。
【図４】 図１に示すプロセッサアレイの構成を示す図
である。
【図５】 （Ａ）は画面の分割構成およびブロックマッ
チング処理単位となるマクロブロックの構成を示し、
（Ｂ）はテンプレートブロックの構成の一例を示す図で
ある。
【図６】 （Ａ）は偶数フィールドサブテンプレートブ
ロックの構成を示し、（Ｂ）は奇数フィールドサブテン
プレートブロックの構成を示す図である。
【図７】 参照画像画面の分割構成およびプロセッサア
レイ内に格納されるマクロブロック画素データの存在領
域を示す図である。
【図８】 図１に示すプロセッサアレイ内に格納される
参照画像画素データの格納状態を例示的に示す図であ
る。
【図９】 図１に示すプロセッサアレイ内の線形プロセ
ッサアレイに格納される参照ブロック画像画素データお
よび現画像ブロック画素データの格納状態を例示的に示
す図である。
【図１０】 動きベクトル探索範囲および現画像ブロッ
クの具体例を示す図である。
【図１１】 奇数フィールドサブテンプレートブロック
または偶数フィールドサブテンプレートブロックを用い
る際の現画像ブロックおよびサーチエリアの具体例を示
す図である。
【図１２】 図１に示すプロセッサアレイ内に格納され
る参照画像ブロック画素データおよびテンプレートブロ
ック画素データの格納状況を示す図である。
【図１３】 （Ａ）はサーチウィンドウが１列水平方向
に移動する際のサーチウィンドウ画素データのプロセッ
サアレイ内の転送状態を示し、（Ｂ）はプロセッサアレ
イ内におけるサーチウィンドウ画素データの移動状況を
例示的に示し、（Ｃ）はサーチウィンドウ画素データ入
力後のプロセッサアレイ内に格納されているサーチウィ
ンドウ画素データのサーチエリア内の分布状態を示す図
である。
【図１４】 （Ａ）は偶数フィールドサブテンプレート
ブロックの奇数フィールドに対する変位ベクトルを例示
的に示す図であり、（Ｂ）は奇数フィールドサブテンプ
レートブロックの偶数フィールドに対する変位ベクトル
を例示的に示す図である。
【図１５】 評価関数値算出動作におけるプロセッサア
レイ内の格納データおよびサーチエリア内の位置を示す
図である。
【図１６】 （Ａ）はサーチウィンドウブロックがサー
チウィンドウの最下部に到達したときの状態を示し、
（Ｂ）は（Ａ）に示す状態におけるプロセッサアレイ内
に格納されるサーチウィンドウ画素データのサーチエリ
ア内の位置を示す図である。
【図１７】 （Ａ）は１つのサーチウィンドウに対する
評価関数値算出後のプロセッサアレイ内のサーチウィン
ドウ画素データ格納状態を示す図であり、（Ｂ）は１６
画素シフトイン動作後のプロセッサアレイ内におけるサ
ーチウィンドウ画素データ格納状態を示す図である。
【図１８】 図１７（Ｂ）に示す状態におけるテンプレ
ートブロックとサーチウィンドウブロックとの位置関係
を示す図である。
【図１９】 サーチウィンドウブロックがサーチエリア
において最終位置に到達したときの状態を示す図であ
る。
【図２０】 図１に示すプロセッサアレイに含まれる要
素プロセッサの構成の一例を示す図である。
【図２１】 図２０に示す要素プロセッサの動作を示す
タイミング図である。
【図２２】 図１に示す総和部の具体的構成を示す図で
ある。
【図２３】 図１に示す総和部の他の構成を示す図であ
る。
【図２４】 図１に示す総和部のさらに他の構成を示す
図である。
【図２５】 図２４に示す総和部の動作を示すタイミン
グ図である。
【図２６】 図２４に示す総和部の動作を例示的に示す
図である。
【図２７】 図１に示す比較部の構成を示す図である。
【図２８】 この発明の全探索方式動きベクトル検出装
置の第２の実施例の構成を示す図である。
【図２９】 図２８に示す動きベクトル検出装置におい
て用いられるテンプレートブロックおよびサーチウィン
ドウブロックの構成を示す図である。
【図３０】 図２８に示す総和部の構成を示す図であ
る。
【図３１】 この発明の第３の実施例である全探索方式
動きベクトル検出装置において用いられるテンプレート
ブロックの分割構成を例示的に示す図である。
【図３２】 この発明の全探索方式動きベクトル検出装
置の第３の実施例の構成を示す図である。
【図３３】 図３２に示す総和部の構成を概略的に示す
図である。
【図３４】 この発明の第４の実施例の動作を説明する
ための図である。
【図３５】 この発明の第４の実施例における水平方向
探索範囲拡張動作を説明するための図である。
【図３６】 この発明の第４の実施例における水平方向
探索範囲拡張の具体的例を示す図である。
【図３７】 この発明の第４の実施例の具体的動作シー
ケンスを示す図である。
【図３８】 この発明の第４の実施例の動きベクトル検
出装置の全体の構成を概略的に示す図である。
【図３９】 図３８に示す比較部の構成の一例を示す図
である。
【図４０】 図３９に示す比較部の動作を説明するため
の図である。
【図４１】 図３９に示す比較部の動作を説明するため
の図である。
【図４２】 図３８に示す比較制御回路の構成の一例を
示す図である。
【図４３】 図３８に示す読出制御回路の構成を概略的
に示す図である。
【図４４】 この発明の第５の実施例の動きベクトル検
出装置の全体の構成を概略的に示す図である。
【図４５】 この発明の第５の実施例の動きベクトル検
出装置の動作を説明するための図である。
【図４６】 この発明の第５の実施例の動きベクトル検
出装置の具体的動作シーケンスを示す図である。
【図４７】 この発明の第５の実施例において処理時間
を４処理単位時間にした場合の動きベクトル検出動作の
具体的シーケンスを示す図である。
【図４８】 この発明の第６の実施例における動きベク
トル検出装置のプロセッサアレイの構成を示す図であ
る。
【図４９】 図４８で示すプロセッサアレイをテンプレ
ートブロックサイズに応じて再配置した際のプロセッサ
アレイの構成を概略的に示す図である。
【図５０】 図４９に示すプロセッサアレイにおける単
位探索範囲を示す図である。
【図５１】 図４９に示す動きベクトル検出装置の動作
を説明するための図である。
【図５２】 この発明の第６の実施例において用いられ
る動きベクトル探索範囲の構成を示す図である。
【図５３】 この発明の第６の実施例における処理単位
時間におけるプロセッサアレイにおける参照画面画素デ
ータの転送態様を示す図である。
【図５４】 図４９に示す動きベクトル検出装置の動き
ベクトル検出動作の具体的シーケンスを示す図である。
【図５５】 この発明の第６の実施例における動きベク
トル検出装置におけるプロセッサアレイ部の配置を示す
図である。
【図５６】 図５５に示すセレクタのテンプレートブロ
ック画素データに関連する部分の構成を概略的に示す図
である。
【図５７】 図５５に示すセレクタのサーチウィンドウ
画素データに関連する部分の構成を概略的に示す図であ
る。
【図５８】 この発明の第６の実施例における動きベク
トル検出装置の演算部および比較部の構成を概略的に示
す図である。
【図５９】 この発明の第６の実施例において利用され
るサブサンプリング画像の構成を示す図である。
【図６０】 この発明の第７の実施例の要素プロセッサ
の構成を概略的に示す図である。
【図６１】 図６０に示す要素プロセッサの動作を説明
するための図である。
【図６２】 この発明の第７の実施例の動きベクトル検
出装置の概略構成を示す図である。
【図６３】 この発明の第７の実施例の要素プロセッサ
の第１の変更例を示す図である。
【図６４】 この発明の第７の実施例の要素プロセッサ
の第２の変更例およびその動作波形を示す図である。
【図６５】 この発明の第８の実施例における比較部の
構成を概略的に示す図である。
【図６６】 図６５に示す優先順位判定回路の第１の優
先順位判定基準を示す図である。
【図６７】 図６５に示す優先順位判定回路の第１の優
先順位判定基準を示す図である。
【図６８】 図６５に示す優先順位判定回路の第２の判
定基準を示す図である。
【図６９】 図６５に示す優先順位判定回路の第２の判
定基準を示す図である。
【図７０】 図６５に示す優先順位判定回路の第３の優
先順位判定基準を示す図である。
【図７１】 図６５に示す優先順位判定回路の第３の優
先順位判定基準を示す図である。
【図７２】 第１の優先順位判定基準を用いる際の動き
ベクトル検出装置の構成を示す図である。
【図７３】 第２および第３の優先順位判定基準を用い
る際の動きベクトル検出装置の構成および対応の優先順
位判定基準を示す図である。
【図７４】 図６５に示す優先順位判定回路の構成の一
例を概略的に示す図である。
【図７５】 図７４に示す優先順位判定回路の動作を説
明するための図である。
【図７６】 図７４に示すセレクタおよびマルチプレク
サ切換信号を発生するための構成を概略的に示す図であ
る。
【図７７】 この発明の第９の実施例の動きベクトル検
出装置の構成を概略的に示す図である。
【図７８】 図７７に示す動きベクトル検出装置の分数
精度演算部の動作を説明するための図である。
【図７９】 分数精度動きベクトル検出時に生成される
予測画像の構成を概略的に示す図である。
【図８０】 図７７に示す予測画像メモリおよびテンプ
レートブロックメモリの構成の一例を示す図である。
【図８１】 図８０に示す予測画像メモリの動作を説明
するための図である。
【図８２】 図８０に示す予測画像メモリの動作を示す
信号波形図である。
【図８３】 図８０に示す予測画像メモリにおけるブロ
ックサイズ予測モード、奇数フィールド予測モードおよ
び偶数フィールド予測モードそれぞれに用いられるメモ
リ部へ与えられるクロック信号の発生態様を示す図であ
る。
【図８４】 図７７に示す１／２画素精度演算部の構成
を概略的に示す図である。
【図８５】 図８４に示す分数精度予測画素生成回路の
動作を説明するための図であ。
【図８６】 図８４に示す１／２画素精度演算部の具体
的構成の一例を示す図である。
【図８７】 この発明の第９の実施例の動作をシーケン
スの一例を示す図である。
【図８８】 現画面上のテンプレートブロックの位置を
示す図である。
【図８９】 この発明の第１０の実施例の動作原理を説
明するための図である。
【図９０】 この発明の第１０の実施例において用いら
れる単位探索範囲の構成を示す図である。
【図９１】 この発明の第１０の実施例において用いら
れる上半分禁止信号および下半分禁止信号の効果を説明
するための図である。
【図９２】 この発明の第１０の実施例における左半分
禁止信号の効果を説明するための図である。
【図９３】 この発明の第１０の実施例における右半分
禁止信号の効果を説明するための図である。
【図９４】 現画面左上端のテンプレートブロックにお
ける探索範囲制限動作を説明するための図である。
【図９５】 現画面左上端のテンプレートブロックにお
ける探索範囲制限動作を説明するための図である。
【図９６】 現画面左上端のテンプレートブロックにお
ける分数精度の動きベクトル検出時の動作を説明するた
めのフロー図である。
【図９７】 現画面上端テンプレートブロックにおける
禁止信号の発生態様を示す図である。
【図９８】 現画面上右端のテンプレートブロックにお
ける禁止信号発生態様および動きベクトル探索範囲制限
の動作を説明するための図である。
【図９９】 現画面上右端のテンプレートブロックに対
する動きベクトル検出動作を示すフロー図である。
【図１００】 現画面左端テンプレートブロックにおけ
る禁止信号発生態様を示す図である。
【図１０１】 現画面中央部のテンプレートブロックに
おける禁止信号発生態様を示す図である。
【図１０２】 現画面右端のテンプレートブロックに対
する禁止信号発生態様を示す図である。
【図１０３】 現画面下左端のテンプレートブロックに
対する禁止信号発生態様および探索範囲制限態様を説明
するための図である。
【図１０４】 現画面下左端のテンプレートブロックの
分数精度での動きベクトル検出動作時を説明するフロー
図である。
【図１０５】 現画面下端のテンプレートブロックに対
する禁止信号発生態様を示す図である。
【図１０６】 現画面下右端のテンプレートブロックに
対する禁止信号発生態様および動きベクトル探索範囲制
限態様を示す図である。
【図１０７】 この発明の第１０の実施例の動きベクト
ル検出装置の全体の構成を概略的に示す図である。
【図１０８】 図１０７に示す探索動作制御および整数
精度動きベクトル検出部に含まれる比較部の構成の一例
を示す図である。
【図１０９】 図１０７に示す探索動作制御部の分数精
度に対する探索範囲制御部の構成を概略的に示す図であ
る。
【図１１０】 図１０７に示す分数精度動きベクトル検
出部に含まれる演算部および比較部の構成およびそこへ
与えられる禁止信号を概略的に示す図である。
【図１１１】 図１０７に示す探索範囲設定部および読
出制御回路の構成を概略的に示す図である。
【図１１２】 図１１１に示すテンプレートブロック指
定回路および禁止範囲設定回路の効果を説明するための
図である。
【図１１３】 この発明に従う動きベクトル検出装置の
参照画像画素データ入力部の構成を概略的に示す図であ
る。
【図１１４】 図１１３に示す画面形式変換回路の構成
を概略的に示す図である。
【図１１５】 図１１４に示すフレーム／フレーム用ア
ドレス生成器の具体的構成を示す図である。
【図１１６】 （Ａ）は図１１５に示すアドレス発生器
のデータ書込時のアドレス発生順序を示し、（Ｂ）は画
素データ読出時における図１１５に示すアドレス発生器
のアドレス発生シーケンスを示す図である。
【図１１７】 図１１５に示すアドレス発生器の変更例
を示す図である。
【図１１８】 図１１５に示すフィールド／フレーム用
アドレス生成器の構成の一例を示す図である。
【図１１９】 図１１８に示すアドレス発生器の動作を
示すタイミング図である。
【図１２０】 図１１８に示すアドレス発生器のアドレ
ス発生シーケンスを示す図であり、（Ａ）は第１フィー
ルドの画素データ書込時のアドレス発生シーケンスを示
し、（Ｂ）は第２フィールドの画素データ書込時のアド
レス発生シーケンスを示す図である。
【図１２１】 図１１３に示す画面形式変換回路の他の
構成を示す図である。
【図１２２】 図１２１に示すフィールド／フィールド
用アドレス生成器のアドレス発生シーケンスを示す図で
あり、（Ａ）はフィールド画像画素データ書込時のアド
レス発生シーケンスを示し、（Ｂ）はフィールド画像画
素データ読出時のアドレス発生シーケンスを示す図であ
る。
【図１２３】 図１２１に示すフレーム／フィールド用
アドレス生成器のアドレス発生シーケンスを示す図であ
り、（Ａ）はフレーム画像画素データ書込時のアドレス
発生シーケンスを示し、（Ｂ）は画素データ読出時のア
ドレス発生シーケンスを示す図である。
【図１２４】 図１２１に示すフレーム／フィールド用
アドレス生成器の構成の一例を示す図である。
【図１２５】 図１１３に示す画面形式変換回路および
サーチウィンドウバッファメモリのさらに他の構成を示
す図である。
【図１２６】 図１２５に示すフレーム／フィールド用
アドレス発生器の構成の一例を示す図である。
【図１２７】 図１２６に示すアドレス発生器の動作を
示すタイミング図である。
【図１２８】 図１２７に示すアドレス発生器によるフ
レーム画像からフィールド画像を生成する方法を例示的
に示す図である。
【図１２９】 図１１９に示すデータバッファの変更例
を示す図である。
【図１３０】 図１２９に示すデータバッファの変更例
を示す図である。
【図１３１】 図４に示すデータバッファのさらに他の
構成を示す図である。
【図１３２】 図１３１に示すデータバッファの動作を
説明するための図である。
【図１３３】 図１３１に示すデータバッファの動作を
具体的に説明するための図である。
【図１３４】 階層探索方式動きベクトル検出動作にお
いて用いられるテンプレートブロックおよびサーチエリ
アの構成の一例を示す図である。
【図１３５】 階層探索方式動きベクトル検出の第１段
階の動作を説明するための図である。
【図１３６】 階層探索方式動きベクトル検出動作にお
ける第１段階動作完了後の代表評価点の分布を例示的に
示す図である。
【図１３７】 階層探索方式動きベクトル検出における
第２段階の動作を説明するための図である。
【図１３８】 階層探索方式動きベクトル検出装置の第
１の実施例の構成を概略的に示す図である。
【図１３９】 図１３８に示す粗探索演算部の構成を概
略的に示す図である。
【図１４０】 図１３９に示す要素プロセッサアレイお
よびメモリセルアレイの構成を概略的に示す図である。
【図１４１】 図１４０に示す最下流要素プロセッサの
構成を概略的に示す図である。
【図１４２】 図１４０に示すメモリセルアレイから要
素プロセッサアレイへのデータ転送動作を例示的に示す
図である。
【図１４３】 図１３８に示す密探索演算部への参照画
像画素データ転送制御系の構成を概略的に示す図であ
る。
【図１４４】 この発明の階層探索方式動きベクトル検
出装置の第２の実施例の構成を概略的に示す図である。
【図１４５】 図１４４に示す第１の全探索演算部の構
成を概略的に示す図である。
【図１４６】 図１４４に示す第２の全探索演算部の構
成を概略的に示す図である。
【図１４７】 図１４５に示す第３の全探索演算部の構
成を概略的に示す図である。
【図１４８】 全探索方式動きベクトル検出装置の第３
の実施例の構成を概略的に示す図である。
【図１４９】 図１４８に示す最適代表評価点を求める
比較選択部の構成を概略的に示す図である。
【図１５０】 この発明に従う階層探索方式動きベクト
ル検出装置の第４の実施例の構成を示す図である。
【図１５１】 従来の画像信号符号化回路の全体の構成
を示す図である。
【図１５２】 図１５１に示すソース符号化回路の構成
を示す図である。
【図１５３】 画像の動き補償の操作を説明するための
図である。
【図１５４】 ブロックマッチング法による動き補償を
行なう際のサーチエリアおよびテンプレートブロックの
配置例および動きベクトルの関係を示す図である。
【図１５５】 従来の動きベクトル検出装置の全体の構
成を概略的に示す図である。
【図１５６】 図１５５に示すプロセッサアレイ内に含
まれる要素プロセッサの構成を示す図である。
【図１５７】 図１５５に示す動きベクトル検出装置に
おけるテンプレートブロックのスキャンおよびサーチウ
ィンドウのスキャン方法を示す図である。
【図１５８】 図１５５に示す動きベクトル検出装置の
動作を例示的に示す図である。
【図１５９】 図１５５に示す動きベクトル検出装置の
動作を説明するための図である。
【符号の説明】
１，１ａ，１ｂ 演算部、２ 入力部、３，３ａ，３ｂ
比較部、１０ プロセッサアレイ、１２ 総和部、２
０ テンプレートブロック、２２ サーチエリア、ＰＥ
要素プロセッサ、２５−１〜２５−Ｍ データレジス
タ、２６−１〜２６−Ｎ データレジスタ、ＬＡ１〜Ｌ
ＡＰ 線形プロセッサアレイ、２７ 差分絶対値回路、
１２ａ，１２ｂ，１２ｃ 総和回路、１２ｄ 加算回
路、１２ｂａ，１２ｃａ，１２ｅ，１２ｆ 総和回路、
１３２ 比較器、１３８ カウンタ、１２ｇ，１２ｈ
総和回路、１２２ 分類変更部、１２０ 総和演算部、
１２０ａ，１２０ｂ，１２０ｃ，１２０ｄ 総和回路、
１２０ｅ，１２０ｆ，１２０ｇ 加算回路、１２２ａ，
１２２ｂ セレクタ、２０５ サーチウィンドウバッフ
ァメモリ、２０７ 画面形式変換回路、２１１ セレク
タ、２１３ フレーム／フレーム用アドレス生成器、２
１５ フィールド／フレーム用アドレス生成器、２００
動きベクトル検出装置、２５２ フレーム／フィール
ド用アドレス生成器、２５４ フィールド／フィールド
用アドレス生成器、２７２ フィールド／フィールド用
アドレス発生器、２７４ フレーム／フィールド用アド
レス発生器、２７８ 書込禁止回路、２８９ リードア
ドレス発生器、２８２ 書込制御回路、２８４ 読出制
御回路、ＤＬ データバッファ、ＲＧ１，ＲＧ２ レジ
スタ、ＲＧａ〜ＲＧｎ レジスタ、３１２ レジスタフ
ァイル、３１４ リードアドレス発生器、３１６ 外部
アドレス発生器、３１９ 初期アドレス設定回路、４０
２ 粗探索演算部、４０４ 比較選択部、４０６ 密探
索演算部、４０８比較選択部、４１０ 第１の全探索演
算部、４１２ 第２の全探索演算部、４１４ 第３の全
探索演算部、４１２ メモリセルアレイ、４１９ 要素
プロセッサアレイ、４２０ 総和部、４２２ 比較部、
４２５ テンプレートブロックデータメモリ、４６０
第１の全探索演算部、４６２ 第２の全探索演算部、４
６４第３の全探索演算部、４９２ 比較選択部、４９４
全探索演算部、５２０全探索演算部、５２２ 比較選
択部、６００ 動きベクトル検出装置、６０２参照画像
メモリ、６０４ 現画像メモリ、６０６ 読出制御回
路、６０８ 比較制御回路、６０７ 探索範囲設定部、
６１０ レジスタ、６１１ 比較器、６１２ レジス
タ、６１３ カウンタ、６３０ 入力部、６３２ セレ
クタ、ＰＧ０Ｕ〜ＰＧ１５Ｕ，ＰＧ０Ｌ〜ＰＧ１５Ｌ
プロセッサグループ、ＰＢＡ，ＰＢＢ，ＰＢＣ，ＰＢＤ
プロセッサブロック、ＳＬａ，ＳＬｂ，ＳＬｃ，ＳＬ
ｄ，ＳＬｅ，ＳＬｆ，ＳＬｇ セレクタ、ＤＬＡ，ＤＬ
Ｂ データバッファ群、６４４接続制御回路、ＳＷａ
ｕ，ＳＷＸａ，ＳＷＸｂ，ＳＷＸｃ，ＳＷａｌ，ＳＷｂ
ｌ，ＳＷｂｂ スイッチング素子、ＳＴａ，ＳＴｂ，Ｓ
Ｔｄ，ＳＴｃ，ＳＴｅスイッチング素子、６５０ａ〜６
５０ｄ 総和部、６５２ａ〜６５２ｄ セレクタ、６５
４ａ〜６５４ｄ 比較部、６５５ 加算部、６５６ 比
較部、６６０ａレジスタ（Ａ）、６６０ｂ レジスタ
（Ｂ）、６６１ マルチプレクサ、６６２，６６３ セ
レクタ、６６４ レジスタ、６６５ 減算器、６６６
絶対値回路、６７２ 演算部、６７３ 比較部、６７４
制御装置、６７５ 参照画像メモリ、６７６ 現画像
メモリ、６７９ マルチプレクサ、６７７ａ，６７７ｂ
ラッチ、６８０ レジスタ、６８２ 比較器、６８４
カウンタ、６８６ レジスタ、６８８ 更新制御回路、
６９０ 優先順位判定回路、ＣＨ１，ＣＨ２，ＣＨ３
動きベクトル検出装置チップ、７０１ セレクタ、７０
２ Ｈ絶対値回路、７０３ Ｖ絶対値回路、７０４ Ｖ
抽出回路、７０５ −Ｖ抽出回路、７０６セレクタ、７
０７ 加算器、７０８ セレクタ、７０９ 加算器、７
１０ マルチプレクサ、７１１，７１２ レジスタ、７
１３ 比較器、７１５ タイミング信号発生回路、７１
６ 活性制御回路、７２２ 予測画像メモリ、７２４
テンプレートブロックメモリ、７２６，７３８ １／２
画素精度演算部、７３０，７３２ 比較部、７３４ セ
レクタ、８０２ 分数精度予測画像生成回路、８２０
参照画像メモリ、８２１ 現画像メモリ、８２１ 現画
像メモリ、８３０整数精度動きベクトル検出部、８３２
分数精度動きベクトル検出部、８３４探索範囲設定
部、８３６ 探索動作制御部、８３８ 読出制御回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 伸一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 松村 哲哉 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 熊木 哲 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 花見 充雄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 現画面画像と参照画面画像とのブロック
    マッチング処理により、動き補償付予測符号化に用いら
    れる動きベクトルを求めるための動きベクトル検出装置
    であって、 前記現画面内の動きベクトル検出対象となる所定のサイ
    ズの現画像ブロックと前記参照画面内の前記現画像ブロ
    ックに関連する領域内の複数の参照画像ブロック各々と
    の類似度を示すとともに予め定められた複数の予測モー
    ド各々に従って決定される評価関数値を各参照ブロック
    ごとにかつ前記複数の予測モード並列に求めるための評
    価手段、および前記評価手段からの各参照ブロックごと
    および各前記複数の予測モードごとの評価関数値を受
    け、前記現画像ブロックに対する各前記予測モードの動
    きベクトルを並列に決定する動きベクトル決定手段を備
    える、動きベクトル検出装置。
  2. 【請求項２】 前記評価手段は、 前記現画像ブロックに含まれる画素に対応して配置さ
    れ、参照画像ブロック内の対応の画素データと前記現画
    像ブロック内の対応の画素データとを一時的に格納する
    格納手段を含み、該格納手段に格納された画素データに
    前記評価関数の一部をなす演算を行なう複数の第１の演
    算手段と、 前記複数の第１の演算手段の出力を前記複数の予測モー
    ド各々に対応して分類し、各分類ごとに前記第１の演算
    手段の出力に対し前記評価関数の残りの演算を並列に行
    なう第２の演算手段を含む、請求項１記載の動きベクト
    ル検出装置。
  3. 【請求項３】 前記複数の第１の演算手段は、各々が一
    方方向に沿ってのみ画素データを転送するように配置さ
    れかつ前記現画像ブロックに対応する行および列のマト
    リックス状に配置される複数のプロセッサを備える、請
    求項２記載の動きベクトル検出装置。
  4. 【請求項４】 前記現画面および参照画面は、偶数フィ
    ールドと奇数フィールドとを含むフレームで構成され、 前記複数の予測モードは、前記現画像ブロック内の奇数
    フィールドに含まれる画素を用いる動き予測モードと、
    偶数フィールドに含まれる画素を用いる動き予測モード
    と、フレームに含まれる画素を用いる動き予測モードと
    を含む、請求項１ないし３のいずれかに記載の動きベク
    トル検出装置。
  5. 【請求項５】 前記現画面および参照画面の各々は、１
    つのフィールドにより構成され、 前記複数の予測モードは、前記現画像ブロックの画面垂
    直方向に沿って２等分し、該２等分された上半分のブロ
    ックの画素を用いる動き予測モードと、２等分された現
    画像ブロックの下半分のブロックの画素を用いた動き予
    測モードと、前記現画像ブロックの画素すべてを用いる
    動き予測モードとを含む、請求項１ないし３のいずれか
    に記載の動きベクトル検出装置。
  6. 【請求項６】 前記第２の演算手段は、 前記現画像ブロックをフレーム画面に関して垂直方向に
    ２等分した上下ブロックおよび偶数フィールドの画素ブ
    ロックおよび奇数フィールドの画素ブロックの４ブロッ
    クに分割し、各分割ブロックごとに対応の第１の演算手
    段の出力を並列に受け、モード指定信号に従って前記４
    分割ブロックの構成を切換えてフレーム内画素を用いる
    フレーム予測モード、奇数フィールド内画素を用いる奇
    数フィールド予測モードおよび偶数フィールド内の画素
    を用いる偶数フィールド動き予測モードまたはフィール
    ド内画素を用いる動き予測モード、現画像ブロックの上
    半分の画素を用いる上半分動き予測モードおよび現画像
    ブロックの下半分の画素を用いる下半分動き予測モード
    のいずれかの３分類を実現する切換え手段を含む、請求
    項１ないし５のいずれかに記載の動きベクトル検出装
    置。
  7. 【請求項７】 画面の形式を指定する形式指定信号に応
    答して、入力画像データの画面形成形式を前記形式指定
    信号が指定する形式に設定して前記評価手段へ与える入
    力変換手段をさらに含む、請求項１ないし６のいずれか
    に記載の動きベクトル検出装置。
  8. 【請求項８】 前記複数の第１の演算手段は、実質的に
    １次元状アレイを構成するように配置され、入力した現
    画像画素データおよび参照画像ブロック画素データをと
    もに一方方向に沿ってのみ伝達する複数のプロセッサを
    備え、 前記複数のプロセッサの所定数ごとに配置され、参照画
    像画素データを格納するとともに格納した画素データを
    格納した順に順次出力するとともにその有効格納画素数
    が可変なバッファ手段をさらに備える、請求項１ないし
    ７のいずれかに記載の動きベクトル検出装置。
  9. 【請求項９】 前記関連する領域内の所定の条件を満足
    する参照画像ブロックに対して前記複数の予測モード各
    々に従って各評価関数値を並列に求める第３の演算手段
    と、 前記第３の演算手段の出力に従って前記評価手段が演算
    すべき参照画像ブロックの領域を前記複数の予測モード
    それぞれに対して指定する領域指定手段をさらに備え、
    前記評価手段は指定された領域に対し複数の予測モード
    で評価値を算出する、請求項１ないし８のいずれかに記
    載の動きベクトル検出装置。
  10. 【請求項１０】 前記領域指定手段は、前記複数の予測
    モード各々に対して演算すべき参照画像領域を指定す
    る、請求項９記載の動きベクトル検出装置。
  11. 【請求項１１】 前記領域指定手段は、前記複数の予測
    モードに対し共通に１つの参照画像領域を指定する、請
    求項９記載の動きベクトル検出装置。
  12. 【請求項１２】 前記領域指定手段は、前記複数の予測
    モードに対し共通に１つの参照画像領域を指定しかつ前
    記評価手段に対し１つの予測モードに従う演算のみをイ
    ネーブルする手段を含む、請求項９記載の動きベクトル
    検出装置。
  13. 【請求項１３】 参照フレーム画像と現フレーム画像と
    のブロックマッチング処理により、動き補償付予測符号
    化処理に用いられる動きベクトルを求めるための動きベ
    クトル検出装置であって、前記フレームは偶数フィール
    ドと奇数フィールドとを含み、 動きベクトル検出対象となる現フレーム画像ブロックの
    各画素に対応して配置される複数のプロセッサを含み、
    前記現フレーム画像ブロックの画素データと前記参照フ
    レーム画像内の前記現フレーム画像ブロックに関連する
    領域内の参照画像ブロックの画素データとを入力し、両
    ブロックの対応の画素データに対し所定の演算を行なう
    演算手段と、 前記演算手段の出力を前記偶数フィールド内の画素に対
    する演算結果と前記奇数フィールド内の画素に対する演
    算結果と前記フレーム内の画素に対する演算結果とに分
    類し、各分類ごとに前記演算手段の出力を加算して総和
    を求める総和手段と、 前記総和手段の出力に従って、前記現画像ブロックの奇
    数フィールド画素ブロックに対する動きベクトル、偶数
    フィールド画素ブロックに対する動きベクトルおよびフ
    レーム画素ブロックに対する動きベクトルを並列態様で
    決定する動きベクトル決定手段を備える、動きベクトル
    検出装置。
  14. 【請求項１４】 参照フィールド画像と現フィールド画
    像とのブロックマッチング処理により、動き補償付予測
    符号化処理に用いられる動きベクトルを求めるための動
    きベクトル検出装置であって、 前記現フィールド画像内の動きベクトル検出対象となる
    現フィールド画像ブロックの各画素に対応して配置され
    る複数のプロセッサを含み、前記現フィールド画像ブロ
    ックの画素データと前記参照フィールド画像内の現フィ
    ールド画像ブロックに関連する領域内の参照フィールド
    画像ブロックの画素データとを入力し、両入力ブロック
    の対応の画素データに対し所定の演算を行なう演算手段
    と、 前記演算手段の出力を前記現フィールド画像ブロックの
    フィールド内垂直方向に沿って２分割して上半分ブロッ
    クと下半分ブロックとに分割し、前記演算手段の出力を
    前記上半分ブロックの画素に対する演算結果と、前記下
    半分のブロックの画素に対する演算結果と前記現画像ブ
    ロック内の画素すべてに対する演算結果とに分類し、各
    分類ごとに前記演算手段の出力を加算して総和を求める
    総和手段と、 前記総和手段の出力に従って、前記上半分ブロックに対
    する動きベクトル、前記下半分ブロックに対する動きベ
    クトル、および前記現画像ブロックに対する動きベクト
    ルを並列態様で決定する動きベクトル決定手段を備え
    る、動きベクトル検出装置。
  15. 【請求項１５】 参照画面画像と現画面画像とのブロッ
    クマッチング処理により、動き補償付予測符号化に用い
    られる動きベクトルを求めるための動きベクトル検出装
    置であって、 前記現画面画像の動きベクトルのの検出対象となる現画
    像ブロックの各画素に対応して配置される複数のプロセ
    ッサを含み、前記現画像ブロックの画素データと前記参
    照画面画像内の前記現画像ブロックに関連する領域内の
    参照画像ブロックの画素データとを入力し、該入力した
    両ブロックの対応の画素のデータに対し所定の演算を行
    なう演算手段を備え、前記複数のプロセッサは、前記画
    面がフレームで構成されるとき、前記現画像ブロックの
    画面垂直方向の上半分のブロックの画素に対応し、かつ
    奇数フィールドの画素に対応して配置される第１のプロ
    セッサ群と、前記上半分のブロックの画素に対応しかつ
    偶数フィールドの画素に対応して配置される第２のプロ
    セッサ群と、前記現画像ブロックの画面垂直方向の下半
    分のブロックの画素に対応しかつ奇数フィールドの画素
    に対応して配置される第３のプロセッサ群と、前記下半
    分のブロックの画素に対応しかつ偶数フィールドの画素
    に対応して配置される第４のプロセッサ群とを含み、 前記第１ないし第４のプロセッサ群の出力を並列に受
    け、前記第１および第２のプロセッサ群の出力を組合わ
    せかつ前記第３および第４のプロセッサ群の出力を組合
    わせて２組の出力信号を生成する第１の組合わせ手段
    と、前記第１および第３のプロセッサ群の出力を組合わ
    せかつ前記第２および第４のプロセッサ群の出力を組合
    わせて２組の出力信号を生成する第２の組合わせ手段と
    を含み、モード指定信号に応答して前記第１および第２
    の組合わせ手段の一方を活性化し、活性化された組合わ
    せ手段からの２組の出力を伝達する分類手段と、 前記分類手段の２組の出力をそれぞれ各組ごとに加算総
    和し、各組に対する評価値および前記現画像ブロック全
    体に対する評価値を並列態様で生成する評価値生成手段
    と、 前記評価値生成手段の出力に従って、前記現画像ブロッ
    クの動きベクトルを各組および現画像ブロックに対して
    並列態様で決定する動きベクトル決定手段を備える、動
    きベクトル検出装置。
  16. 【請求項１６】 現画面画像と参照画面画像とのブロッ
    クマッチング処理により、動き補償付予測符号化に用い
    られる動きベクトルを検出するための動きベクトル検出
    装置であって、 画像データの入力順序と出力順序とを異ならせる手段を
    含み、入力参照画面画像データを一時的に格納するバッ
    ファ手段と、 前記バッファ手段から読出された画像データと前記現画
    面画像データとから動きベクトル検出対象となる現画像
    ブロックの動きベクトルを算出する手段とを備える、動
    きベクトル検出装置。
  17. 【請求項１７】 現画面画像と参照画面画像とのブロッ
    クマッチング処理により、動き補償付予測符号化に用い
    られる動きベクトルを検出するための動きベクトル検出
    装置であって、 動きベクトル検出対象となる現画像ブロックの画素に対
    応して配置され、各々が対応の現画像ブロック画素デー
    タと前記現画像ブロックに対応する前記参照画面画像内
    の参照画像ブロックの対応の画素データとを格納する格
    納手段と、前記格納手段に格納された画素データに所定
    の演算処理を行なう演算手段とを含み、前記格納手段に
    格納されたデータを一方方向のみに沿って伝達する複数
    のプロセッサと、 前記複数のプロセッサの所定数ごとに配置され、前段の
    プロセッサまたは入力部から伝達された参照画素データ
    を一時的に格納し、順次次段のプロセッサへ伝達すると
    ともに、その有効格納画素データ数が変更可能なバッフ
    ァ手段と、 前記複数のプロセッサ手段の演算結果出力に従って前記
    現画像ブロックの動きベクトルを決定する動きベクトル
    決定手段とを備える、動きベクトル検出装置。
  18. 【請求項１８】 現画面画像と参照画面画像とのブロッ
    クマッチング処理により、動き補償付予測符号化に用い
    られる動きベクトルを検出するための動きベクトル検出
    装置であって、 動きベクトル検出対象となる現画像ブロックと前記現画
    像ブロックに関連する前記参照画面内の探索領域内のす
    べての評価点のうち代表評価点に対応する参照画像ブロ
    ックとのブロックマッチング処理を複数の予め定められ
    た予測モードに従って実行し、前記複数の予測モードに
    対して最も良い相関度を示す最適代表評価点を求める第
    １の算出手段と、 前記複数の予測モードそれぞれに対応して設けられ、求
    められた最適代表評価点に従って、該対応の最適代表評
    価点を中心とする所定の大きさの領域内の全評価点に対
    して前記現画像ブロックと参照画像ブロックとのブロッ
    クマッチング処理を前記複数の予測モードに従って行な
    い、各々が前記複数の予測モードそれぞれに対して最も
    よい相関度を示す最適評価値およびベクトルを求める複
    数の第２の算出手段と、 前記複数の第２の算出手段の出力に従って、前記複数の
    予測モードのうちの最適予測モードを求め、かつ該求め
    られた最適予測モードに従って決定された最適ベクトル
    を前記現画像ブロックに対する動きベクトルとして決定
    する動きベクトル決定手段とを備える、動きベクトル検
    出装置。
  19. 【請求項１９】 現画面画像と参照画面画像とのブロッ
    クマッチング処理により、動き補償付予測符号化に用い
    られる動きベクトルを検出するための動きベクトル検出
    装置であって、 動きベクトル検出対象となる現画像ブロックと前記現画
    像ブロックに関連する参照画面内の探索領域のすべての
    評価点のうち代表評価点により表現される参照画像ブロ
    ックとのブロックマッチング処理を複数の予測モードに
    従って実行し、前記複数の予測モード各々に対して最も
    よい相関度を示す最適代表評価点を求める第１の算出手
    段と、 前記複数の予測モード各々に対応して設けられ、前記第
    １の算出手段からの対応の予測モードの最適代表評価点
    に従って、該最適代表評価点を中心とする所定の大きさ
    の領域内の全評価点に対して前記現画像ブロックと参照
    画像ブロックとのブロックマッチング処理を前記複数の
    予測モードに従って実行し、最もよい相関度を示す評価
    点を表わす最適ベクトルおよび最適評価値を算出する複
    数の第２の算出手段と、 前記複数の第２の算出手段の出力に従って、前記複数の
    予測モードのうちの最適予測モードを決定し、かつ該決
    定された最適予測モードに従って決定された最適ベクト
    ルを前記現画像ブロックに対する動きベクトルとして決
    定する動きベクトル決定手段とを備える、動きベクトル
    検出装置。
  20. 【請求項２０】 現画面画像と参照画面画像とのブロッ
    クマッチング処理により、動き補償付予測符号化に用い
    られる動きベクトルを検出するための動きベクトル検出
    装置であって、 動きベクトル検出対象となる現画像ブロックと前記現画
    像ブロックに関連する参照画面内の探索領域のすべての
    評価点のうち代表評価点により表現される参照画像ブロ
    ックとのブロックマッチング処理を複数の予測モードに
    従って実行し、前記複数の予測モード各々に対して最も
    よい相関度を示す予測モードに対応する最適代表評価点
    を求める第１の算出手段と、 前記第１の算出手段からの最適代表評価点に従って、前
    記最適代表評価点を中心とする所定の大きさの領域内の
    全評価点に対し前記現画像ブロックと参照画像ブロック
    とのブロックマッチング処理を前記複数の予測モード各
    々に従って実行し、各前記予測モードに対して最適ベク
    トルおよび最適評価値を算出する複数の第２の算出手段
    と、 前記第２の算出手段の出力に従って複数の予測モードの
    うちの最適予測モードを決定し、それに対応する最適ベ
    クトルを前記現画像ブロックに対する動きベクトルとし
    て決定する動きベクトル決定手段とを備える、動きベク
    トル検出装置。
  21. 【請求項２１】 現画面画像と参照画面画像とのブロッ
    クマッチング処理により、動き補償付予測符号化に用い
    られる動きベクトルを検出するための動きベクトル検出
    装置であって、 動きベクトル検出対象となる現画像ブロックと前記現画
    像ブロックに関連する参照画面内の探索領域のすべての
    評価点のうち代表評価点に対応する参照画像ブロック各
    々とのブロックマッチング処理を複数の予測モードに従
    って行ない、前記複数の予測モードのうち最もよい相関
    度を示す最適予測モードおよびそれに対応する最適代表
    評価点を求める第１の算出手段と、 前記第１の算出手段からの最適予測モードを示す情報お
    よび前記最適代表評価点情報に従って、前記最適評価点
    を含む前記探索領域内の所定の大きさの領域内の全評価
    点に対し前記最適予測モードに従って前記現画像ブロッ
    クと参照画像ブロックとのブロックマッチング処理を実
    行し、各参照画像ブロックに対する評価関数値を算出す
    る第２の算出手段と、 前記第２の算出手段の出力に従って、前記現画像ブロッ
    クに対する動きベクトルを決定する動きベクトル決定手
    段を備える、動きベクトル検出装置。
  22. 【請求項２２】 現画面画像と参照画面画像とのブロッ
    クマッチング処理により、動き予測符号化処理に用いら
    れる動きベクトルを求めるための動きベクトル検出装置
    であって、 前記現画面画像のＱ行Ｐ列の画素からなる現画面ブロッ
    クの各画素に対応して配置されるプロセッサと、前記Ｐ
    列の各々に対応して配置され、各々がＲ個の参照画面画
    素データを格納するデータ格納手段とを有するプロセッ
    サアレイを備え、前記プロセッサとデータ格納手段とが
    １次元的に一方向に沿って参照画面画像画素データを転
    送するように相互接続され、かつ前記プロセッサの各々
    は、対応の現画面画像画素データを格納する第１のレジ
    スタ手段と、与えられた参照画面画像画素データを格納
    する第２のレジスタ手段と、前記第１および第２のレジ
    スタ手段の格納する画素データに所定の演算処理を施し
    て評価関数値成分を出力する演算手段とを含み、 前記プロセッサアレイへ１サイクル当たり１画素データ
    の速度で、前記参照画面画像画素データを与えるデータ
    印加手段と、 前記プロセッサアレイから出力される評価関数値成分を
    加算して、１サイクル当たり１評価関数値を生成する評
    価値生成手段と、 前記評価値生成手段から所定数のサイクルにわたって与
    えられる評価値に従って前記現画面ブロックの動きベク
    トルを検出する動きベクトル決定手段と、 前記所定数のサイクルを、Ａを任意の自然数として、Ａ
    ・（Ｐ・（Ｑ＋Ｒ））サイクルに設定する手段を備え
    る、動きベクトル検出装置。
  23. 【請求項２３】 現画面画像と参照画面画像とのブロッ
    クマッチング処理により、動き予測符号化処理に用いら
    れる動きベクトルを求めるための動きベクトル検出装置
    であって、 各々が、Ｑ行Ｐ列の画素からなる現画面画像ブロックの
    各画素に対応して配置されるプロセッサと、前記Ｐ列の
    各々に対応して配置され、かつ各々がＲ個の参照画面画
    素データを格納するデータ格納手段とを有するＡ個のプ
    ロセッサアレイを備え、前記Ａは自然数であり、かつ前
    記Ａ個のプロセッサアレイの各々は、プロセッサとデー
    タ格納手段とが１次元的に一方方向に沿って参照画面画
    像画素データを転送するように相互接続され、かつ前記
    プロセッサの各々は、対応の現画面画像画素データを格
    納する第１のレジスタ手段と、与えられた参照画面画像
    画素データを格納する第２のレジスタ手段と、前記第１
    および第２のレジスタ手段に格納された画素データに所
    定の演算処理を施して評価関数値成分を出力する演算手
    段とを含み、 前記Ａ個のプロセッサアレイへ同じ参照画面画像画素デ
    ータを１サイクル当たり１画素データの割合で与える手
    段と、 前記Ａ個のプロセッサアレイに対応して設けられ、対応
    のプロセッサアレイから出力される評価関数値成分から
    現画面ブロックと参照画面ブロックとの類似度を示す評
    価関数値を生成するＡ個の評価値生成手段と、 前記Ａ個の評価値生成手段各々に対応して設けられ、対
    応の評価値生成手段からＡ・Ｐ（Ｑ＋Ｒ）サイクルにわ
    たって与えられる評価値に従って各プロセッサアレイそ
    れぞれについての動きベクトルを決定するＡ個の動きベ
    クトル決定手段と、 前記Ａ個のプロセッサアレイの現画面画像ブロック画素
    データ全体を前記Ａ・Ｐ（Ｑ＋Ｒ）サイクルを単位サイ
    クルとして順次更新する現画面ブロック更新手段を備え
    る、動きベクトル検出装置。
  24. 【請求項２４】 動き予測符号化処理に用いられる動き
    ベクトルを、現画面画像と参照画面画像とのブロックマ
    ッチング処理により求めるための動きベクトル検出装置
    であって、 前記現画面画像のＱ行Ｐ列の画素に対応して配置される
    プロセッサと、前記Ｐ列の各列に対応して配置され、各
    々がＲ個の参照画面画像画素データを格納するデータ格
    納手段とを備えるプロセッサアレイを含み、前記プロセ
    ッサの各々は、対応の現画面画素データを格納する第１
    のレジスタ手段と、与えられた参照画面画像画素データ
    を格納する第２のレジスタ手段と、前記第１および第２
    のレジスタ手段の格納する画素データに所定の演算処理
    を施して評価関数値成分を出力する演算手段とを含み、 前記プロセッサアレイは、各々が（Ｐ／ｂ）列（Ｑ／
    ｃ）行の画素に対応して配置される複数のサブブロック
    に分割され、前記サブブロックは行列状に配置され、 前記プロセッサの列それぞれに対応して設けられ、各々
    がＲ個の参照画面画像画素データを格納する複数のデー
    タ格納手段を備え、前記データ格納手段は同じ列に配置
    されたサブブロックに共有されかつサブブロック列それ
    ぞれにおいて、データ格納手段は１つのサブブロックの
    プロセッサと１次元的に参照画面画像画素データを一方
    方向に沿って転送するように相互接続されかつ残りのサ
    ブブロックに対しては同じ列に配置されたプロセッサに
    対してのみ接続され、かつ前記残りのサブブロックにお
    けるプロセッサは、同一列においてのみ一方方向に沿っ
    てのみ与えられた参照画面画像画素データを転送するよ
    うに相互接続され、 前記複数のサブブロックそれぞれのプロセッサから（Ｐ
    ／ｂ）・｛（Ｑ／ｃ）＋Ｒ｝・ｂ・ｃサイクルにわたっ
    て各サイクルに与えられる評価関数値成分に従って、各
    サブブロックについて関連の現画面画像ブロックの動き
    ベクトルを決定する手段と、 前記複数のサブブロックの各々へ互いに異なる現画面画
    像画素ブロックの画素データを格納するとともに、前記
    複数のサブブロックに格納される現画面画像画素データ
    を（Ｐ／ｂ）・｛（Ｑ／ｃ）＋Ｒ｝サイクルごとに順次
    更新する手段を含む、動きベクトル検出装置。
  25. 【請求項２５】 現画面画像と参照画面画像とのブロッ
    クマッチング処理により、動き予測符号化に用いられる
    動きベクトルを求めるための動きベクトル検出装置であ
    って、 現画面画像のＱ行Ｐ列の画素からなる現画面ブロックの
    各画素に対応して行列状に配置されるプロセッサと、前
    記画素列の各々に対応して配置され、各々がＲ個の参照
    画面画素データを格納するデータ格納手段とを有するプ
    ロセッサアレイを備え、前記複数のプロセッサとデータ
    格納手段とは１次元的に一方方向に沿って参照画面画像
    画素データを転送するように相互接続され、かつ前記複
    数のプロセッサの各々は、第１の現画面ブロックの画素
    データを格納する第１のレジスタ手段と、第２の現画面
    ブロックの対応の画素データを格納する第２のレジスタ
    手段と、与えられた参照画面画像画素データを格納する
    第３のレジスタ手段と、前記第１および第２のレジスタ
    手段の一方の格納する画素データを選択する選択手段
    と、前記選択手段の選択した画素データと前記第３のレ
    ジスタ手段に格納された画素データとに所定の演算処理
    を施して評価関数値成分を生成する演算手段とを含み、 前記プロセッサアレイから出力される評価関数値成分を
    総和して、１サイクル当たり１評価関数値を生成する評
    価値生成手段と、 前記評価値生成手段の出力する評価関数値に従って現画
    面ブロックの動きベクトルを決定する動きベクトル決定
    手段と、 前記第１および第２の現画面ブロックの一方についての
    動きベクトル検出サイクルの間に他方の現画面ブロック
    に対応するレジスタ手段の内容を更新する更新手段と、 前記選択手段を選択するレジスタを前記検出サイクルご
    とに切換える切換制御手段とを備える、動きベクトル検
    出装置。
  26. 【請求項２６】 現画面画像と参照画面画像とのブロッ
    クマッチング処理により、動き補償付予測符号化に用い
    られる動きベクトルを求めるための動きベクトル検出装
    置であって、 前記現画面内の動きベクトル検出対象となる所定のサイ
    ズの現画像ブロックと前記現画像ブロックに関連する前
    記参照画面内の領域内の複数の参照画像ブロック各々と
    の類似度を示す評価関数値を生成する評価値生成手段
    と、 前記評価値生成手段から与えられた評価関数値に従って
    前記現画像ブロックの動きベクトルを決定する決定手段
    とを備え、 前記決定手段は、参照画像ブロックの前記元画像ブロッ
    クについての水平および垂直方向の位置をベクトル
    （Ｈ，Ｖ）で表わすとき、複数の参照画像ブロックの評
    価関数値が同じとき、 （ｉ） ｜Ｈ｜＋｜Ｖ｜の小さいほうの参照画像ブロッ
    クのベクトルを動きベクトル候補として選択する第１の
    選択手段と、 （ii） ｜Ｈ｜＋（−Ｖ＋α）の小さい参照画像ブロッ
    クのベクトルを前記動きベクトルの候補として選択する
    第２の選択手段と、 （iii ） ｜Ｈ｜＋（Ｖ＋α）の小さいほうの参照画像
    ブロックのベクトルを前記動きベクトルの候補として選
    択する第３の選択手段と、 モード指定信号に応答して、前記第１ないし第３の選択
    手段のいずれか１つを活性状態とする手段とを備え、前
    記αは、動きベクトルのＹ方向の探索範囲に応じて決定
    される定数である、動きベクトル検出装置。
  27. 【請求項２７】 現画面画像と参照画面画像とのブロッ
    クマッチング処理により、動き補償付予測符号化に用い
    られる動きベクトルを求めるための動きベクトル検出装
    置であって、 前記現画面画像の所定のサイズの現画面ブロックと前記
    現画面ブロックに関連する前記参照画面内領域の複数の
    参照画面ブロックそれぞれとを複数の予測モードそれぞ
    れに従ってブロックマッチング処理を施して整数精度で
    の動きベクトルを前記複数の予測モード各々について決
    定する整数精度ベクトル決定手段と、 前記現画面ブロック画素データと前記整数精度ベクトル
    決定手段により決定された複数の予測モード各々の動き
    ベクトルで示される複数の参照画面ブロック画素データ
    をそれぞれ前記整数ベクトル決定手段から受けて格納す
    る画素データ格納手段と、 前記画素データ格納手段に格納された現画面ブロック画
    素データと複数の参照画面ブロック各々の画素データと
    を受け、ブロックマッチング処理を分数精度で行なっ
    て、前記複数の予測モード各々の分数精度での動きベク
    トルを決定する分数精度ベクトル決定手段とを備える、
    動きベクトル検出装置。
  28. 【請求項２８】 現画面画像と参照画面画像とのブロッ
    クマッチング処理により、動き補償付予測符号化に用い
    られる動きベクトルを検出するための動きベクトル検出
    装置であって、 前記現画面の所定のサイズの現画面ブロックと所定のサ
    イズの探索領域内の前記参照画面画像に関連する複数の
    参照ブロック各々との類似度を示す評価関数値を求める
    評価値算出手段と、 前記探索領域の有効領域を前記現画面ブロックについて
    設定する設定手段と、 前記設定手段により設定された有効領域に含まれる参照
    ブロックに対する、前記評価値算出手段の評価値に従っ
    て前記現画面ブロックの動きベクトルを決定する手段と
    を備える、動きベクトル検出装置。
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