JPH07253919A - 画像メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ使用効率が高く、ハード量を削減可能
な画像メモリ装置を提供する。 【構成】 アドレス補正回路１が中心画素の入力座標４
１から周辺画素のメモリアドレス生成の補正を行い、ア
ドレス変換器１１に出力すると、アドレス変換器１１は
未使用領域を削減するアドレス変換を行う。複数画素を
同一アドレスに割り当てて構成したメモリＡ２１〜２４
は、メモリアドレスに該当するデータを、リード時はデ
ータバス８１〜８８に出力、ライト時はデータバス８１
〜８８から入力する。セレクタ３１が、リードデータか
ら必要な周辺画素値を選択し、データ出力９１〜９６と
して出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像機器、画像処理装
置などに利用する画像メモリ装置に関する。

【０００２】

【従来の技術】映像機器や画像処理装置に適用されるハ
イビジョン画像回路では、ハイビジョン画像１フレーム
のサイズを持った画像メモリを備えて構成されている。
従来、このような画像メモリとして、図８に示すよう
に、ハイビジョン画像１フレーム２００をラスタ順に１
画素ずつ順次記憶し、水平座標Ｘ、垂直座標Ｙで示され
るアドレスの周辺６画素を同時にランダム読みだしする
ものが実現されている。

【０００３】同図にあって、ハイビジョン画像１フレー
ム分のメモリとして要求されるサイズは、水平方向に１
９２０画素、垂直方向に１０３５ライン、１画素当たり
のビット数が１０ビットである。また周辺６画素とは、
図９に示すように、リードアドレスの整数値が示す黒い
画素を中心とした、周囲の白い５画素２０１を含む６画
素として定義される。

【０００４】図１０は従来の画像メモリ装置のブロック
構成を示している。同図において、１０１はアドレス補
正回路であり、アドレス入力１５１を入力とし、メモリ
アドレス１６１〜１６８を出力とする。１１１〜１１８
はメモリＢであり、メモリアドレス１６１〜１６８、制
御信号１７１〜１７８を入力とし、データバス１８１〜
１８８を入出力とする。１２１はセレクタであり、アド
レス入力１５１、データバス１８１〜１８８を入力と
し、データ出力１９１〜１９６を出力とする。

【０００５】図１１に従来例のメモリマップを示す。メ
モリのアドレス割付は２次元的に行なうものとし、水平
座標Ｘを下位アドレスに、垂直座標Ｙを上位アドレスに
割り当てる。

【０００６】ハッチング部分で示される２０２が、メモ
リの使用する有効画像領域である。垂直方向に１０３５
ラインあるため、垂直アドレスは２０４７まで必要とな
る。従って図中の白で示される２０３が、メモリの未使
用領域となる。

【０００７】図１２に、従来例のバンクの割り当てを示
す。これによれば、画像メモリを水平４画素ｘ垂直２ラ
インの８画素単位のブロック２０４に区切り、各ブロッ
ク２０４の８画素に８バンクを割り当てている。そして
同一ブロック内の８画素には、同一メモリアドレスを割
り当てている。従って、（Ｘ、Ｙ）座標で示される画素
データは、該当バンク番号のメモリの該当ブロックのア
ドレスに保持されることになる。

【０００８】ここでメモリのバンク１乃至８には、メモ
リＢ１１１乃至Ｂ１１８が、それぞれ割り当てられる。
これら８バンクの各メモリＢ１１１〜Ｂ１１８は、５１
２Ｋワードｘ１０ビットのメモリが必要であり、各メモ
リＢは２５６Ｋワードｘ４ビットのＳＲＡＭ６個で構成
されている。

【０００９】前記のような１画素当たり１２ビットの構
成によれば、図１１で明らかなように、２ビットが未使
用領域となる。

【００１０】次に前記の従来例の動作を、ライト時とリ
ード時に分けて説明する。まず、座標（Ｘ、Ｙ）の画素
データを書き込む場合の動作を説明する。アドレス入力
１５１はＸ、Ｙで表現され、２進表現ではそれぞれ 数
１、数２で示される。

【００１１】

【数１】

【００１２】

【数２】

【００１３】アドレス補正１０１は、アドレス入力１５
１の数１、数２を受信し、Ｘアドレスについては各バン
ク毎に数３の値に基づいて、図１３に示す値を加算して
数４に補正する。

【００１４】

【数３】

【００１５】

【数４】

【００１６】さらに、Ｙアドレスについても数５の値に
基づいて、図１４に示す値を加算して数６に補正し、各
バンク毎に数７をメモリアドレス１６１〜１６８として
出力するものである。

【００１７】

【数５】

【００１８】

【数６】

【００１９】

【数７】

【００２０】メモリＢ１１１〜１１８では、数５、数３
から決まるバンク（８個のメモリＢのいずれか）のデー
タバス（１８１〜１８８のいずれか）に、書き込む画像
データが与えられる。ここで該当するバンクの制御信号
（１７１〜１７８のいずれか）をライト状態にすること
により、メモリアドレス１６１〜１６８に示されるアド
レスに画像データが書き込まれる。

【００２１】ついで、座標（Ｘ、Ｙ）の周辺６画素をリ
ードするリード動作を説明する。ここで各バンクのアド
レスはＸ、Ｙの値により異なる場合がある。例えは中心
画素がバンク５にある場合は、バンク４、８のＸ方向の
アドレスは１減算されたものになる。中心画素がバンク
８にある場合は、バンク１、５のＸ方向のアドレスは１
加算したものになる。あるいは中心画素がバンク２にあ
る場合は、バンク５、６、７のＹ方向のアドレスは１減
算したものになる。

【００２２】アドレス補正１０１は、前記ライト時と同
様な動作をする。すなわちアドレス補正１０１は、アド
レス入力１５１から数１、数２を受信し、各バンク毎に
数３の値に基づいて図１３に示す値を加算して数４を求
める。次に数５の値に基づいて図１４に示す値を加算し
て数６を求め、各バンク毎に数７をメモリアドレス１６
１〜１６８として出力する。

【００２３】メモリＢ１１１〜Ｂ１１８は、制御信号１
７１〜１７８のリード状態とメモリアドレス１６１〜１
６８により周辺の８画素をリードし、データバス１８１
〜１８８に出力する。セレクタ１２１はアドレス入力の
うち数５、数３により、８画素の中からリードしたい周
辺６画数素を選択し、データ出力１９１〜１９８に出力
する。

【００２４】このように上記従来の画像メモリ装置で
は、画像を８バンクに分割し、各バンク毎にアドレス補
正をし、リードした８画素の中から６画素を選択するこ
とにより、周辺６画素を同時にリードするものである。
ここでメモリは２５６Ｋワードｘ４ビットのＳＲＡＭを
４８個必要とする。

【００２５】

【発明が解決しようとする課題】しかしながら、前記の
従来の画像メモリ装置では、図１１に示すようにアドレ
ス空間が有効に利用できないという問題があった。また
市販のメモリのビット幅は通常、４、８、１６ビットで
あり、画素のビット幅である１０ビットと一致しないた
め、メモリが効率的に使用できず、ハード量が増加して
しまうという問題点があった。

【００２６】本発明はこのような従来の問題を解決する
ため為されたものであり、メモリ使用効率の高い画像メ
モリ装置を提供することを目的とするものである。

【００２７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の画像メモリ装置は、Ｘ、Ｙの２次元座標を
持つ画像情報を記憶する画像メモリであって、前記画像
情報のＸ、Ｙ座標をアドレス変換器によりアドレス変換
した結果をメモリアドレスとして用いることを特徴とす
る。

【００２８】さらに、Ｘ、Ｙの２次元座標を持つ画像情
報を記憶する画像メモリであって、１つのバンクの１つ
のメモリアドレスに複数画素を割り当てたことを特徴と
するものである。

【００２９】

【作用】従って、本発明によれば、アドレス変換器が画
像データのアドレス変換を行なってアドレスのビット幅
を減じ、この結果メモリの使用効率が改善される。

【００３０】また、１つのバンクの１つのメモリアドレ
スに複数画素を割り当てることにより、１つのバンクを
複数画素分のビット幅のメモリとする。これによって、
メモリのビット方向の使用効率が上がり、ハード量が削
減される。

【００３１】

【実施例】以下、添付図面に基づいて、本発明に係る画
像メモリ装置の実施例を説明する。以下の説明におい
て、ハイビジョン画像フレームは前記の図８に準ずるも
のとする。すなわち、ラスタ順に１画素ずつ順次ライト
し、座標（Ｘ、Ｙ）で示されるアドレスの周辺６画素を
同時にランダムリードするもので、１フレーム分のメモ
リサイズは、水平方向に１９２０画素、垂直方向に１０
３５ライン、１画素当たりのビット数が１０ビットとす
る。

【００３２】図１は本発明の一実施例の構成を示すもの
である。図において、１はアドレス補正回路であり、ア
ドレス入力４１を入力とし、メモリアドレス５１〜５４
を出力とする。１１はアドレス変換器であり、メモリア
ドレス５１〜５４を入力とし、アドレス変換後のメモリ
アドレス６１〜６４を出力する。２１〜２４はメモリＡ
であり、メモリアドレス６１〜６４、制御信号７１〜７
４を入力とし、データバス８１〜８８を入出力とする。
３１はセレクタであり、アドレス入力４１、データバス
８１〜８８を入力とし、データ出力９１〜９６を出力と
する。

【００３３】図２は、アドレス変換器１１の機能説明図
である。また、図３は、アドレス変換後のメモリマップ
を示している。

【００３４】図３に示すように、本発明のアドレス変換
では、垂直方向に１０２５ライン目以降の画素値を、水
平方向の１９２１画素以降のアドレス未使用領域に割り
当てる。すなわち、画像データが有効画像領域３２とア
ドレス変換前の有効画像領域３３から構成されている場
合、アドレス変換前の有効画像領域３３を水平方向のア
ドレス未使用領域に割り当てるようアドレス変換し、ア
ドレス変換後の有効画像領域３４を形成させる。これに
よって垂直方向の１０２５ライン以降のアドレスを削除
できるから、図４のようなメモリマップとなり、メモリ
未使用領域３５は大幅に減少する。

【００３５】次に、図５に本実施例におけるバンク割り
当てを示す。画像メモリは水平４画数素ｘ垂直２ライン
の８画素単位のブロック５５に区切る。１つのブロック
５５には、１つのメモリアドレスを割り当てる。そして
ブロック内の８画素に対し、４バンクを割り当てる。つ
まり、１つのブロック５５は４バンク構成とする。この
とき１バンクの１アドレスに、２画素を割り当てる。こ
こで、バンク１、２、３、４に、図１に示したメモリＡ
２１、２２、２３、３４をそれぞれ割り当てる。

【００３６】前記のように構成した時、４バンクの各メ
モリＡ２１〜２４は、２５６Ｋワードｘ２０ビットの容
量が必要となる。これは、各メモリＡを例えば２５６Ｋ
ワードｘ４ビットのＳＲＡＭ５個で構成することで実現
される。前記のように構成することによって、図４のよ
うに、ビット方向には２画素当たり２０ビットが確保さ
れ、しかも未使用ビット分はない。

【００３７】次に上記実施例の動作を、ライト時、リー
ド時に分けて説明する。まずライト時の動作として、座
標（Ｘ、Ｙ）の画数データをメモリに書き込む場合を説
明する。アドレス補正回路１は、アドレス入力４１から
数１、数２を受信し、各バンク毎に数３の値に基づいて
図６に示す補正値を加算して、補正Ｘアドレス数４を求
める。ついで数５の値に基づき、図７に示す補正値を加
算して、補正Ｙアドレス数６を求め、各バンク毎に補正
アドレス数７をメモリアドレス５１〜５４として出力す
る。

【００３８】アドレス変換器１１では、入力されたメモ
リアドレス５１〜５４の各々に対し以下に示す変換を行
ない、アドレス変換後のメモリアドレスＡｄを６１〜６
４として出力する。

【００３９】すなわち、数８が満たされる場合には、ア
ドレス変換後のメモリアドレスＡｄを数９として出力
し、これに反して数１０が満たされる場合には、アドレ
ス変換後のメモリアドレスＡｄを数１１として出力す
る。

【００４０】

【数８】

【００４１】

【数９】

【００４２】

【数１０】

【００４３】

【数１１】

【００４４】メモリＡ２１〜２４では、数１２から決ま
るバンク（４個のメモリＡのうちのいずれか）のデータ
バス（８１〜８２、８３〜８４、８５〜８６、８７〜８
８のいずれか）に書き込む画像データが与えられ、その
バンクの制御信号（７１〜７４のいずれか）をライト状
態にすることにより、メモリアドレス６１〜６４に示さ
れるアドレスに画像データが書き込まれる。

【００４５】

【数１２】

【００４６】つぎにリード動作として、座標（Ｘ、Ｙ）
の周辺６画素を読み出す場合を説明する。ここで各バン
クのアドレスは、Ｘ、Ｙの値により異なる場合がある。
例えば中心画素がバンク３の左画素にある場合は、バン
ク２、４のＸ方向のアドレスは１減算されたものにな
る。中心画素がバンク４の右画素にある場合は、バンク
１、３のＸ方向のアドレスは１加算されたものになる。
中心画素がバンク１の右画素にある場合は、バンク３、
４のＹ方向のアドレスは１減算されたものになる。

【００４７】アドレス補正回路１は、ライト時と同様な
動作をする。すなわち、アドレス補正回路１は、アドレ
ス入力４１から数１、数２を受信し、各バンク毎に数３
の値に基づき図６に示す値を加算して数４を求める。さ
らに数５の値に基づき図７に示す値を加算して数６を求
め、各バンク毎に数７をメモリアドレス５１〜５４とし
て出力する。

【００４８】アドレス変換器１１では、ライト時と同様
にメモリアドレス５１〜５４の各々に対し以下の変換を
行ない、アドレス変換後のメモリアドレスＡｄを６１〜
６４として出力する。

【００４９】すなわち、数１３が満たされる場合には、
アドレス変換後のメモリアドレスＡｄを数１４として出
力し、これに反して数１５が満たされる場合には、アド
レス変換後のメモリアドレスＡｄを数１６として出力す
る。

【００５０】

【数１３】

【００５１】

【数１４】

【００５２】

【数１５】

【００５３】

【数１６】

【００５４】メモリＡ２１〜２４は、制御信号７１〜７
８のリード状態とアドレス変換後のメモリアドレス６１
〜６８により周辺の８画数素をリードし、データバス８
１〜８８に出力する。セレクタ３１はアドレス入力数
５、数３により、８画素の中からリードしたい周辺６画
素を選択し、データ出力９１〜９８に出力する。

【００５５】このように上記実施例の画像メモリ装置で
は、アドレス変換１１を設けることにより、メモリアド
レス５１〜５４が１９ビットであったのをアドレス変換
後のメモリアドレス６１〜６４の１８ビットにすること
ができ、アドレス空間を１ビット減らすことができ、メ
モリの使用効率の向上を図ることができる。

【００５６】さらに、上記実施例の画像メモリ装置で
は、メモリＡ２１〜２４において１つのバンクの１つの
メモリアドレスに複数画素を割り当てることにより、１
つのバンクを複数画素分のビット幅のメモリにすること
ができ、メモリのビット方向の使用効率が上がり、メモ
リの使用効率を向上させることができる。

【００５７】以上により、従来例では４８個あったメモ
リを、本実施例では２０個に削減でき、またアドレス変
換用の選択器をハードで代替することで回路を削減でき
る。

【００５８】

【発明の効果】本発明は上記実施例より明らかなよう
に、アドレス変換を設けることにより、メモリアドレス
空間を減らすことができ、メモリの使用効率の向上を図
ることができる。よってハード量を削減できるという効
果を有する。

【００５９】また本発明は、１つのバンクの１つのメモ
リアドレスに複数画素を割り当てることにより、メモリ
のビット方向の使用効率が上がり、メモリの使用効率を
向上させることができる。よってハード量を削減できる
という効果を有する。

【図面の簡単な説明】

【図１】本発明に係る画像メモリ装置のブロック構成図

【図２】図１のアドレス変換器の機能説明図

【図３】本発明のアドレス変換方法の説明図

【図４】本発明のメモリマップ

【図５】本発明のバンク割当の説明図

【図６】本発明のアドレス補正で使用するＸアドレス加
算値の例を示す図

【図７】本発明のアドレス補正で使用するＹアドレス加
算値の例を示す図

【図８】ハイビジョン画像１フレームの画像データサイ
ズ及び周辺画素の説明図

【図９】周辺画素の説明図

【図１０】従来の画像メモリ装置のブロック構成図

【図１１】従来の画像メモリ装置のメモリマップ

【図１２】従来の画像メモリ装置のバンク割当の説明図

【図１３】従来の画像メモリ装置のＸアドレスの補正加
算値を示す図

【図１４】従来の画像メモリ装置のＹアドレスの補正加
算値を示す図

【符号の説明】

１ アドレス補正 １１ アドレス変換 ２１〜２４ メモリＡ ３１ セレクタ ４１ アドレス入力 ５１〜５４ メモリアドレス ６１〜６４ アドレス変換後のメモリアドレス ７１ 制御信号１ ７２ 制御信号２ ７３ 制御信号３ ７４ 制御信号４ ８１ データバス１ ８２ データバス２ ８３ データバス３ ８４ データバス４ ８５ データバス５ ８６ データバス６ ８７ データバス７ ８８ データバス８ ９１ データ出力１ ９２ データ出力２ ９３ データ出力３ ９４ データ出力４ ９５ データ出力５ ９６ データ出力６

Claims (2)

【特許請求の範囲】
1. 【請求項１】 Ｘ、Ｙの２次元座標を持つ画像情報を記
   憶する画像メモリであって、前記画像情報のＸ、Ｙ座標
   をアドレス変換器によりアドレス変換した結果をメモリ
   アドレスとして用いることを特徴とする画像メモリ装
   置。
2. 【請求項２】 Ｘ、Ｙの２次元座標を持つ画像情報を記
   憶する画像メモリであって、１つのバンクの１つのメモ
   リアドレスに複数画素を割り当てたことを特徴とする画
   像メモリ装置。