JPH07253947A - データ通信装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数の異なるクロック速度でチップを動作さ
せることができるデータ通信装置を提供する。 【構成】 バス１１とチップ１５はそれぞれクロック発
生器１２で発生するバスのクロック周波数、チップのク
ロック周波数で動作し、バスのクロック周波数とチップ
のクロック周波数は（Ｎ−１）：Ｎ（Ｎは１より大の整
数）の関係にあり、チップのクロック信号のＮサイクル
毎にチップ１５とバス１１のクロック信号が同期し、こ
の同期時のチップ１５のクロック信号の２クロック・サ
イクル前に同期処理回路１６により、チップ処理回路１
３に対してチップ１５からバス１１へのデータの転送を
禁止させ、同期時のチップのクロック信号の２クロック
・サイクル後に同期処理回路１６により、チップ処理回
路１３に対してバス１１からチップ１５へのデータの受
取りを禁止させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バスに接続された複数
のチップまたは回路ブロックから構成された電子回路に
関し、より詳細には、チップをバスのクロックに同期さ
せる改良したデータ通信装置に関する。

【０００２】

【従来の技術】コンピュータ等の電子装置の多くは、同
期バスとインターフェースで接続された複数のチップか
ら構成されている。様々なチップとバスの間のデータの
転送はバスのクロックに同期しており、バスのクロック
の最高速度はバスの電気的特性によって決まる。

【０００３】多くの場合、チップは、バスが耐えられる
速度よりもかなり高速のクロック速度で動作することが
できる。チップの内部速度はチップ内の導線の長さとチ
ップ内の様々な寄生キャパシタンスによって制限され
る。チップ内の信号伝搬距離はバス上の信号伝搬距離よ
りもはるかに小さいため、チップはしばしばバスよりも
はるかに高速で動作することができる。それぞれのバス
のサイクルにおいてチップがデータをバスへまたはバス
から転送する必要がなければ、チップをバスのクロック
速度を超えるクロック速度で動作させることによって、
速度面でかなりの利点を得ることができる。

【０００４】マイクロプロセッサのチップが内部でバス
の速度の倍数の速度で動作するコンピュータ装置が、従
来技術に知られている。たとえば、バスの速度の２倍の
クロック速度でマイクロプロセッサが動作する装置が商
業的に入手可能である。マイクロプロセッサにおいては
命令を実行するのにいくつか内部クロック・サイクルが
必要となるかもしれないので、マイクロプロセッサをバ
スのクロックよりも高速で動作することができれば、結
果としてこのような命令の実行に要する時間をかなり減
少することができる。

【０００５】

【発明が解決しようとする課題】あいにく、このような
マイクロプロセッサの装置はバスのクロックの一定の整
数倍の速度でしか動作することができない。チップのク
ロックとバスのクロックの最適の比率は装置のパラメー
タによって決まる。非常に高速のバスを有する装置にお
いては、より低速のバスを有する装置においてよりも最
適の比率が小さくなる。上に説明したマイクロプロセッ
サ等の従来技術の同期システムにおいては、チップ速度
とバス速度のいくつかの一定比率を実施するためには、
異なるチップ、または少なくともバス論理回路をつけ加
えることが必要である。多数の異なるチップを備えよう
とするとコストが高すぎて無理である。それゆえ、最適
の比率が達成されることはめったにない。

【０００６】内部でバスとチップの間でデータが非同期
で転送される装置では、チップの内部クロックはバスの
速度に関していかなる速度でも自由に動作するため、こ
のような問題は回避される。しかしあいにく、こういっ
た装置においてははるかに複雑なバスのインターフェー
スのハードウェアが必要である。さらに、非同期の装置
においては、装置の動作のタイミングはいつも予測する
ことはできない。このようにタイミングが不明であるこ
とによって、命令実行順序が予測可能であることを頼み
にしている多重プロセッサの装置において問題が起こる
可能性がある。

【０００７】大まかに言えば、本発明の目的は、チップ
をバスに同期させて改良したデータ通信装置を提供する
ことである。

【０００８】本発明の他の目的は、いかなる与えられた
バスの速度に対しても複数の異なるクロック速度でチッ
プが動作することのできる同期バスのインターフェース
を適用したデータ通信装置を提供することである。

【０００９】本発明のこれらの及び他の目的は、以下の
本発明の詳細な説明と添付の図面より、当業者に明らか
になるであろう。

【００１０】

【課題を解決するための手段】本発明は、第１のクロッ
ク周波数で動作しているバスと第２のクロック周波数で
バスに同期して動作している回路ブロックの間でデータ
の通信を行うデータ通信装置である。データ通信装置
は、第１のクロック周波数でバスのクロック信号を、第
２のクロック周波数でチップのクロック信号を発生し、
第１および第２のクロック周波数が（Ｎ−１）：Ｎの比
率であるクロック発生器を含む。ここで、Ｎは１より大
きい整数である。バスとチップのクロック信号はチップ
のクロック信号のＮサイクルごとに１回同期する。クロ
ック発生器はまた、バスとチップのクロック信号が同期
しているときのチップのクロック信号のサイクルを示す
同期信号を発生する。回路ブロックはバス上のデータを
受け取り転送するインターフェース回路を含む。装置は
また、それぞれの回路ブロックに接続されて、Ｎ個のチ
ップのクロックサイクルの連続したブロックのそれぞれ
にそれぞれのタイプが１つ存在する、回路ブロックがデ
ータをバス上に転送することができないチップのクロッ
ク信号のサイクルと回路ブロックがデータをバスから受
け取ることができないチップのクロック信号のサイク
ル、を識別する回路を含む。さらに、本発明によれば、
複雑さを増大したり性能を低下させることなくバス対チ
ップのクロックの比率を１：１にすることができる。

【００１１】

【実施例】本発明は図１を参照するとより容易に理解で
きるであろう。図１は、クロック周波数に同期するバス
１１に接続された回路ブロックを構成するチップ１５の
ブロック図である。チップ１５はチップのクロックがセ
ットする周波数で動作する。バス１１はバスのクロック
信号がセットする周波数で動作する。バスのクロック周
波数は、一般的にチップのクロック周波数と等しいかそ
れよりも低い。チップとバスのクロック信号はともにク
ロック発生器１２内の単一のクロック水晶から取り出さ
れる。本発明において、チップのクロック周波数はバス
のクロック周波数に等しいかバスのクロック周波数と
Ｎ：（Ｎ−１）の比率の関係にある。ただしＮは１より
大きい整数である。つまり、チップのクロック周波数と
バスのクロック周波数との比率としては、２：１、３：
２、４：３、等があり得る。以下により詳細に説明する
とおり、チップとバスのクロック信号が同じ周波数であ
る場合もまた、本発明に適応することができる。

【００１２】チップとバスのクロック信号が４：３の比
率である場合を考える。チップ処理回路１３はチップの
クロック速度で動作する。しかし、チップ１５はバスの
クロック信号をベースにしてデータを受け取り転送す
る。図１に示すチップ１５の実施例において、データ
は、データをバス領域とチップ領域の間で移動するイン
ターフェース回路１４を通して、バスとチップの間を転
送される。このインターフェース回路が動作する方法に
ついては、以下により詳細に説明する。

【００１３】チップの４クロックサイクルごとに、バス
のクロックサイクルが３つだけある。それゆえ、チップ
１５がバスから新しいデータを受け取ることができない
チップのクロックサイクルが少なくとも４つに１つある
はずであり、チップ１５がバス上に新しいデータを転送
することができないチップのクロックサイクルが少なく
とも４つに１つあるはずである、というのも、対応する
バスの３クロックサイクルにおいて、データラインにつ
き多くとも３つのデータビットしか転送されず、または
受け取ることができないからである。

【００１４】本発明は、クロック周波数の比率がＮ：
（Ｎ−１）のときにはデータがチップとバスの間で読み
出したり書き込んだりすることができないチップのサイ
クルはＮの値と無関係である、という観察の結果をベー
スにしている。次に図２を参照する。図２は、チップと
バスのクロック周波数が４：３の比率である場合の各チ
ップとバスのクロック信号の関係を示す。クロックパル
スは、バスの３クロックパルスごとにチップの４クロッ
クパルスが対応する、反復するグループになって生じ
る。破線で示すとおり、チップの４クロックパルスごと
に１回、２つのクロックの立ち上がりエッジが一致す
る。以下の説明において、データはそれぞれのクロック
パルスの立ち上がりエッジで計時されてインターフェー
ス１４内のラッチやレジスタに保持されると仮定する。
また、データはラッチの使用可能入力が高レベルのとき
に該ラッチを通り抜け、使用可能信号の立ち下がりエッ
ジでラッチ内に保留されると仮定する。チップ１５がチ
ップのクロック信号が決定した時間２０においてデータ
を送り出すと、時間２１においてデータはバスに接続さ
れたラッチによって受け取られる。時間２２においてチ
ップ処理回路１３を離れていく出発データはチップのク
ロック信号が低レベルのときにインターフェース１４を
通り抜け時間２３においてバス上に送り出され、時間２
５においてデータは他のチップによってバス上に受け取
られる。しかし、３番目のチップのクロックパルスの後
半、すなわち時間２４においてデータが計時されてラッ
チ１４に保持されると、データはデータが時間２５にお
いてバス上に送り出される前に時間２６において計時が
開始されたデータと交換される。それゆえ、データは時
間２４においてチップのクロックパルス上に送り出すこ
とはできない。

【００１５】次に、データがチップ１５に読み込まれる
場合を考える。時間２５において他のチップによりバス
上に置かれたデータは時間２７まで読み込むことができ
ない。しかし、これは時間２８において示すチップのク
ロック・パルスが開始した後である。それゆえ、このデ
ータは時間２９までチップ１５によって読み込むことは
できない。時間２３においてバス上に置かれたデータは
時間３１において読み込むことができる。それゆえ、時
間２８においてはいかなるデータもバスから読み込むこ
とができない。なお、データが送り出されたり受け取ら
れることができないチップのタイム・スロット(the tim
e chip time slots)は、それぞれ、２つのクロックの同
期点からチップの２クロック・サイクル前と、２つのク
ロックの同期点からチップの２クロックサイクル後であ
る。これはＮの値と真に無関係であるということを示す
ことができる。それゆえ、チップ１５が同期点が生じる
ところを決定することができれば、他のいかなる情報も
なしで問題の２つのサイクルを常に識別することができ
る。

【００１６】本発明の好適な実施例において、チップ１
５はクロック発生器１２が発生する同期信号を受け取
る。同期信号は同期処理回路１６に同期がとれるチップ
のサイクルを知らせる。たとえば、同期信号は、同期が
起こる前にチップの所定のクロック・サイクル数を送り
出される。同期処理回路１６は、好ましくは、チップ上
の他の回路、すなわち、チップ処理回路１３が受け取り
および転送禁止タイムスロットの間データを受け取った
り転送しようとすることを防ぐ、送り出しおよび受け取
り禁止信号を発生する。

【００１７】次に、インターフェース１４の動作につい
てより詳細に説明する。インターフェース１４の回路の
複雑さは、Ｎの最大値によって決まる。Ｎが４以下であ
る場合が最も簡単であるので、この場合をまず説明す
る。本発明によるインターフェース回路３０のブロック
図である図３を参照する。インターフェース回路３０は
２つの領域に分けることができる。１つは、その信号を
ＣＣＫで示すチップのクロックと同期して動作するチッ
プの領域であり、もう１つは、その信号をＵＣＫで示す
バスのクロックに制御されるバスの領域である。チップ
上のパッド３６が用いられてバスと物理的に接続され
る。

【００１８】出発データがラッチ３１内に置かれる。デ
ータはラッチ３１から、好ましくはバスのクロック信号
によって制御されるフリップ・フロップでエッジがトリ
ガされたレジスタ３３のＤ入力に読み込まれる。バッフ
ァ３５が用いられてレジスタ３３の出力からバスのライ
ンを離す。同様に、バスからの到着データが、好ましく
はバスのクロックが制御するエッジでトリガしたフリッ
プ・フロップであるレジスタ３４のＤ入力に読み込まれ
る。データはチップのクロックからはずれて動作するラ
ッチ３２を通してチップの領域に転送される。

【００１９】Ｎ＝４について最悪の場合のタイミングが
生じる（すなわち、時間２２に始まる）とき、新しいデ
ータがラッチとレジスタの対の入力段階に移る前にこの
ラッチとレジスタの対の間にデータが移る。たとえば、
ラッチ３１に前に読み込まれていて現在ラッチ３１のＱ
出力上にある出発データは、時間２２の後ＣＣＫの次の
立ち下がりエッジにおいて新しいデータがラッチ３１へ
の入力に到達する前に、時間２１においてＵＣＫの立ち
上がりエッジ区間においてレジスタ３３のＱ出力に転送
される。

【００２０】あいにく、Ｎ＞４のときには、図３に示す
簡単なラッチ／フリップ・フロップの配置は信頼性がな
い、というのも、ＵＣＫとＣＣＫの間に重なりがあるか
らである。Ｎ＝５での最悪の場合を考えると、丁度ラッ
チ３１が開いてその出力をその入力のところの新しいデ
ータに変えるときにＵＣＫがデータを計時してレジスタ
３３内に保持するデータのサイクルがある。このような
事態になると、ＵＣＫの立ち上がりとＣＣＫの立ち下が
りの間に競合が生じる。それゆえ、レジスタ３３が正確
なデータを受け取るという保証がない。この事態は、Ｎ
が大きくなるほど悪化する。

【００２１】この競合の問題を避けるために、Ｎ＞４で
ある装置は好ましくは図４において４０で示すインター
フェース回路を利用する。バスに接続された２つのチッ
プ間のデータ転送を考える。データが生じるチップの領
域はセンダと呼び、データが転送されるチップの領域は
レシーバと呼ぶこととする。同期が行われる基本的なし
くみには、センダのクロックを特定の場所で発生する同
期信号でゲートしてレシーバのラッチが更新していると
きはいつでもセンダのラッチの出力は定常のままである
ようにすることが含まれる。センダのラッチは、レシー
バのラッチが更新していないときのみに更新する。しか
し、センダとレシーバのクロックが同期しているとき
は、これは立ち上がりエッジが同時である場合だが、セ
ンダのラッチもレシーバのラッチもともに同時に更新す
ることができる。このことにより、レシーバのデータは
確実に、常に安定してセンダが転送しようとするデータ
と調和する。

【００２２】インターフェース回路４０において、図３
に示すレジスタ３４は１対のラッチ５１、５２に分けら
れる。制御回路５５は、ラッチ５１のデータがラッチ５
２からの新しいデータが受け取られるまでにラッチ４２
により捕捉されると仮定する。制御回路５５は、ＮＲＳ
ＹＮＣと称する信号が高レベルであるときに、そしてそ
のときだけにセンダのクロックの立ち下がりエッジにお
いて低レベルにセットされる、制御回路のフリップ・フ
ロップを含む。制御回路のフリップ・フロップは、レシ
ーバのクロックの立ち下がりエッジにおいて無条件に高
レベルにクリアされる。制御回路のフリップ・フロップ
はまた、ＮＲＳＹＮＣが低レベルのときにも高レベルに
クリアされる。以下により詳細に説明するとおり、２つ
の周波数領域からのクロックのエッジが同時であるとき
にはＮＲＳＹＮＣは低レベルであるので、制御回路のフ
リップ・フロップにより、クロックのエッジが同時にな
るときにセンダとレシーバの領域のラッチを同時に更新
することができる。エッジが同時に来ないときには、制
御回路のフリップ・フロップが、センダの領域のラッチ
がその内容を更新する前にレシーバの領域のラッチが更
新を完了する（すなわち、そのクロックのエッジが立ち
下がる）ことを保証する。

【００２３】回路の性能を最高にするために、到着パス
に沿った転送ラッチ、すなわちラッチ４２の物理的実施
はチップ１５内の宛先において行われる。これにより、
レシーバのクロック領域におけるデータのラッチが重複
することがなくなる。同様に、制御回路５６は、レジス
タ４３が確実に、ラッチ４１から新しいデータを読み込
む前にデータの計時を終了することを確実にする。

【００２４】制御回路は、ＣＣＫとＵＣＫの立ち上がり
エッジが同時であるときをチップに知らせる単一のＵＳ
ＹＮＣから発生する、ＮＤＳＹＮＣとＮＲＳＹＮＣの信
号を利用する。ＮＤＳＹＮＣは、ＣＣＫとＵＣＫのエッ
ジが同時に来る１サイクル前からＣＣＫとＵＣＫのエッ
ジが同時に来てから１サイクル後のＣＣＫの立ち下がり
エッジまで、ＣＣＫの立ち上がりエッジから低レベルに
なる。ＮＲＳＹＮＣは、ＣＣＫとＵＣＫのエッジが同時
に来る１／２サイクル前からＣＣＫとＵＣＫのエッジが
同時に来てから２回目のＣＣＫの立ち下がりエッジま
で、ＣＣＫの立ち下がりエッジから低レベルになる。

【００２５】上記のように、バスとチップのクロックが
同じ周波数で動作する環境において本発明にしたがいチ
ップを動作することもできるということは有利である。
この動作モードは、以下の説明では無比率(non-ratioe
d) モードと呼ぶことにする。図４に示すインターフェ
ース回路は、制御回路５５と５６の出力が常に高レベル
であるときにはこの動作を行うことができる。これは、
この動作モードにおいてＮＤＳＹＮＣとＮＲＳＹＮＣを
低レベルにすることによって達成することができる。本
発明の好適な実施例において、それぞれのチップは同期
入力を用いて無比率動作、すなわちチップとバスのクロ
ックが同じであることを検出する。ＮＤＳＹＮＣ／ＮＲ
ＳＹＮＣの信号を発生するチップ上の回路がこの入力が
周期的でないことを決定してこれらの信号を適切な値に
して無比率動作を行うようにする。この場合において、
制御回路５６により、無比率モードで動作しているとき
センダのクロックのエッジにおいてレシーバのクロック
領域にデータを転送するのを待つ必要がなくなる。それ
ゆえ、無比率の動作において、回路の性能はその最高レ
ベルに維持される。

【００２６】無比率の動作において、図１に示す送り出
しおよび受け取り禁止信号もまた使用禁止にされねばな
らない。これは、本発明の同期信号入力を接地すること
によって達成される。同期信号が全く受け取られなけれ
ば、送り出しおよび受け取り禁止信号は発生しない。そ
の結果、チップはそれぞれのクロック・サイクルにおい
てデータを送り出し受け取る。

【００２７】本発明の好適な実施例は外部同期信号を利
用して２つのクロックが同期する点を規定しているが、
当業者には他の方法も用いることができることが明白で
ある。たとえば、それぞれのチップは、チップとチップ
が受け取るバスのクロック信号とを比較することによっ
て同期点を検出することもできる。しかし、この方法で
あれば、それぞれのチップにおいてこの回路が重複する
ことが必要である。回路をつけ加えることによってコス
トが上がると、この方法の魅力が薄れる。さらに、１：
１の周波数を有するクロック比率の動作を行う何か別の
方法も必要である。

【００２８】当業者であれば、前記の説明と添付の図面
より本発明の様々の修正が明白になるであろう。したが
って、本発明は特許請求の範囲によってのみ限定される
ものである。

【００２９】以上、本発明の各実施例について詳述した
が、ここで各実施例の理解を容易にするために各実施例
ごとに要約して、以下に列挙する。

【００３０】１． 第１のクロック周波数で動くバス
［１１］と前記バス［１１］と同期して第２のクロック
周波数で動作する回路ブロック［１５］の間でデータの
通信を行うデータ通信装置であって、前記第１のクロッ
ク周波数のバスのクロック信号と前記第２のクロック周
波数のチップのクロック信号を発生し、前記第１および
第２のクロック周波数が（Ｎ−１）：Ｎ、ただしＮは１
より大きい整数の比率であり、前記バスとチップのクロ
ック信号が前記チップのクロック信号のＮサイクルごと
に１回同期する、クロック発生手段［１２］、前記バス
とチップのクロック信号が同期する前記チップのクロッ
ク信号のサイクルを示す同期信号を発生する手段［１
２］、前記回路ブロック［１５］に接続され、前記バス
［１１］からのデータを受け取る手段［１４］、前記回
路ブロック［１５］に接続され、前記バス［１１］上に
データを転送する手段［１４］、前記回路ブロック［１
５］に接続され、データが前記回路ブロック［１５］に
より前記バス［１１］上に転送されることができない、
Ｎ個の前記チップのクロックサイクルの連続したブロッ
クのそれぞれに１つ存在するチップのクロック信号のサ
イクルを識別する手段［１６］、前記回路ブロック［１
５］に接続され、新しいデータを前記バス［１１］から
全く受け取ることができない、Ｎ個の前記チップのクロ
ックサイクルの連続したブロックのそれぞれに１つ存在
するチップのクロック信号のサイクルを識別する手段、
を含むデータ通信装置である。

【００３１】２． 前記受け取る手段が、前記バス［１
１］からデータを受け取るよう接続され前記バスのクロ
ック信号に同期する第１のレジスタ［３４］、前記チッ
プのクロック信号に同期するラッチ［３２］を含む上記
１に記載のデータ通信装置である。

【００３２】３． 前記第１のレジスタが、前記バスの
クロック信号に応答して前記バス［１１］からデータを
読み出す第１のラッチ［５２］、前記第１のラッチと直
列であり、転送信号に応答して前記第１のラッチ［５
２］からデータを受け取り、前記第１のラッチ［５２］
が変化している間更新を妨げられるようになっている第
２のラッチ［５１］を含む上記２に記載のデータ通信装
置である。

【００３３】４． 前記転送する手段が、前記チップの
クロック信号に同期し、前記回路ブロック［１５］から
データを受け取るよう接続されたラッチ［３１、４
１］、前記バス［１１］上にデータを転送するよう接続
され、前記バスのクロック信号に同期し前記ラッチ［３
１、４１］の出力に接続された第１のレジスタ［３３、
４３］、を含む上記１に記載のデータ通信装置である。

【００３４】５． 前記ラッチ［３１、４１］に接続さ
れ、前記レジスタ［４３］が変化する状態のときに前記
ラッチの更新を妨げる手段［５６］をさらに含む上記４
に記載のデータ通信装置である。

【００３５】

【発明の効果】以上のように、本発明によれば、クロッ
ク発生手段で第１のクロック周波数でバスのクロック信
号を発生して第２のクロック周波数でチップのクロック
信号を発生し、第１と第２のクロック周波数が（Ｎ−
１）：Ｎ（Ｎは１より大きい整数）の比率となし、バス
とチップのクロック信号はチップのクロック信号のＮサ
イクルごとに１回同期させるとともに、同期している時
のチップのクロック信号のサイクルを示す同期信号を発
生し、回路ブロック内の手段により、バスにデータを転
送したり、バスからデータを受信し、チップのＮ個のク
ロック・サイクルの連続したブロックのそれぞれに１つ
づつ存在する回路ブロックからデータをバス上に転送す
ることができないチップのクロック信号のサイクルと、
回路ブロックがバスからデータを受け取ることができな
いチップのクロック信号のサイクルとを識別するように
したので、チップをバスに同期させることができ、どの
ようなバスの速度に対しても複数の異なるクロック速度
でチップを動作させることができる。

【図面の簡単な説明】

【図１】本発明を利用し同期バスに接続されたチップの
ブロック図である。

【図２】チップとバスのクロック周波数が４：３の比率
である場合のチップとバス間のクロックの関係を示すタ
イミング図である。

【図３】本発明による、図１に示すバス上にデータを転
送し、かつバスからデータを受け取る第１のインターフ
ェース回路のブロック図である。

【図４】本発明による、図１に示すバス上にデータを転
送し、かつバスからデータを受け取る第２のインターフ
ェース回路のブロック図である。

【符号の説明】

１１ バス １２ クロック発生器 １３ チップ処理回路 １４ インターフェース １５ チップ １６ 同期処理回路 ３０，４０ インターフェース回路 ３１，３２，４１，４２，５１，５２ ラッチ ３３，３４，４３ レジスタ ３６，４６ パッド ３５，４５ バッファ ５５，５６ 制御回路

フロントページの続き (72)発明者 ジョン・エフ・シェルトン アメリカ合衆国カリフォルニア州ラ・セル ヴァ・ビーチ アルタ・ドライヴ 99 (72)発明者 エーサン・ラシド アメリカ合衆国カリフォルニア州プリーザ ントン ベレッツァ・ドライヴ 5630

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１のクロック周波数で動くバス［１
   １］と前記バス［１１］と同期して第２のクロック周波
   数で動作する回路ブロック［１５］の間でデータの通信
   を行うデータ通信装置であって、 前記第１のクロック周波数のバスのクロック信号と前記
   第２のクロック周波数のチップのクロック信号を発生
   し、前記第１および第２のクロック周波数が（Ｎ−
   １）：Ｎ、ただしＮは１より大きい整数の比率であり、
   前記バスとチップのクロック信号が前記チップのクロッ
   ク信号のＮサイクルごとに１回同期する、クロック発生
   手段［１２］、 前記バスとチップのクロック信号が同期する前記チップ
   のクロック信号のサイクルを示す同期信号を発生する手
   段［１２］、 前記回路ブロック［１５］に接続され、前記バス［１
   １］からのデータを受け取る手段［１４］、 前記回路ブロック［１５］に接続され、前記バス［１
   １］上にデータを転送する手段［１４］、 前記回路ブロック［１５］に接続され、データが前記回
   路ブロック［１５］により前記バス［１１］上に転送さ
   れることができない、Ｎ個の前記チップのクロックサイ
   クルの連続したブロックのそれぞれに１つ存在するチッ
   プのクロック信号のサイクルを識別する手段［１６］、 前記回路ブロック［１５］に接続され、新しいデータを
   前記バス［１１］から全く受け取ることができない、Ｎ
   個の前記チップのクロックサイクルの連続したブロック
   のそれぞれに１つ存在するチップのクロック信号のサイ
   クルを識別する手段、を含むデータ通信装置。