JPH07254275A

JPH07254275A - 半導体記憶装置

Info

Publication number: JPH07254275A
Application number: JP7008471A
Authority: JP
Inventors: Yoshihiro Kono; 良洋河野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-01-31
Filing date: 1995-01-23
Publication date: 1995-10-03
Also published as: KR950024217A; EP0665557A2; DE69526460D1; US5793695A; EP0991077A3; EP0665557B1; DE69509931D1; EP0665555B1; EP0665557A3; DE69518343T2; US5825714A; KR100201723B1; EP0665555A2; EP0665556A2; DE69510834T2; DE69526460T2; EP0665556A3; EP0991077B1; CN1044526C; US6141291A

Abstract

(57)【要約】【目的】この発明は、チップ面積の増加を抑制でき、
昇圧電位の消費も少ない半導体記憶装置を提供しようと
するものである。【構成】メモリセル（１０）が接続されたワード線
（ＷＬ０〜ＷＬｎ）と、プリチャージ信号とアドレス信
号群とが入力されるロウデコーダ（１３-1〜１３-n）を
含むワード線選択回路（１６-1〜１６-n）と、レベル変
換回路１５とを具備し、プリチャージ信号およびアドレ
ス信号群のうち、プリチャージ信号をレベル変換回路
（１５）でレベル変換してから、ロウデコーダに入力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に係
り、特にワード線を選択的に駆動するワード線選択回路
に関する。

【０００２】

【従来の技術】半導体記憶装置の高集積化に伴い、電源
電圧ＶＣＣの低電圧化や読み出し速度の高速化という要
求が高まっている。図２１は、従来のワード線選択回路
のブロック図である。図２１において、ＰチャネルＭＯ
Ｓトランジスタ（ＰＭＯＳＦＥＴ）のソースには、昇圧
電位ＶＰＰが供給されている。昇圧電位ＶＰＰは、外部
より与えられる電源電圧（ＶＣＣ）よりも高い電位であ
る。昇圧電位ＶＰＰは、通常、チップの内部に設けられ
た昇圧電位発生回路（図示せず）を用いて発生させられ
る。ＮチャネルＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）
のソースには、接地電位ＶＳＳが供給されている。Ｐチ
ャネルＭＯＳトランジスタのドレイン及びＮチャネルＭ
ＯＳトランジスタのドレインには、メモリセルに接続さ
れたワード線ＷＬが接続されている。ＰチャネルＭＯＳ
トランジスタのゲート及びＮチャネルＭＯＳトランジス
タのゲートは共通接続されており、レベル変換回路を介
して、電源電圧ＶＣＣが電源として供給されたロウデコ
ーダが接続されている。このロウデコーダは、例えばア
ドレス信号やプリチャージ信号といった制御信号で制御
され、この制御信号の信号レベルに応じて選択的にＶＣ
Ｃ系の出力信号（ＨレベルがＶＣＣレベルの出力信号）
Ｓ_VCC を出力する。このＶＣＣ系の出力信号はレベル変
換回路によってＶＰＰ系の信号（ＨレベルがＶＰＰレベ
ルの信号）Ｓ_VPP に信号レベルが変換され、この変換信
号がＰチャネルＭＯＳトランジスタのゲート及びＮチャ
ネルＭＯＳトランジスタのゲートに供給されている。

【０００３】図２１に開示された従来技術では、ワード
線と昇圧電位ＶＰＰとの間に、ワード線を駆動するため
のＰＭＯＳＦＥＴが設けられている。このＰＭＯＳＦＥ
Ｔは、通常のワード線選択回路に用いられているブート
・ストラップ回路の代わりに、用いている。ブート・ス
トラップ回路は、低電源電圧化やワード線を選択する時
間の高速化のために、ワード線を駆動するためのＮＭＯ
ＳＦＥＴおよび分離トランジスタからなる。

【０００４】このように、ブート・ストラップ回路の代
わりにＰＭＯＳＦＥＴを用いたとき、そのゲートに入力
される制御信号は、ＶＰＰ系の制御信号（ＨレベルがＶ
ＰＰである制御信号）である必要がある。なぜなら、Ｖ
ＣＣ系の制御信号（ＨレベルがＶＣＣである制御信号）
でＰＭＯＳＦＥＴが制御される場合、ゲートにＨレベル
（ＶＣＣ）が入力されると、ソース電圧はＶＰＰである
ため、ＰＭＯＳＦＥＴが完全にはオフしないという不都
合が生じるからである。したがって、ＰＭＯＳＦＥＴの
ゲートを制御する信号はＶＰＰ系の制御信号である必要
があるが、ロウデコーダの出力はＶＣＣ系の制御信号で
あるため、信号レベルをＶＣＣレベルからＶＰＰ系レベ
ルへ変換する必要がある。このため、ロウデコーダとＰ
ＭＯＳＦＥＴとの間に、レベル変換回路を設ける必要が
ある。

【０００５】このタイプの記憶装置は、例えばU.S.Pate
nt Number 4,344,005 号に記載されている。さらに、U.
S.Patent Number 4,344,005 号には、レベル変換回路の
他に、ワード線キラー回路が開示されている。ワード線
キラー回路は、あるワード線に昇圧電位が供給されてい
るとき、他のワード線を接地電位とする。ワード線キラ
ー回路は、キラー駆動回路によって駆動される。このキ
ラー駆動回路は、レベル変換回路と同様、昇圧電位ＶＰ
Ｐを電源とする。

【０００６】図２２は、別の従来のワード線選択回路の
回路図である。図２２において、レベル変換回路に対応
するのは、それぞれのワード線選択回路中のロウデコー
ダ部分に設けられた、それぞれのゲートがクロスカップ
ル接続されたＰＭＯＳＦＥＴである（破線枠ＬＳ参
照）。

【０００７】このタイプの記憶装置は、例えばIEEE JOU
RNAL OF SOLID-STATE CIRCUITS, VOL.26. NO.8, AUGUST
1991,第1171頁乃至第1175頁に記載されている。また、
特開平４−１０６７９４号公報にはＥＰＲＯＭが開示さ
れている。ここに開示されたＥＰＲＯＭでは、アドレス
信号群がそれぞれレベル変換されてから、ロウデコーダ
に入力される。

【０００８】

【発明が解決しようとする課題】これらの従来技術に
は、以下のような問題点がある。第１に、図２１および
図２２に示した記憶装置では、多数のレベル変換回路が
必要である。ワード線選択回路の一つ一つにレベル変換
回路を設けなくてはならないためである。例えば図２１
および図２２に示した技術では、ワード線の数だけ、レ
ベル変換回路が必要である。

【０００９】同様に、アドレス信号群をそれぞれレベル
変換してから、ロウデコーダに入力する記憶装置でも、
多数のレベル変換回路が必要である。アドレス信号線の
一つ一つにレベル変換回路を設けなくてはならないため
である。

【００１０】レベル変換回路の数が増加すると、チップ
面積が増加する。これと同時に、レベル変換回路は、昇
圧電位ＶＰＰを電源とするために、昇圧電位ＶＰＰの消
費量が増加する。

【００１１】第２に、レベル変換回路以外に、昇圧電位
ＶＰＰを電源とする回路がチップ内に多数存在する場合
にも、昇圧電位ＶＰＰの消費量が増加する。昇圧電位Ｖ
ＰＰの消費量が増加すると、昇圧電位ＶＰＰの電位が変
動し易くなる。特に昇圧電位ＶＰＰのレベルが低下し易
くなる。昇圧電位ＶＰＰの電位の変動を抑制するために
は、充分な昇圧電位ＶＰＰを、昇圧電位配線に供給しな
ければならない。充分な昇圧電位ＶＰＰを、昇圧電位配
線に供給するためには、昇圧電位発生回路の昇圧用キャ
パシタの面積を大きくしなければならない。昇圧用キャ
パシタの面積が大きくなれば、チップ面積は増加する。

【００１２】第３に、レベル変換回路は、チップレイア
ウト上、メモリセルアレイの近くに配置されなければな
らない。メモリセルアレイは、ノイズを発生する。レベ
ル変換回路は、上記ノイズによって誤動作する可能性を
持つ。メモリの集積密度が高まってくると、メモリセル
アレイは、より大きなノイズを発生する。したがって、
６４メガビット、あるいは２５６メガビット以上のダイ
ナミックＲＡＭでは、レベル変換回路が誤動作する可能
性が高くなる。

【００１３】この発明は、特に上記の第１の点に鑑みて
為されたもので、その目的は、チップ面積の増加を抑制
でき、昇圧電位の消費も少ない半導体記憶装置を提供す
ることにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体記憶装置では、ロウデコーダ
に入力される、プリチャージ信号およびアドレス信号群
のうち、プリチャージ信号をレベル変換してから、ロウ
デコーダに入力したことを特徴としている。

【００１５】

【作用】上記構成を有する半導体記憶装置によれば、ロ
ウデコーダに一つ一つレベル変換回路を設けなくて済む
ので、レベル変換回路の数が減る。また、レベル変換回
路の数は、アドレス信号群をレベル変換してロウデコー
ダに入力する構成を持つ半導体記憶装置よりも減る。よ
って、半導体記憶装置は、チップ面積の増加が抑制さ
れ、昇圧電位の消費も少なくなる。

【００１６】

【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。この説明において、全図に渡り、同一
の部分には同一の参照符号を付し、重複する説明は避け
ることにする。

【００１７】また、この発明は、各種の半導体記憶装
置、例えばダイナミック型ＲＡＭ、スタティック型ＲＡ
Ｍ、書き替え可能なＲＯＭ（ＥＰＲＯＭ）、マスクＲＯ
Ｍなどに用いることができるが、この発明は、特にダイ
ナミック型ＲＡＭに好適な構成を有するため、以下、ダ
イナミック型ＲＡＭを例にとり説明する。

【００１８】図１は、この発明の第１の実施例に係るダ
イナミック型ＲＡＭが具備する、ＶＰＰ発生回路、レベ
ル変換回路、ワード線選択回路、およびメモリセルアレ
ーのブロック図である。

【００１９】図１に示すように、複数のワード線ＷＬ０
〜ＷＬｎには、それぞれメモリセル１０と、ワード線選
択回路１６-0〜１６-nが接続されている。ワード線選択
回路１６-0〜１６-nはそれぞれ、接地電位であるＶＳＳ
及び昇圧電位であるＶＰＰが電源として供給されている
ロウデコーダ（以下ＶＰＰ系ロウデコーダという）１３
（１３-0〜１３-n）、昇圧電位供給回路（以下、ＶＰＰ
供給回路という）１２（１２-0〜１２-n）、及びワード
線駆動回路１１（１１-0〜１１-n）を含んでいる。

【００２０】さらにワード線駆動回路１１-0〜１１-nは
それぞれ、ＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳＦ
ＥＴという）２３（２３-0〜２３-n）を含んでいる。Ｐ
ＭＯＳ２３-0〜２３-nのドレインは、ワード線ＷＬ０〜
ＷＬｎにそれぞれ接続されている。ＰＭＯＳ２３-0〜２
３-nのソースは、ＶＰＰ供給回路１２-0〜１２-nを介し
て、昇圧電位ＶＰＰが供給されている。昇圧電位ＶＰＰ
は、外部端子から与えられている電源電圧ＶＣＣよりも
高い、昇圧された電位である。昇圧電位ＶＰＰは、チッ
プの内部に設けられたＶＰＰ発生回路１４により発生さ
れる。

【００２１】また、ＶＰＰ供給回路１２-0〜１２-nはそ
れぞれ、ＰＭＯＳ２３-0〜２３-nのソースに昇圧電位Ｖ
ＰＰを供給するためのものであり、例えば単なる配線で
あってもよい。ＶＰＰ供給回路１２-0〜１２-nが配線で
あるとき、ＰＭＯＳ２３-0〜２３-nのソースには、常に
昇圧電位ＶＰＰが供給されることになる。

【００２２】また、ＶＰＰ供給回路１２-0〜１２-nは、
スイッチング・トランジスタで含んでいても良い。ＶＰ
Ｐ供給回路１２-0〜１２-nがスイッチング・トランジス
タを含むとき、スイッチング・トランジスタのゲートに
パーシャルデコーダの出力を接続すれば、パーシャルデ
コーダにより選択されたときにのみ、スイッチング・ト
ランジスタがオンし、それに接続されたＰＭＯＳ２３-0
〜２３-nのソースにＶＰＰが供給されることになる。

【００２３】ＰＭＯＳ２３-0〜２３-nのゲートはそれぞ
れ、ＶＰＰ系ロウデコーダ１３-0〜１３-nの出力信号に
応じた信号で制御されている。ここで出力信号に応じた
信号としたのは、ロウデコーダ１３-0〜１３-nとＰＭＯ
Ｓ２３-0〜２３-nのゲートとの間に、インバータ等の回
路素子が存在する場合もあるからである。このＶＰＰ系
ロウデコーダ１３-0〜１３-nは、例えばプリチャージ信
号やアドレス信号等の制御信号で制御される。

【００２４】この発明においては、この制御信号のいく
つかが、ＶＰＰ系制御信号（ＨレベルがＶＰＰレベル）
である点が重要である。そして、このＶＰＰ系制御信号
が、レベル変換回路１５によってＶＣＣ系制御信号（Ｈ
レベルがＶＣＣレベル）にレベル変換された信号であ
る。

【００２５】図１に示すダイナミック型ＲＡＭでは、あ
るＶＣＣ系制御信号が、レベル変換回路１５によりＶＰ
Ｐ系制御信号にレベル変換される。この変換された信号
が、複数のＶＰＰ系ロウデコーダ１３-0〜１３-nに共通
に入力される。したがって、図２１、図２２に示した回
路のように、各ワード線選択回路１６毎に、レベル変換
回路１５を設ける必要がなくなり、複数のワード線選択
回路１６に、一つのレベル変換回路１５を設けることが
可能となる。よって、レベル変換回路１５の数が少なく
なり、チップ面積を小さくでき、さらに消費電力を低減
できる、という効果が得られる。

【００２６】また、図１に示すダイナミック型ＲＡＭで
は、図２１、図２２に示したダイナミック型ＲＡＭと異
なって、レベル変換回路１５が各ワード線選択回路１６
毎に設けられない。このために、回路１５を、ノイズを
発生するメモリセルアレイから、離して配置でき、レベ
ル変換回路１５は、メモリセルアレイから発生したノイ
ズの影響を受けなくすることができる。メモリの集積密
度が高まってくると、メモリセルアレイは、より大きな
ノイズを発生する。特に６４メガビット、あるいは２５
６メガビット以上の大容量のダイナミックＲＡＭでは、
小容量のダイナミックＲＡＭに比べてメモリセルアレイ
で発生するノイズが、相対的に大きくなってくるが、レ
ベル変換回路１５がメモリセルアレイから離れているこ
とで、回路１５の誤動作は抑制される。回路１５の誤動
作が抑制されることで、ダイナミック型ＲＡＭは安定に
動作し得る。

【００２７】これに対し、図２１、図２２に示したダイ
ナミック型ＲＡＭでは、レベル変換回路１５が各ワード
線選択回路１６毎に設けられるために、回路１５を、ノ
イズを発生するメモリセルアレイの近くに配置しなけれ
ばならない。したがって、６４メガビット、あるいは２
５６メガビット以上の大容量のダイナミックＲＡＭで
は、回路１５が誤動作する可能性は高く、安定に動作し
得ない。

【００２８】但し、図１に示すダイナミック型ＲＡＭで
は、レベル変換回路１５とワード線選択回路１６とをあ
まり離しすぎると、ノイズの影響は受けにくいが、これ
らの間を接続する配線長が長くなるため、接続配線の寄
生容量が大きくなり、回路動作が遅延するという欠点が
生じる。したがって、チップレイアウト上の回路部分の
配置としては、半導体基板上でワード線選択回路１６が
形成される領域の一辺に隣接してメモリセルが形成され
る領域（メモリセルアレイ）を配置して（これはワード
線の寄生容量が増大することを防止するために、ワード
線の配線長をできるだけ短くするためである）、これと
は別の一辺（好ましくは、メモリセルが形成される領域
とは反対の方向）に、レベル変換回路１５が形成される
領域をワード線選択回路１６に隣接して配置することが
望ましい。例えばレベル変換回路１５が形成される領域
とメモリセルが形成される領域との間に、ワード線選択
回路１６が形成される領域を配置する。このような構成
とすることで、レベル変換回路１５は、メモリセルアレ
イから、ワード線選択回路１６が形成された領域分だけ
離れることになり、メモリセルアレイで発生したノイズ
の影響を十分に防止でき、かつレベル変換回路１５とワ
ード線選択回路１６とを接続する配線の配線長も長くな
ることを防止できるため、配線遅延がほとんど問題にな
らなくなる。さらにチップサイズを縮小できるという点
でも効果的である。

【００２９】なお、この第１の実施例では、昇圧した制
御信号をロウデコーダ１３の制御のために用いている
が、実際の製品におけるワード線選択回路は、ロウデコ
ーダ以外にもさまざまな機能を有する回路部分が存在す
るので（例えばリダンダンシーに関する回路）、それら
の部分にも昇圧された制御信号を用いる場合も有り得
る。したがって、この発明は、上記実施例のように、ロ
ウデコーダを制御する制御信号に関するものに限定され
ず、その目的・効果を奏する範囲内で、ワード線選択回
路を制御する多くの信号について適用することが可能で
ある。

【００３０】次に、第１の実施例に係るダイナミック型
ＲＡＭが具備する、ＶＰＰ発生回路、レベル変換回路、
ワード線選択回路、およびメモリセルの具体的な回路構
成について説明する。

【００３１】図２は、図１に示すワード線選択回路の具
体的な回路図、図３は、図１に示すレベル変換回路の具
体的な回路図、図４は、図１に示すＶＰＰ発生回路の回
路図である。

【００３２】まず、図２に示すように、複数のワード線
ＷＬ０〜ＷＬｎのそれぞれには、メモリセル１０が接続
されている。メモリセル１０は、１つのトランジスタ２
１と１つのキャバシタ２２とを含むダイナミック型ＲＡ
Ｍセルである。ワード線ＷＬは、ＰＭＯＳＦＥＴ２３
（２３-0〜２３-n）とＮＭＯＳＦＥＴ２４（２４-0〜２
４-n）とを含むワード線駆動回路１１（１１-0〜１１-
n）に接続されている。ＰＭＯＳＦＥＴ２３のドレイン
は、ＮＭＯＳＦＥＴ２４のドレインに接続され、そのソ
ースには、昇圧電位ＶＰＰが供給される。ＮＭＯＳＦＥ
Ｔ２４のソースには接地電位ＶＳＳが供給される。この
実施例では、図１に示したＶＰＰ供給回路１２（１２-0
〜１２-n）が、ＰＭＯＳＦＥＴ２３のソースと昇圧電位
ＶＰＰとを接続する配線に対応する。ＰＭＯＳＦＥＴ２
３のゲートとＮＭＯＳＦＥＴ２４のゲートとは互いに共
通に接続され、この共通接続点は、ＶＰＰ系ロウデコー
ダ１３（１３-0〜１３-n）の出力ノードａに接続されて
いる。このＶＰＰ系ロウデコーダ１３は、昇圧電位ＶＰ
Ｐと接地電位ＶＳＳとの間に、プリチャージ用のＰＭＯ
ＳＦＥＴ２６（２６-0〜２６-n）と、ＮＡＮＤゲートか
らなるデコード回路部２９（２９-0〜２９-n）とを直列
に接続した構成を含んでいる。ＶＰＰ系ロウデコーダ１
３は、アドレス信号Ａ0 〜Ａk 、 /Ａ0 〜 /Ａk （先頭
の /は“バー”であり反転信号を示す）とプリチャージ
信号ＰＲＣＨ′により制御されている。プリチャージ信
号ＰＲＣＨ′は、ＶＰＰ系の制御信号であり、ＶＣＣ系
の制御信号ＰＲＣＨを、図３に示すレベル変換回路１５
によりレベル変換した信号である。ＶＰＰ系ロウデコー
ダ１３の出力ノードａには、出力ノードａの電位レベル
の変動を防止するためのノイズキラー回路１７（１７-0
〜１７-n）が接続されている。ノイズキラー回路１７
は、ソースに昇圧電位ＶＰＰが供給され、ドレインが出
力ノードａに接続された負荷用のＰＭＯＳＦＥＴ２８
（２８-0〜２８-n）と、昇圧電位ＶＰＰを電源とし、Ｐ
ＭＯＳＦＥＴ２８のゲートに、出力ノードａの電位レベ
ルの反転レベルを供給するインバータ３０（３０-0〜３
０-n）とを含む。

【００３３】図４は、昇圧電位ＶＰＰを発生する昇圧電
位発生回路の具体的な回路図である。図４に示すよう
に、昇圧電位発生回路１４は、クロック信号発生回路３
０と、インバータ３１により相補的な第１及び第２のク
ロック信号ＣＰ１、ＣＰ２を発生させる手段と、第１の
クロック信号ＣＰ１が一端に供給された第１の昇圧用キ
ャパシタ３２と、電源電圧ＶＣＣが供給される端子と第
１の昇圧用キャパシタ３２との間に接続され、ゲートに
第２のクロック信号ＣＰ２が供給される第１のＭＯＳＦ
ＥＴ３３と、電源電圧ＶＣＣが供給される端子と第２の
昇圧用キャパシタ３５との間に接続され、ゲートに第１
のクロック信号ＣＰ１が供給される第２のＭＯＳＦＥＴ
３４と、ドレインとゲートが第１のＭＯＳＦＥＴ３３と
昇圧用キャパシタ３２とのノードに共通に接続され、ソ
ースが昇圧電位出力端子３８に接続されたＭＯＳＦＥＴ
２４と、ドレインとゲートが第２のＭＯＳＦＥＴ３４と
第２の昇圧用キャパシタ３５との接続ノードに共通に接
続され、ソースが昇圧電位出力端子３８に接続されたＭ
ＯＳＦＥＴ２７とを含む。

【００３４】このような昇圧電位発生回路１５が、ＤＲ
ＡＭなどのワード線駆動用として一般に用いられてお
り、この回路により発生させられた昇圧電位ＶＰＰが電
源線を介して、ワード線選択回路１６に供給される。

【００３５】次に、図２に示す構成を持つ回路の動作に
ついて説明する。行アドレス信号Ａ0 〜Ａk 、 /Ａ0 〜
/Ａk をＮＡＮＤゲート２９に入力する前に、ＶＰＰ系
の制御信号であるプリチャージ信号ＰＲＣＨ′がプリチ
ャージ動作として所定の期間内に高レベル、低レベル、
高レベルの順（すなわちＶＰＰレベル、ＶＳＳレベル、
ＶＰＰレベルの順）に変化する。ＰＭＯＳＦＥＴ２６
は、信号ＰＲＣＨ′がＶＳＳレベルのときにオンし、出
力ノードａをＶＰＰレベルにチャージした後にオフす
る。

【００３６】負荷用のＰＭＯＳＦＥＴ２８は、ＰＭＯＳ
ＦＥＴ２６がオフし、出力ノードａが一時的にフローテ
ィング状態になったときに、ノイズ等によってこの出力
ノードａの電位レベルが変動することを防止するために
設けられている。ここで、ＰＭＯＳＦＥＴ２８のゲート
に出力端を接続したインバータ３０は、昇圧電位ＶＰＰ
及び接地電位ＶＳＳとの間に、直列に接続されたＰＭＯ
ＳＦＥＴとＮＭＯＳＦＥＴとを含む。インバータ３０
が、電源に昇圧電位ＶＰＰを用いている理由は、次の通
りである。電源として、昇圧電位ＶＰＰの代わりに、電
位ＶＣＣを用いた場合には、出力ノードａがＨレベルの
とき、インバータを構成しているＰＭＯＳＦＥＴが完全
にオフしない。このため、インバータの動作が不安定化
し、ワード線の高速化を妨げる。

【００３７】プリチャージ動作としての上記所定期間が
経過した後、アドレス信号Ａ0 〜Ａk 、 /Ａ0 〜 /Ａk
のある組み合わせがＮＡＮＤゲート２９に入力される。
選択されたワード線ＷＬに接続されたワード線選択回路
１６について考えると、選択されたワード線に対応する
出力ノードａのみがＶＳＳレベルになり、ＰＭＯＳＦＥ
Ｔ２３がオンし、ＮＭＯＳＦＥＴ２４がオフする。その
結果、選択されたワード線ＷＬがＶＰＰレベルになり、
そのワード線ＷＬに接続されているメモリセル１０のト
ランジスタ２１がオンし、キャパシタ２２の蓄積された
データがビット線ＢＬへと転送される。この場合、選択
されなかったワード線ＷＬについては、それに対応する
ワード線選択回路１６中の出力ノードａはＶＰＰレベル
のままである。したがって、ＰＭＯＳＦＥＴ２３はオフ
し、ＮＭＯＳＦＥＴ２４はオンするため、選択されなか
ったワード線ＷＬにＶＰＰレベルの電位が供給されない
のでメモリセル１０からデータが読み出されない。

【００３８】ここで、ＮＭＯＳＦＥＴ２４は、ワード線
ＷＬが非選択の場合にオンし、ワード線ＷＬの電位を０
レベルに固定するために設けており、これによりワード
線ＷＬがフローティング状態になることを防止してい
る。これは、ノイズの影響によりワード線ＷＬの電位が
変動し、非選択のワード線ＷＬが選択されてしまうこと
を防止する点で有効である。

【００３９】この実施例においては、ＶＰＰ系のロウデ
コーダ１３を制御する信号のうち、ＰＭＯＳＦＥＴ２６
のゲートに供給される、プリチャージ用の制御信号ＰＲ
ＣＨのみレベル変換を行って、ＶＰＰ系の制御信号ＰＲ
ＣＨ′としている。ＮＡＮＤゲート２９を構成するＮＭ
ＯＳＦＥＴのゲートに供給される、アドレス用の制御信
号Ａ0 〜Ａk 、 /Ａ0 〜 /Ａk はＶＣＣ系の制御信号の
ままである。これは、ＰＭＯＳＦＥＴを制御する制御信
号は、必ずＶＰＰ系の制御信号である必要があるが、Ｎ
ＭＯＳＦＥＴを制御する制御信号は、必ずしもＶＰＰ系
の制御信号を供給する必要がないからである。すなわ
ち、ＰＭＯＳＦＥＴを、ＶＣＣ系の制御信号で制御しよ
うとすると、制御信号がＨレベル（ＶＣＣレベル）の場
合に完全にトランジスタがオフしないのに対して、ＮＭ
ＯＳＦＥＴは、ＶＣＣ系の制御信号が、Ｌレベル（ＶＳ
Ｓレベル）で完全にトランジスタがオフするため、回路
動作上、不都合は生じないからである。尚、ＮＭＯＳＦ
ＥＴの制御信号は、ＶＰＰ系の制御信号であっても回路
動作上は問題はない。

【００４０】以上の理由により、ワード線選択回路１６
を制御する制御信号は、全てＶＰＰ系の制御信号であっ
ても回路動作上、問題はないが、少なくともＰＭＯＳＦ
ＥＴに供給される制御信号は、ＶＰＰ系の制御信号であ
る必要がある。この実施例では、プリチャージ用のトラ
ンジスタにＰＭＯＳＦＥＴ２６を用いている。プリチャ
ージ用のトランジスタにＰＭＯＳＦＥＴを用いること
は、ＮＭＯＳＦＥＴを用いる場合に比べ、しきい値落ち
を防止できるなどの効果があり、有効である。

【００４１】なお、第１の実施例では、ワード線選択回
路１６を制御する信号の１つ以上（少なくともＰＭＯＳ
ＦＥＴを制御する信号）に、ＶＰＰ系の制御信号を用い
ていることが重要である。ＶＰＰ系の制御信号の発生方
法のいかんは、問題ではない。

【００４２】また、第１の実施例では、プリチャージ信
号である制御信号ＰＲＣＨを、ＶＰＰ系の制御信号ＰＲ
ＣＨ′にレベル変換するために、１つのレベル変換回路
２７を用いている。

【００４３】このように、第１の実施例では、複数のロ
ウデコーダに一つ一つレベル変換回路を設けなくて済む
ので、レベル変換回路の数が減る。また、アドレス信号
群をそれぞれレベル変換してから、ロウデコーダに入力
する記憶装置よりも、レベル変換回路の数が減る。

【００４４】よって、ダイナミック型ＲＡＭは、チップ
面積の増加が抑制され、昇圧電位ＶＰＰの消費も少なく
なる。さらに、アドレス信号群をそれぞれレベル変換す
る記憶装置では、アドレス信号群がロウデコーダに入力
されるまでに時間がかかり、特にワード線選択動作の高
速化が妨げられるが、プリチャージ信号をレベル変換す
る構成を持つ第１の実施例では、特にワード線選択動作
の動作の高速化が妨げられない。プリチャージ信号は、
ロウデコーダのプリチャージ、およびそのプリチャージ
を解除するだけであるからである。

【００４５】さらに、メモリセルアレイとレベル変換回
路とを離して配置すれば、ダイナミック型ＲＡＭは、誤
動作し難くなる。さらに、第１の実施例では、ワード線
選択回路に供給される電源は、昇圧電位ＶＰＰおよび接
地電位ＶＳＳの２つであり、電位ＶＣＣは必要とされな
い。すなわち、チップ上でワード線選択回路が形成され
る回路領域に引き回される電源線は、ＶＳＳ線とＶＰＰ
線の２本の電源線で済みＶＣＣ線は必要とされない。し
たがって、１本あたりの電源線（ＶＳＳ線とＶＰＰ線）
の幅を、十分に太く設計することができる。電源線の幅
を太くすれば、ノイズ等によって電源線の電位レベルが
変動することを防止できる。また、回路設計が容易にな
るという利点もある。

【００４６】また、第１の実施例では、ＶＰＰ系のロウ
デコーダ１３の出力ノードａを直接ワード線駆動回路中
のＰＭＯＳＦＥＴ２３及びＮＭＯＳＦＥＴ２４のゲート
に接続しているが、ＶＰＰ系のインバータを複数段設け
て間接的に接続してあってもよいのは当然であり、以下
の実施例においてもこの点は同様である。

【００４７】図５は、特に図２を参照して説明したワー
ド線選択回路の変形例を示す回路図である。図５に示す
変形例に係るワード線選択回路が、図２に示したワード
線選択回路と相違する部分は、ロウデコーダ１３（１３
-0のみ図示する）と、ワード線駆動回路１１（１１-0の
み図示する）のＰＭＯＳＦＥＴ２３のゲートとが直接に
接続されずに、ロウデコーダ１３とワード線駆動回路１
１との間に、ＶＰＰ系のインバータ１８（１８-0のみ図
示する）及びＶＰＰ系のインバータ１９（１９-0のみ図
示する）が挿入されていることである。インバータ１
８、１９は、ＰＭＯＳＦＥＴ２３を制御するタイミング
を制御するために設けられている。

【００４８】また、ロウデコーダ１３の出力ノードａ
と、ワード線駆動回路１１のＰＭＯＳＦＥＴ２３のゲー
トとを、インバータ１８、１９を介して接続すること
で、ロウデコーダ１３の出力信号の波形を、インバータ
１８、１９で整えることができる。このため、“Ｈ”レ
ベルと“Ｌ”レベルとがはっきりと区別された信号が、
ワード線駆動回路１１のＰＭＯＳＦＥＴ２３のゲートに
入力されるようになり、動作の高速化や、信号レベルの
誤検知による誤動作防止などに役立つ。

【００４９】図２に示したように、ロウデコーダ１３と
ワード線駆動回路１１とは、互いに直接に接続されるだ
けでなく、図５に示すように、インバータなどを介して
間接的に接続されていても良い。要するに、ロウデコー
ダ１３の出力ノードａの電位レベルに応じてワード線駆
動用のＰＭＯＳＦＥＴ２３、及びＮＭＯＳＦＥＴ２４が
制御されれば良い。

【００５０】次に、この発明の第２の実施例に係るダイ
ナミック型ＲＡＭについて説明する。図６は、この発明
の第２の実施例に係るダイナミック型ＲＡＭが具備す
る、ＶＰＰ発生回路、レベル変換回路、ワード線選択回
路、およびメモリセルアレーのブロック図である。

【００５１】特に図１に示したように、第１の実施例に
係るダイナミック型ＲＡＭでは、ワード線駆動回路１１
-0〜１１-n毎に、ＶＰＰ供給回路１２-0〜１２-nが設け
られていた。これを、図６に示すように、１つのＶＰＰ
供給回路１２を、複数のワード線駆動回路１１-0〜１１
-nで共有するようにしても良い。

【００５２】第１、第２の実施例に係るダイナミック型
ＲＡＭでは、プリチャージ信号のレベルを変換するため
に、１つのレベル変換回路を用いているが、全く同一の
動作をする複数個のレベル変換回路を並列に設けても良
い。このように、１つの制御信号に対して、全く同一に
動作する複数の回路を設ける理由は、例えば、配線長の
寄生容量やレベル変換回路の駆動能力を考慮したからで
ある。例えば、メモリセルをいくつかのブロックに分割
する場合には、各ブロック毎に、またはいくつかのブロ
ック毎にレベル変換回路を複数個並列に設けることがあ
る。このことは、以下に説明する複数の実施例について
も同様にいえることである。

【００５３】次に、この発明の第３の実施例に係るダイ
ナミック型ＲＡＭについて説明する。図７は、この発明
の第３の実施例に係るダイナミック型ＲＡＭが具備す
る、レベル変換回路、ワード線選択回路およびＶＰＰ供
給回路のブロック図である。

【００５４】図７に示される第３の実施例に係るダイナ
ミック型ＲＡＭは、パーシャルデコード方式のダイナミ
ック型ＲＡＭに関する。パーシャルデコード方式は、電
源電位間に直列に接続されるトランジスタを少なくでき
るために低電圧動作が可能である、などの利点を持つ。
このような利点から、パーシャルデコード方式は、大容
量のダイナミック型ＲＡＭに、好適とされている。

【００５５】第３の実施例に係るダイナミック型ＲＡＭ
が、図１に示された第１の実施例に係るダイナミック型
ＲＡＭ、あるいは図６に示された第２の実施例に係るダ
イナミック型ＲＡＭと相違する部分は、ＶＰＰ供給回路
１２が、デコード機能（一般にパーシャルデコード呼ば
れる。またプリデコ−ドとも呼ばれることもある）を有
している点である。

【００５６】第３の実施例に係るダイナミック型ＲＡＭ
が具備するＶＰＰ供給回路は、パーシャルデコーダ４０
（４０ａ〜４０ｄ）として、図７に示されている。パー
シャルデコーダ４０は複数設けられている。図７に示す
実施例では、４つのパーシャルデコーダ４０ａ〜４０ｄ
が設けられている。４つのパーシャルデコーダ４０ａ〜
４０ｄには、ＶＣＣレベルの第２の制御信号を、第２の
レベル変換回路１５-2により、ＶＰＰレベルに変換され
た信号が供給される。４つのパーシャルデコーダ４０ａ
〜４０ｄはそれぞれ、ＶＰＰレベルのワード線駆動信号
ＷＤＲＶ１〜ＷＤＲＶ４を出力する。ワード線駆動信号
ＷＤＲＶ１〜ＷＤＲＶ４は、ワード線選択回路１６Ａ
（１６Ａ-0〜１６Ａ-n）に供給される。ワード線選択回
路１６Ａは、複数のパーシャルデコーダ４０が設けられ
たことにより、第１、第２の実施例に比べ、若干修正さ
れる。具体的には、ワード線駆動回路１１が、ワード線
駆動信号ＷＤＲＶ１〜ＷＤＲＶ４毎に設けられる。

【００５７】図７に示す実施例では、１つのワード線選
択回路１６Ａ内に、ワード線駆動信号ＷＤＲＶ１〜ＷＤ
ＲＶ４毎に、４つのワード線駆動回路１１ａ〜１１ｄが
設けられている。ワード線駆動回路１１ａは、ゲート
を、メインロウデコーダ１３の出力ノードａに接続し、
ソースを、パーシャルデコーダ４０ａの出力ノードｂに
接続し、ドレインをワード線ＷＬ１に接続したＰＭＯＳ
ＦＥＴ２３ａを含む。同様に、ワード線駆動回路１１ｂ
は、ゲートを、メインロウデコーダ１３の出力ノードａ
に接続し、ソースを、パーシャルデコーダ４０ｂの出力
ノードｂに接続し、ドレインをワード線ＷＬ２に接続し
たＰＭＯＳＦＥＴ２３ｂを含む。同様に、ワード線駆動
回路１１ｃは、ゲートを、メインロウデコーダ１３の出
力ノードａに接続し、ソースを、パーシャルデコーダ４
０ｃの出力ノードｂに接続し、ドレインをワード線ＷＬ
３に接続したＰＭＯＳＦＥＴ２３ｃを含む。同様に、ワ
ード線駆動回路１１ｄは、ゲートを、メインロウデコー
ダ１３の出力ノードａに接続し、ソースを、パーシャル
デコーダ４０ｄの出力ノードｂに接続し、ドレインをワ
ード線ＷＬ４に接続したＰＭＯＳＦＥＴ２３ｄを含む。

【００５８】パーシャルデコード方式のダイナミック型
ＲＡＭでは、上記構成のワード線選択回路１６Ａが複数
設けられる。図７に示す実施例では、ワード線選択回路
１６Ａ-0〜１６Ａ-nが設けられている。ワード線選択回
路１６Ａ-0〜１６Ａ-nはそれぞれ、１つのメインロウデ
コーダ１３を含む。メインロウデコーダ１３-0〜１３-n
には、第１、第２の実施例と同様に、ＶＣＣレベルの第
１の制御信号を、第１のレベル変換回路１５-1により、
ＶＰＰレベルに変換された信号が供給される。

【００５９】パーシャルデコード方式のダイナミック型
ＲＡＭを、従来から知られていた技術を用いて実現した
とき、例えばワード線選択回路１６Ａ（１６Ａ-0〜１６
Ａ-n）の内部、及びパーシャルデコーダ４０（４０ａ〜
４０ｄ）の内部それぞれにレベル変換回路を設ける必要
があった。このため、回路の数が増加すると同時に、ト
ランジスタの数も膨大になった。

【００６０】しかし、この第３の実施例に係るダイナミ
ック型ＲＡＭでは、第１の制御信号をレベル変換する、
メインロウデコーダ用のレベル変換回路１５-1と、第２
の制御信号をレベル変換する、パーシャルデコーダ用の
レベル変換回路１５-2とを設けるだけとなり、回路の数
が減少する。それによって、トランジスタの数が、大幅
に削減される。したがって、第３の実施例に係るダイナ
ミック型ＲＡＭも、第１、第２の実施例に係るダイナミ
ック型ＲＡＭも、回路面積の縮小に有効であり、集積密
度の向上という目的を達成することができる。また、レ
ベル変換回路の数が減るので、昇圧電位ＶＰＰの消費量
も減らすことができる。

【００６１】また、第３の実施例では、上記の効果の
他、以下のような効果もある。従来のダイナミック型Ｒ
ＡＭには、ワ−ド線駆動回路に、ワ−ド線駆動用ＮＭＯ
ＳＦＥＴと、駆動用ＮＭＯＳＦＥＴのゲ−トにチャ−ジ
されたキャリアの逆流を抑制するための分離用ＭＯＳＦ
ＥＴとからなるブートストラップ回路を用いたものがあ
る。この場合、駆動用ＮＭＯＳＦＥＴのしきい値落ちを
防止するために、まず、メインロウデコーダの出力を確
定し、駆動用ＮＭＯＳＦＥＴのゲートを十分にチャージ
した後に、パーシャルデコーダの出力（ワ−ド線駆動信
号ＷＤＲＶ）を駆動用ＮＭＯＳＦＥＴのソースに電位を
与え、駆動用ＮＭＯＳＦＥＴのゲートとソースとをカッ
プリングさせる、というタイミングの制限があった。こ
のタイミングの制限のため、ワード線駆動信号ＷＤＲＶ
の出力を遅らせる必要があり、ワード線の選択時間が遅
くなってしまう。

【００６２】しかし、第３の実施例のように、ＰＭＯＳ
ＦＥＴをワード線駆動用のトランジスタとして用いれ
ば、しきい値落ちを考慮する必要がない。このため、上
記タイミング上の制限がなくなる。すなわち、メインロ
ウデコーダのプリチャージ信号であるＰＲＣＨ１′を与
えた後、所定時間が経過した後、パーシャルデコーダの
プリチャージ信号であるＰＲＣＨ２′を与える必要は必
ずしもなく、ＰＲＣＨ１′とＰＲＣＨ２′とを同時のタ
イミングでメインデコーダ及びパーシャルデコーダに与
えても良い。このようにＰチャネルＭＯＳトランジスタ
を駆動用トランジスタとして用いれば、パーシャルデコ
ード方式において、メインデコーダとパーシャルデコー
ダの制御タイミングに制限がなくなるため、従来より高
速にワード線を選択することができるという効果があ
る。

【００６３】次に、この発明の第４の実施例に係るダイ
ナミック型ＲＡＭについて説明する。この第４の実施例
に係るダイナミック型ＲＡＭは、図７に示した第３の実
施例に係るダイナミック型ＲＡＭを、より具体的にした
ものである。

【００６４】図８は、この発明の第４の実施例に係るダ
イナミック型ＲＡＭの構成を、概略的に示したブロック
図である。図８に示すように、プリチャージ信号発生回
路１は、メインロウデコーダ、パーシャルデコーダのプ
リチャージおよびその解除に使用される、ＶＣＣレベル
のプリチャージ信号ＰＲＣＨを発生する。ＶＣＣレベル
のプリチャージ信号ＰＲＣＨは、レベル変換回路１５
で、ＶＰＰレベルの第１のプリチャージ信号ＰＲＣＨ１
´およびＶＰＰレベルの第２のプリチャージ信号ＰＲＣ
Ｈ２´にレベル変換される。レベル変換されたプリチャ
ージ信号ＰＲＣＨ１´およびＰＲＣＨ２´は、メインロ
ウデコーダおよびパーシャルデコーダに直接に入力され
てもよいが、インバータ回路を含むバッファ回路を介し
てから、メインロウデコーダおよびパーシャルデコーダ
に入力されてもよい。これは、プリチャージ信号ＰＲＣ
Ｈ１´およびＰＲＣＨ２´のタイミングをずらしあうと
き、あるいはプリチャージ信号ＰＲＣＨ１´およびＰＲ
ＣＨ２´の電流駆動能力を互いに変えるとき、など必要
に応じて行われる。

【００６５】メインロウデコーダ１３は、８つ設けられ
ている。８つのメインロウデコーダ１３-0〜１３-7には
それぞれ、レベル変換された第１のプリチャージ信号Ｐ
ＲＣＨ１´が共通に入力される。メインロウデコーダ１
３-0〜１３-7に入力される行アドレス信号の数は、“Ａ
３”、“Ａ４”、“Ａ５”、“ /Ａ３”、“ /Ａ４”お
よび“ /Ａ５”の６本である。６本の行アドレス信号か
らは、信号の組み合わせが、８通り得られる。８通りの
信号の組み合わせがそれぞれ、メインロウデコーダ１３
-0〜１３-7に入力される。

【００６６】ワード線選択回路１６Ａは８つ設けられ
る。８つのワード線選択回路１６Ａ-0〜１６Ａ-7はそれ
ぞれ、１つのメインロウデコーダ１３と、メインロウデ
コーダ１３の出力に接続された出力配線ａと、この出力
配線ａに接続された４本の分割出力配線ａａ〜ａｄと、
分割出力配線ａａ〜ａｄ毎に一つずつ設けられたワード
線駆動回路１１ａ〜１１ｄと、４本のワード線ＷＬ毎に
設けられたワード線ノイズキラー回路４１ａ〜４１ｄと
を含む。

【００６７】また、パーシャルデコーダ４０を含むワー
ド線駆動信号線選択回路３９が設けられている。この実
施例では、４つのワード線駆動信号線選択回路３９ａ〜
３９ｄが設けられている。パーシャルデコーダ４０ａ〜
４０ｄにはそれぞれ、レベル変換された第２のプリチャ
ージ信号ＰＲＣＨ２´が共通に入力される。パーシャル
デコーダ４０ａ〜４０ｄに入力される行アドレス信号
は、“Ａ０”、“Ａ１”、“ /Ａ０”および“ /Ａ１”
の合計４本である。４本の行アドレス信号からは、信号
の組み合わせが４通り得られる。４通りの信号の組み合
わせがそれぞれ、パーシャルデコーダ４０ａ〜４０ｄに
入力される。

【００６８】尚、この実施例では、パーシャルデコーダ
に入力される行アドレス信号を４本としているが、これ
を６本とすると、信号の組み合わせが８通り得られる。
このときにはパーシャルデコーダ４０は８つ設けられ、
上記ワード線選択回路１６Ａ内に設けられる分割出力配
線の数も、４本から８本へと変更される。

【００６９】ワード線駆動信号線選択回路３９ａには一
対のワ−ド線駆動信号線が接続されている。一対のワ−
ド線駆動信号線のうち、一方のワ−ド線駆動信号ＷＤＲ
Ｖとメインロウデコーダ１３-0〜１３-7の分割出力配線
ａａとの交点には、ワード線駆動回路１１ａ-0〜１１ａ
-7が設けられている。他のワード線駆動回路１１ｂ（１
１ｂ-0〜１１ｂ-7）〜１１ｄ（１１ｄ-0〜１１ｄ-7）は
それぞれ、図１０に示すように、ワード線駆動回路１１
ａと同様の構成である。また、一対のワ−ド線駆動信号
線のうち、他方の反転ワ−ド線駆動信号線 /ＷＤＲＶ
と、メインロウデコーダ１３-0〜１３-7の各出力配線と
の交点には、ワード線ノイズキラー回路４１ａ-0〜４１
ａ-7が設けられている。他のワード線ノイズキラー回路
４１ｂ（４１ｂ-0〜４１ｂ-7）〜４１ｄ（４１ｄ-0〜４
１ｄ-7）はそれぞれ、図８に示すように、ワード線ノイ
ズキラー回路４１ａと同様の構成である。

【００７０】図９は、図８に示すワード線選択回路の回
路図である。図９に示すように、ワード線選択回路１６
Ａ-0の回路は、図２に示した回路とほぼ同様である。最
も異なる点は、１つの出力配線ａが４つの分割出力配線
ａａ〜ａｄに接続されていることである。ワード線駆動
回路１１ａ-0〜１１ｄ-0もまた、図２に示した回路とほ
ぼ同様である。しかし、ＰＭＯＳＦＥＴ２３ａ-0〜２３
ｄ-0のソースには、ＶＰＰレベルのワード線駆動信号Ｗ
ＤＲＶ１〜ＷＤＲＶ４が供給されるようになっている。
ワード線駆動回路１１ａ-0〜１１ｄ-0には、ワード線駆
動信号ＷＤＲＶ１〜ＷＤＲＶ４が供給されることで電源
が入る。ワード線駆動回路１１ａ-0〜１１ｄ-0の出力は
ワード線ＷＬ１〜ＷＬ４に接続されている。ワード線Ｗ
Ｌ１〜ＷＬ４には、ワード線ノイズキラー回路４１ａ-0
〜４１ｄ-0が接続されている。ワード線ノイズキラー回
路４１ａ-0〜４１ｄ-0はそれぞれ、ソースを低電位電源
線ＶＳＳに接続し、ドレインをワード線ＷＬ１〜ＷＬ４
に接続したＮＭＯＳＦＥＴ４２ａ-0〜４２ｄ-0を含む。
ＮＭＯＳＦＥＴ４２ａ-0〜４２ｄ-0のゲートには、反転
ワード線駆動信号 /ＷＤＲＶ１〜 /ＷＤＲＶ４が入力さ
れる。ＮＭＯＳＦＥＴ４２ａ-0〜４２ｄ-0は、反転ワー
ド線駆動信号 /ＷＤＲＶ１〜 /ＷＤＲＶ４が“Ｈ”レベ
ルのときにオンし、ワード線ＷＬ１〜ＷＬ４の電位をＶ
ＳＳレベルとする。ワード線ノイズキラー回路４１ａ-0
〜４１ｄ-0がワード線に接続されていないときでも、メ
インロウデコーダの出力およびワ−ド線駆動信号ＷＤＲ
Ｖがともに“Ｌ”レベルであると、ワード線ＷＬの電位
は“Ｌ”レベルとなる。しかし、ワード線の電位は、実
際にはノイズなどの影響で０Ｖからしきい値Ｖthの間で
変動してしまう。このため、誤動作を起こす可能性があ
る。そこで、反転ワード線駆動信号 /ＷＤＲＶ１〜 /Ｗ
ＤＲＶ４が“Ｈ”レベル、即ちワード線駆動信号ＷＤＲ
Ｖ１〜ＷＤＲＶ４が“Ｌ”レベルのときにオンするＮＭ
ＯＳＦＥＴ４２ａ-0〜４２ｄ-0を含むワード線ノイズキ
ラー回路４１ａ-0〜４１ｄ-0を設けることで、ワード線
ＷＬの電位をＶＳＳレベルに固定することができ、ワー
ド線の電位が揺らぐことが抑制される。また、反転ワー
ド線駆動信号 /ＷＤＲＶ１〜 /ＷＤＲＶ４は、駆動ワー
ド線駆動信号ＷＤＲＶ１〜ＷＤＲＶ４と同様に、ＶＰＰ
レベルであっても良いが、この第４の実施例ではＶＣＣ
レベルである。

【００７１】尚、特に図示しないが、他のワード線選択
回路１６Ａ-1〜１６Ａ-7は、図９に示したワード線選択
回路１６Ａ-0と同様の回路である。図１０は、図８に示
すワ−ド線駆動信号線選択回路の回路図である。

【００７２】図１０に示すように、ワ−ド線駆動線信号
線選択回路３９ａは、パーシャルデコーダ４０ａを含
む。パーシャルデコーダ４０ａは、図９に示したメイン
ロウデコ−ダ１３-0と同様の構成を持つ。パーシャルデ
コーダ４０ａの出力配線ｃは、ワード線駆動信号線駆動
回路４３ａに接続されている。また、出力配線ｃには、
図２に示したノイズキラー回路１７-0と同様な構成を持
つノイズキラー回路４４ａが接続されている。

【００７３】駆動信号線駆動回路４３ａは、ソ−スを昇
圧電位電源線ＶＰＰに接続し、ドレインを出力配線ｂに
接続し、ゲ−トを出力配線ｃに接続したＰＭＯＳＦＥＴ
４５ａと、ソ−スを低電位電源線ＶＳＳに接続し、ドレ
インを出力配線ｂに接続し、ゲ−トを出力配線ｃに接続
したＮＭＯＳＦＥＴ４６ａとを含む。出力配線ｂから
は、駆動信号ＷＤＲＶ１が抽出される。

【００７４】出力配線ｂには、ワード線ノイズキラー回
路を駆動するキラー駆動回路４７ａが接続されている。
キラー駆動回路４７ａは、駆動信号ＷＤＲＶ１の反転信
号 /ＷＤＲＶ１を作るために、インバ−タを含む。キラ
ー駆動回路４７ａは、ソ−スを高電位電源線ＶＣＣに接
続し、ドレインを出力配線ｄに接続し、ゲ−トを出力配
線ｂに接続したＰＭＯＳＦＥＴ４８ａと、ソ−スを低電
位電源線ＶＳＳに接続し、ドレインを出力配線ｄに接続
し、ゲ−トを出力配線ｂに接続したＮＭＯＳＦＥＴ４９
ａとを含む。出力配線ｄからは、反転駆動信号 /ＷＤＲ
Ｖ１が抽出される。キラー駆動回路４７ａには、昇圧電
位ＶＰＰが電源として供給されるインバータが含まれて
も、図１２に示すように、高電位ＶＣＣが電源として供
給されるインバータが含まれていてもよい。

【００７５】キラー駆動回路４７ａに昇圧電位ＶＰＰを
電源として供給されるインバータを含ませたときには、
ワード線の電位を、より早くＶＳＳレベルにできるので
高速化できる、及びＶＣＣ線が不要となるなどの利点が
得られる。

【００７６】一方、キラー駆動回路４７ａに高電位ＶＣ
Ｃを電源として供給されるインバータを含ませたときに
は、昇圧電位ＶＰＰの消費量を少なくできる、などの利
点が得られる。

【００７７】大規模容量の記憶装置では、昇圧電位ＶＰ
Ｐの消費量を少なくできるほうが、メリットが大きい。
昇圧電位ＶＰＰの消費量を少なくできれば、昇圧電位Ｖ
ＰＰの電位変動や、昇圧用のキャパシタの面積を小さく
できるなどの効果があるためである。

【００７８】尚、特に図示しないが、他のワ−ド線駆動
線信号線選択回路３９ｂ〜３９ｄは、図１０に示したワ
ード線選択回路１６Ａ-0と同様の回路である。また、ワ
−ド線駆動線信号線選択回路３９ａ〜３９ｄは、図１０
に示した回路の他、図５に示した回路とすることもでき
る。

【００７９】第４の実施例に係るダイナミック型ＲＡＭ
では、プリチャ−ジ信号ＰＲＣＨをレベル変換し、レベ
ル変換されたプリチャ−ジ信号ＰＲＣＨ１´、ＰＲＣＨ
２´をメインロウデコ−ダ、パーシャルロウデコーダに
入力するため、レベル変換回路の数を減らせる。レベル
変換回路の数を減らせるために、トランジスタ数が減
る。さらにレベル変換回路の数を減らせるために、昇圧
電位ＶＰＰの消費量が減る。

【００８０】また、メインロウデコ−ダをプリチャージ
するプリチャ−ジ信号ＰＲＣＨ１´、およびパーシャル
デコーダをプリチャージするプリチャ−ジ信号ＰＲＣＨ
２´をそれぞれ、一つのレベル変換回路を用いて作りだ
すために、レベル変換回路の数を、さらに減らすことが
できる。

【００８１】また、反転駆動信号 /ＷＤＲＶを、高電位
ＶＣＣを電源としたインバ−タを用いて作り出すため
に、昇圧電位ＶＰＰの消費量をさらに減らすことができ
る。次に、第４の実施例に係るダイナミック型ＲＡＭの
チップレイアウトについて説明する。以下に説明するチ
ップレイアウトは、高い集積密度、優れた加工性、回路
間ノイズ干渉の抑制などを達成できる、新規かつ有用な
チップレイアウトである。

【００８２】図１１は、第４の実施例に係るダイナミッ
ク型ＲＡＭのチップレイアウトを示す図である。図１１
に示すように、メモリセルが配置された、メモリセルア
レイ１００がある。ワード線駆動回路アレイ１０１に
は、ワード線駆動回路が含むＰＭＯＳＦＥＴ２３ａ-0〜
２３ａ-7、２３ｂ-0〜２３ｂ-7、２３ｃ-0〜２３ｃ-7、
２３ｄ-0〜２３ｄ-7、ＮＭＯＳＦＥＴ２４ａ-0〜２４ａ
-7、２４ｂ-0〜２４ｂ-7、２４ｃ-0〜２４ｃ-7、２４ｄ
-0〜２４ｄ-7が配置される。メモリセルアレイ１００と
ワード線駆動回路アレイ１０１との間には、ワード線ノ
イズキラー回路アレイ１０２が配置されている。ワード
線ノイズキラー回路アレイ１０２には、ワード線ノイズ
キラー回路が含むＮＭＯＳＦＥＴ４２ａ-0〜４２ａ-7、
４２ａ-0〜４２ａ-7、４２ａ-0〜４２ａ-7、４２ａ-0〜
４２ａ-7が配置される。

【００８３】ワード線駆動信号線駆動回路アレイ１０３
は、ワード線駆動回路アレイ１０１に隣接して配置され
ている。このレイアウトでは、ワード線駆動信号駆動回
路アレイ１０３は、２つの駆動信号線駆動回路アレイ１
０３-1、駆動信号線駆動回路アレイ１０３-2に分割され
ている。ワード線駆動回路アレイ１０１は、アレイ１０
３-1とアレイ１０３-2との間に配置される。駆動信号線
駆動回路アレイ１０３-1には、駆動信号線駆動回路が含
むＰＭＯＳＦＥＴ４５ａ、４５ｃ、ＮＭＯＳＦＥＴ４５
ａ、４５ｃが配置される。一方、駆動信号線駆動回路ア
レイ１０３-2には、駆動信号線駆動回路が含むＰＭＯＳ
ＦＥＴ４５ｂ、４５ｄ、ＮＭＯＳＦＥＴ４５ｂ、４５ｄ
が配置される。

【００８４】キラー駆動回路アレイ１０４は、ワード線
ノイズキラー回路アレイ１０２に隣接して配置されてい
る。このレイアウトでは、キラー駆動回路アレイ１０４
は、２つのキラー駆動回路アレイ１０４-1、駆動信号線
駆動回路アレイ１０４-2に分割されている。ワード線ノ
イズキラー回路アレイ１０２は、アレイ１０４-1とアレ
イ１０４-2との間に配置される。キラー駆動回路アレイ
１０４-1には、キラー駆動回路が含むＰＭＯＳＦＥＴ４
８ａ、４８ｃ、ＮＭＯＳＦＥＴ４９ａ、４９ｃが配置さ
れる。一方、キラー駆動回路アレイ１０４-2には、キラ
ー駆動回路が含むＰＭＯＳＦＥＴ４８ｂ、４８ｄ、ＮＭ
ＯＳＦＥＴ４９ｂ、４９ｄが配置される。

【００８５】図１２は、図１１に示したチップレイアウ
トのうち、ワード線駆動回路アレイ１０１、およびワー
ド線ノイズキラー回路アレイ１０２の部分を詳細に示し
た図、図１３（ａ）は、図１１に示したチップレイアウ
トのうち、ワード線駆動信号駆動回路アレイ１０３-1、
キラー駆動回路アレイ１０４-1の部分を詳細に示した
図、図１３Ｂ（ｂ）は、図１１に示したチップレイアウ
トのうち、駆動信号駆動回路アレイ１０３-2、キラー駆
動回路アレイ１０４-2の部分を詳細に示した図である。

【００８６】図１２に示すように、ワード線ノイズキラ
ー回路が含むＮＭＯＳＦＥＴ４２ａ-0〜４２ａ-7、４２
ｂ-0〜４２ｂ-7、４２ｃ-0〜４２ｃ-7、４２ｄ-0〜４２
ｄ-7は、ワード線駆動回路が含むＰＭＯＳＦＥＴ２３ａ
-0〜２３ａ-7、２３ｂ-0〜２３ｂ-7、２３ｃ-0〜２３ｃ
-7、２３ｄ-0〜２３ｄ-7、ＮＭＯＳＦＥＴ２４ａ-0〜２
４ａ-7、２４ｂ-0〜２４ｂ-7、２４ｃ-0〜２４ｃ-7、２
４ｄ-0〜２４ｄ-7と９０度ずらされて配置されている。
図１２には、矢印により各ＭＯＳＦＥＴに流れる電流の
向きが示されている。この矢印の向きは、電流の向きと
同時にゲ−ト長方向を指している。

【００８７】また、図１３（ａ）および図１３（ｂ）に
示すように、ワード線駆動信号線駆動回路が含むＰＭＯ
ＳＦＥＴ４５ａ〜４５ｄ、ＮＭＯＳＦＥＴ４６ａ〜４６
ｄは、ワード線ノイズキラー回路が含むＮＭＯＳＦＥＴ
４２ａ-0〜４２ａ-7、４２ｂ-0〜４２ｂ-7、４２ｃ-0〜
４２ｃ-7、４２ｄ-0〜４２ｄ-7と、同一の向きに配置さ
れている。同様に、キラー駆動回路が含むＰＭＯＳＦＥ
Ｔ４８ａ〜４８ｄ、ＮＭＯＳＦＥＴ４９ａ〜４９ｄは、
ワード線ノイズキラー回路が含むＮＭＯＳＦＥＴ４２ａ
-0〜４２ａ-7、４２ｂ-0〜４２ｂ-7、４２ｃ-0〜４２ｃ
-7、４２ｄ-0〜４２ｄ-7と、同一の向きに配置されてい
る。図１３（ａ）および図１３（ｂ）には、図１２と同
様に、矢印により各ＭＯＳＦＥＴに流れる電流の向きが
示されている。この矢印の向きは、電流の向きと同時に
ゲ−ト長方向を指している。

【００８８】図１１に示したチップレイアウトでは、メ
モリセルアレイとワード線駆動回路アレイとの間に、ワ
ード線ノイズキラー回路アレイを配置することで、メモ
リセルアレイとワード線駆動回路アレイとを互いに離す
ことができる。このため、メモリセルアレイとワード線
駆動回路アレイとで、ノイズ干渉が抑制される。ノイズ
干渉が抑制されることで、記憶装置が誤動作する可能性
を、より低減できる。

【００８９】さらに、図１２、図１３（ａ）および図１
３（ｂ）に示したように、ワード線ノイズキラー回路が
含むＮＭＯＳＦＥＴと、ワード線駆動回路が含むＰＭＯ
ＳＦＥＴ、ＮＭＯＳＦＥＴとを９０度ずらして配置する
ことにより、ワード線ノイズキラー回路アレイの面積
が、無用に増加しなくなる。即ち、高い集積密度を持
つ。また、ワード線パタ−ンを、ワード線駆動回路から
メモリセルアレイまで、ワード線ノイズキラー回路アレ
イの上方を跨ぐだけのパタ−ンとすることができる。即
ち、ワード線を直線的なパタ−ンとすることができる。
直線的なパタ−ンは、幾度どなく折れ曲がるパタ−ンに
比べて、微細な加工に耐え得る。即ち、優れた加工性を
持つ。ワード線を形成した後のパタ−ンを、図１４に示
す。

【００９０】図１５は、メモリセルアレイのパターン平
面図である。図１５に示すように、メモリセルアレイ１
００には、１つのトランスファトランジスタと１つのキ
ャパシタとを含むメモリセル２００が集積されている。
トランスファトランジスタは、ワード線ノイズキラー回
路が含むＮＭＯＳＦＥＴと９０度ずらされて配置されて
いる。メモリセル２００は、高い集積密度を持つ埋込プ
レ−トトレンチセル（以下、ＢＰＴセルと称す）であ
る。ＢＰＴセル２００の断面図を図１６に示す。

【００９１】図１５に示すように、ＢＰＴセル２００の
キャパシタ２０１には、Ｐ型のシリコン基板の内部に形
成された、Ｎ型のシリコン層２０２からプレート電位Ｖ
ＰＬが与えられる。Ｎ型のシリコン層２０２は、トレン
チ２０３の底から拡散されたＮ型の不純物によって形成
される。Ｎ型のシリコン層２０２は、基板内に埋め込ま
れるため、埋込配線層とも呼ばれる。

【００９２】また、図１１に示したチップレイアウト
は、メモリセルアレイにＢＰＴセル２００が集積された
とき、次のような効果を、さらに得ることができる。図
１７は、ワード線駆動回路アレイ、ワード線ノイズキラ
ー回路アレイ、メモリセルアレイの、概略的な断面図で
ある。

【００９３】図１７に示すように、ＢＰＴセル２００
は、Ｎ型の埋込配線層２０２を持つ。Ｎ型の埋込配線層
２０２には、プレ−ト電位ＶＰＬ（通常、電源電位ＶＣ
Ｃの約１／２）が供給される。また、ワード線駆動回路
アレイは、ＰＭＯＳＦＥＴを形成するための領域として
Ｎ型のウェルを持つ。Ｎ型のウェルは、昇圧電位ＶＰＰ
が供給される。もし、昇圧電位ＶＰＰが供給されるＮ型
のウェルが、Ｎ型の埋込配線層２０２の近くに配置され
ると、Ｎ型のウェルの電位によってＮ型の埋込配線層２
０２の電位が変動する。

【００９４】しかし、図１７に示すように、メモリセル
アレイ１００とワード線駆動回路１０１との間には、ワ
ード線ノイズキラー回路１０２が配置される。ワード線
ノイズキラー回路１０２によって、昇圧電位ＶＰＰが供
給されるＮ型のウェルとＮ型の埋込配線層２０２とが互
いに離れる。このため、Ｎ型の埋込配線層２０２電位の
変動を抑制することができる。

【００９５】図１８は、図８に示した第４の実施例に係
るダイナミック型ＲＡＭのブロックのチップレイアウト
を示す図である。図１８に示すように、メインロウデコ
ーダが配置されるメインロウデコーダアレイ１０５は、
ワード線駆動回路アレイ１０１に隣接して設けられる。
また、パーシャルデコーダが配置されるパーシャルデコ
ーダアレイ１０６は２つのアレイ１０６-1、１０６-2に
分割されている。アレイ１０６-1は、ワード線駆動信号
線駆動回路アレイ１０３-1に隣接して設けられる。一
方、アレイ１０６-2は、ワード線駆動信号線駆動回路ア
レイ１０３-2に隣接して設けられる。レベル変換回路が
配置されるレベル変換回路領域１０７は、メインロウデ
コ−ダアレイ１０５に隣接して設けられる。

【００９６】また、昇圧用のキャパシタが配置されるキ
ャパシタ領域１０８は、メインロウデコーダアレイ１０
５に隣接して設けられる。昇圧回路が配置される昇圧回
路領域１０９は、キャパシタ領域１０８に隣接して設け
られる。

【００９７】図１８に示すチップレイアウトでは、レベ
ル変換回路領域１０７とメモリセルアレイ１００との間
に、メインロウデコーダアレイ１０５、パーシャルデコ
ーダアレイ１０６-2、ワード線駆動回路アレイ１０１、
ワード線ノイズキラー回路アレイ１０２が設けられる。
このため、レベル変換回路とメモリセルアレイとのノイ
ズ干渉を抑制することができる。

【００９８】さらにレベル変換回路領域１０７が、メイ
ンロウデコーダアレイ１０５に隣接して設けられるの
で、レベル変換回路からメインロウデコーダまでの距離
を短くできる。このため、レベル変換回路とメインロウ
デコーダとを接続する配線の長さを短くでき、配線によ
る信号の遅延がほとんど問題にならなくなる。また、パ
ーシャルデコーダアレイ１０６-1、１０６-2は、メイン
ロウデコーダアレイ１０５に隣接して設けられるので、
レベル変換回路からパーシャルデコーダまでの距離も短
くなる。

【００９９】また、図１８に示すメモリブロックは、実
際の記憶装置では、１つのチップの中に複数個集積され
て、大規模な記憶容量を実現する。このとき、メモリブ
ロック毎にキャパシタ領域１０８と昇圧回路領域１０９
とが設けられるようになる。このように、メモリブロッ
ク毎にキャパシタ領域１０８と昇圧回路領域１０９とを
設けることで、電位変動の少ない昇圧電位ＶＰＰを発生
させられるようになる。昇圧電位ＶＰＰの変動は回路の
誤動作の原因となる。

【０１００】図１９は、この発明の第５の実施例に係る
ダイナミック型ＲＡＭの回路図である。第５の実施例で
は、パーシャルデコード方式であることは、第３および
第４の実施例と同様である。しかし、デコーダがＣＭＯ
Ｓ回路で構成されていること、プリチャージ信号が入力
されないこと、ロウデコーダの出力配線にノイズキラー
回路が接続されていないこと、が相違する。

【０１０１】図１９に示すように、ワード線ＷＬに接続
されたワード線駆動用のＰＭＯＳＦＥＴ２３及びＮＭＯ
ＳＦＥＴ２４のゲートは共通接続されており、ＶＰＰ系
ロウデコーダ５０の出力配線ａに直接接続されている。
もちろん遅延用のＶＰＰ系のインバータを設けても良い
のは上述のごとくである。このロウデコーダ５０は、ア
ドレス信号Ａ2 〜Ａ4 で制御されるＣＭＯＳ−ＮＡＮＤ
ゲートで構成されている。また、ＶＰＰ供給回路５１中
には、アドレス信号Ａ0 〜Ａ1 で制御されるＣＭＯＳ−
ＮＡＮＤゲートで構成されるパーシャルデコーダ回路部
分を含んでいる。どちらのデコーダ回路もＶＰＰが電源
として供給されている。そして、これらのアドレス信号
Ａ0 〜Ａ4 は、ＰＭＯＳＦＥＴを制御するが、アドレス
信号がＨレベルの時にＰＭＯＳＦＥＴを完全にオフする
ためには、アドレス信号はＶＰＰ系の制御信号でなけれ
ばならないので、それぞれレベル変換回路によりＶＣＣ
系制御信号からＶＰＰ系制御信号にレベル変換されてい
る。この実施例では、１つの制御信号に１つのレベル変
換回路を用いているため、最低五個のレベル変換回路が
必要であるが、レベル変換回路の駆動能力等を考慮し
て、１つの制御信号について複数のレベル変換回路を設
けることも可能である。いずれにしても、従来技術よ
り、レベル変換回路は、はるかに少ない個数で済むため
チップ面積の縮小及び消費電力の低減が図れるほか、誤
動作しにくいダイナミック型ＲＡＭを提供できる点で上
述の実施例と同様の効果を奏する。さらに、この実施例
では、この他にも高速動作が可能となるという効果もあ
る。すなわち、デコーダ回路がＮＭＯＳＦＥＴではなく
ＣＭＯＳ回路であるため、プリチャージ信号を予め入力
し、デコーダの出力端を充電してからアドレス信号を入
力するという動作は必要ないため、ワード線選択の高速
化を図ることができる。また、デコーダの出力端はＶＰ
ＰレベルまたはＶＳＳレベルに固定されており、フロー
ティングになることがないため、ノイズキラー回路が出
力配線ａに接続されていなくても、電位レベルが変動し
にくいという効果がある。

【０１０２】第５の実施例に係る記憶装置は、プリチャ
ージ信号のみをレベル変換する、という技術は適用でき
ない。しかし、第５の実施例に係る記憶装置は、キラー
駆動回路をＶＣＣで動作させ、ＶＰＰの消費量を減ずる
技術、およびワード線駆動回路アレイとメモリセルアレ
イとの間にワード線ノイズキラー回路アレイ１０２を配
置し、ノイズ干渉を抑制しつつ高集積密度を達成する技
術は適用できる。

【０１０３】なお、上記第１〜第５の実施例では、ロウ
デコーダとしてＮＡＮＤゲートが用いられているが、Ｎ
ＯＲゲートを用いても良い。図２０は、ロウデコーダと
してＮＭＯＳＦＥＴからなるＮＯＲゲート６０を用いた
ワード線選択回路の回路図である。

【０１０４】図２０に示すように、ノイズキラー回路が
含むＰＭＯＳＦＥＴ６１は直接ロウデコーダ６１の出力
配線ａには接続されておらず、ＶＰＰ系インバータ６２
を介して間接的に接続されている。尚、この明細書での
接続とは、接続関係が直接・間接の両方を含む意味で使
用している。

【０１０５】

【発明の効果】以上、説明したように、この発明によれ
ば、チップ面積の増加を抑制でき、昇圧電位の消費も少
ない半導体記憶装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に係るダイナミ
ック型ＲＡＭのブロック図。

【図２】図２は図１に示すワード線選択回路の回路図。

【図３】図３は図１に示すレベル変換回路の回路図。

【図４】図４は図１に示すＶＰＰ発生回路の回路図。

【図５】図５は変形例に係るワード線選択回路の回路
図。

【図６】図６はこの発明の第２の実施例に係るダイナミ
ック型ＲＡＭのブロック図。

【図７】図７はこの発明の第３の実施例に係るダイナミ
ック型ＲＡＭのブロック図。

【図８】図８はこの発明の第４の実施例に係るダイナミ
ック型ＲＡＭのブロック図。

【図９】図９は図８に示すワード線選択回路の回路図。

【図１０】図１０は図８に示すワード線駆動信号線選択
回路の回路図。

【図１１】図１１は図８に示すダイナミック型ＲＡＭの
チップレイアウトを示す図。

【図１２】図１２は図１１に示すワード線駆動回路アレ
イおよびワード線ノイズキラー回路の平面図。

【図１３】図１３は図１１に示すワード線駆動信号駆動
回路アレイおよびキラー駆動回路アレイの平面図で、
（ａ）図はワード線駆動信号駆動回路アレイ103-1 およ
びキラー駆動回路アレイ104-1 の平面図、（ｂ）図はワ
ード線駆動信号駆動回路アレイ103-2 およびキラー駆動
回路アレイ104-2 の平面図。

【図１４】図１４はワード線を形成した後のパタ−ン平
面図。

【図１５】図１５は図１１に示すメモリセルアレイの平
面図。

【図１６】図１６は図１５に示すメモリセルの断面図。

【図１７】図１７は図１１に示すワード線駆動回路アレ
イ、ワード線ノイズキラー回路アレイおよびメモリセル
アレイの断面図。

【図１８】図１８は図８に示すダイナミック型ＲＡＭの
ブロックのチップレイアウトを示す図。

【図１９】図１９はこの発明の第５の実施例に係るダイ
ナミック型ＲＡＭの回路図。

【図２０】図２０はＮＯＲゲ−トが用いられたロウデコ
−ダを持つワード線選択回路の回路図。

【図２１】図２１は、従来のワード線選択回路のブロッ
ク図。

【図２２】図２２は、従来の他のワード線選択回路のブ
ロック図。

【符号の説明】

１０…メモリセル、１１…ワード線駆動回路、１２…Ｖ
ＰＰ供給回路、１３…ＶＰＰ系ロウデコ−ダ、１４…Ｖ
ＰＰ発生回路、１５…レベル変換回路、１６…ワード線
選択回路、１７…ノイズキラー回路、１８…インバー
タ、１９…インバータ、２１…トランスファ・トランジ
スタ、２２…キャパシタ、２３…Ｐチャネル型ＭＯＳＦ
ＥＴ、２４…Ｎチャネル型ＭＯＳＦＥＴ、２６…Ｐチャ
ネル型ＭＯＳＦＥＴ、２９…デコード回路部、３０…イ
ンバ−タ、３９…ワード線駆動信号線選択回路、４０…
パーシャルデコーダ、４１…ワード線ノイズキラー回
路、４３…ワード線駆動信号線駆動回路、４４…ノイズ
キラー回路、４５…Ｐチャネル型ＭＯＳＦＥＴ、４６…
Ｎチャネル型ＭＯＳＦＥＴ、４７…キラー駆動回路、４
８…Ｐチャネル型ＭＯＳＦＥＴ、４９…Ｎチャネル型Ｍ
ＯＳＦＥＴ、１００…メモリセルアレイ、１０１…ワー
ド線駆動回路アレイ、１０２…ワード線ノイズキラー回
路アレイ、１０３…ワード線駆動信号線駆動回路アレ
イ、１０４…キラー駆動回路、１０５…メインロウデコ
−ダアレイ、１０６…パ−シャルデコーダアレイ、１０
７…レベル変換回路領域、１０８…キャパシタ領域、１
０９…ＶＰＰ発生回路領域、２００…埋込プレ−トトレ
ンチセル、２０１…キャパシタ、２０２…Ｎ型のシリコ
ン層（埋込配線層）、２０３…トレンチ。

Claims

【特許請求の範囲】

【請求項１】低電位が印加されている低電位電源線
と、高電位が印加されている高電位電源線と、前記高電位より高い昇圧電位を発生する昇圧電位発生回
路と、前記高電位を“Ｈ”レベルとするプリチャージ信号を発
生するプリチャージ信号発生回路と、前記プリチャージ信号を、前記昇圧電位を“Ｈ”レベル
とする昇圧プリチャージ信号にレベル変換するレベル変
換回路と、昇圧電位配線と、前記昇圧電位発生回路から前記昇圧電位が供給され、前
記昇圧電位配線に前記昇圧電位を供給する昇圧電位供給
回路と、複数のメモリセルが接続された、少なくとも１つのワー
ド線と、少なくとも１つのワード線選択回路とを具備し、前記少なくとも１つのワード線選択回路が、前記昇圧プ
リチャージ信号と前記高電位を“Ｈ”レベルとするアド
レス信号群とが入力され、前記昇圧電位が動作用電源と
して供給されるロウデコーダと、前記ロウデコーダの出
力に接続されたロウデコーダ出力配線と、前記ロウデコ
ーダ出力配線にゲートが電気的に結合され、前記昇圧電
位配線にソースが接続され、前記ワード線にドレインが
接続されたＰチャネル型絶縁ゲート型ＦＥＴを含むワー
ド線駆動回路とを含むことを特徴とする半導体記憶装
置。
【請求項２】前記ロウデコーダが、前記ロウデコーダ
出力配線に一端が接続され、前記アドレス信号により制
御されるデコード回路部と、前記昇圧電位にソースが接
続され、前記ロウデコーダ出力配線にドレインが接続さ
れ、前記昇圧プリチャージ信号により制御されるＰチャ
ネル型絶縁ゲート型ＦＥＴとを含むことを特徴とする請
求項１に記載の半導体記憶装置。
【請求項３】前記デコード回路が、前記ロウデコーダ
出力配線と前記低電位電源との間に直列に接続された複
数のＮチャネル型絶縁ゲート型ＦＥＴを含むことを特徴
とする請求項２に記載の半導体記憶装置。
【請求項４】前記ロウデコーダ出力配線が、前記ワー
ド線駆動回路のＰチャネル型絶縁ゲートＦＥＴに直接に
接続されていることを特徴とする請求項３に記載の半導
体記憶装置。
【請求項５】前記ロウデコーダ出力配線が、前記ワー
ド線駆動回路のＰチャネル型絶縁ゲートＦＥＴに、偶数
個のインバータ回路を介して接続されていることを特徴
とする請求項３に記載の半導体記憶装置。
【請求項６】前記ロウデコーダ出力配線にドレインが
接続され、前記昇圧電位にソースが接続され、前記ロウ
デコーダ出力配線にインバータ回路を介してゲートが接
続された、Ｐチャネル型絶縁ゲート型ＦＥＴを具備する
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】前記偶数個のインバータ回路のうち、初
段のインバータ回路の入力にドレインが接続され、前記
昇圧電位にソースが接続され、前記初段のインバータ回
路の出力にゲートが接続された、Ｐチャネル型絶縁ゲー
ト型ＦＥＴを具備することを特徴とする請求項６に記載
の半導体記憶装置。
【請求項８】前記ワード線選択回路は複数あり、これ
ら複数のワード線選択回路が各々含む前記ロウデコーダ
には、前記昇圧プリチャージ信号が共通に入力されるこ
とを特徴とする請求項１乃至請求項７いずれか一項に記
載の半導体記憶装置。
【請求項９】前記複数のワード線選択回路が各々含む
前記ワード線駆動回路のＰチャネル型絶縁ゲート型ＦＥ
Ｔには、前記昇圧電位配線が共通に接続されることを特
徴とする請求項８に記載の半導体記憶装置。