JPH07254286A - 低消費電力半導体メモリ装置 - Google Patents
低消費電力半導体メモリ装置Info
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- JPH07254286A JPH07254286A JP6045848A JP4584894A JPH07254286A JP H07254286 A JPH07254286 A JP H07254286A JP 6045848 A JP6045848 A JP 6045848A JP 4584894 A JP4584894 A JP 4584894A JP H07254286 A JPH07254286 A JP H07254286A
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 電力消費を抑えつつより速いアクセスタイム
にて記憶データの読出しを行うことが可能な低消費電力
半導体メモリ装置を提供することを目的とする。 【構成】 メモリセルに記憶されている情報信号及びこ
の情報信号の信号論理値を反転した反転情報信号の各々
が引き出される一対のビットライン上の信号論理状態に
基づいて情報信号がビットライン上に引き出されたこと
を検出し、この際、かかるビットライン上の情報信号を
データ信号バス上に読出す。
にて記憶データの読出しを行うことが可能な低消費電力
半導体メモリ装置を提供することを目的とする。 【構成】 メモリセルに記憶されている情報信号及びこ
の情報信号の信号論理値を反転した反転情報信号の各々
が引き出される一対のビットライン上の信号論理状態に
基づいて情報信号がビットライン上に引き出されたこと
を検出し、この際、かかるビットライン上の情報信号を
データ信号バス上に読出す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
する。
する。
【０００２】
【従来技術】図１は、従来の半導体メモリ装置としての
ＳＲＡＭ（Static Random Access Memory）の構成の一
例を示す図である。図において、アドレスデコーダ１
は、アドレス信号に応じたワード選択信号を生成してこ
れをワードライン２０を介してメモリブロック１０(0)
〜(n)の各々に供給する。
ＳＲＡＭ（Static Random Access Memory）の構成の一
例を示す図である。図において、アドレスデコーダ１
は、アドレス信号に応じたワード選択信号を生成してこ
れをワードライン２０を介してメモリブロック１０(0)
〜(n)の各々に供給する。
【０００３】これらメモリブロック１０(0)〜(n)の各々
は、互いに同一構成からなるメモリブロックであり、デ
ータ信号バスＤＢ0〜ｎの各ビットに対応して形成され
ている。以下に、図におけるメモリブロック１０(0)を
例にあげてこのメモリブロックの内部構成について説明
する。
は、互いに同一構成からなるメモリブロックであり、デ
ータ信号バスＤＢ0〜ｎの各ビットに対応して形成され
ている。以下に、図におけるメモリブロック１０(0)を
例にあげてこのメモリブロックの内部構成について説明
する。
【０００４】図において、メモリブロック１０(0)に
は、１ビット分の情報信号を記憶するメモリセル１００
が記憶ワード数ｍ個分だけ設けられている。これらメモ
リセル１００の各々は、１ビット分の情報信号を記憶す
るためのインバータ１０１及び１０２、ワード選択信号
に応じてインバータ１０２の出力をビットライン２１に
送出するトランスミッションゲート１０３、及びワード
選択信号に応じてインバータ１０１の出力をビットライ
ン２２に送出するトランスミッションゲート１０４から
構成されている。
は、１ビット分の情報信号を記憶するメモリセル１００
が記憶ワード数ｍ個分だけ設けられている。これらメモ
リセル１００の各々は、１ビット分の情報信号を記憶す
るためのインバータ１０１及び１０２、ワード選択信号
に応じてインバータ１０２の出力をビットライン２１に
送出するトランスミッションゲート１０３、及びワード
選択信号に応じてインバータ１０１の出力をビットライ
ン２２に送出するトランスミッションゲート１０４から
構成されている。
【０００５】かかるｍ個のメモリセル１００(1)〜(m)の
内、上述のアドレスデコーダ１から論理値「１」のワー
ド選択信号が供給されたメモリセルのみがアクセス状態
となる。この際、アクセス状態となったメモリセルは記
憶している情報信号をトランスミッションゲート１０３
を介してビットライン２１に送出する。更に、このアク
セス状態となったメモリセルは記憶している情報信号の
信号論理値を反転した信号をトランスミッションゲート
１０４を介してビットライン２２に送出する。尚、メモ
リセル１００(1)〜(m)のいずれにも論理値「１」のワー
ド選択信号が供給されていない場合は、プリチャージ回
路（図示せず）が動作する。かかるプリチャージ回路の
動作により、ビットライン２１及び２２は強制的に論理
値「１」の状態に充電される。
内、上述のアドレスデコーダ１から論理値「１」のワー
ド選択信号が供給されたメモリセルのみがアクセス状態
となる。この際、アクセス状態となったメモリセルは記
憶している情報信号をトランスミッションゲート１０３
を介してビットライン２１に送出する。更に、このアク
セス状態となったメモリセルは記憶している情報信号の
信号論理値を反転した信号をトランスミッションゲート
１０４を介してビットライン２２に送出する。尚、メモ
リセル１００(1)〜(m)のいずれにも論理値「１」のワー
ド選択信号が供給されていない場合は、プリチャージ回
路（図示せず）が動作する。かかるプリチャージ回路の
動作により、ビットライン２１及び２２は強制的に論理
値「１」の状態に充電される。
【０００６】ゲート３１及び３２からなるＦＦ（フリッ
プフロップ３０）は、上述のビットライン２１及び２２
の如き一対の信号ラインの信号論理値に基づいて高速に
読出し結果を決定するものである。このＦＦ３０は、ビ
ットライン２１上の信号論理状態が論理値「１」であ
り、かつビットライン２２上の信号論理状態が論理値
「０」である場合は、これに応じて論理値「０」の情報
信号をデータバスドライバ４０に供給する。又、ＦＦ３
０は、ビットライン２１上の信号論理状態が論理値
「０」であり、かつビットライン２２上の信号論理状態
が論理値「１」である場合は、これに応じて論理値
「１」の情報信号をデータバスドライバ４０に供給す
る。尚、ＦＦ３０は、上述の如きプリチャージ回路の動
作により、ビットライン２１及び２２が共に論理値
「１」の状態となっている場合は、かかる状態となる以
前にデータバスドライバ４０に供給していた情報信号の
論理状態を記憶保持しつつこれをデータバスドライバ４
０に供給する。
プフロップ３０）は、上述のビットライン２１及び２２
の如き一対の信号ラインの信号論理値に基づいて高速に
読出し結果を決定するものである。このＦＦ３０は、ビ
ットライン２１上の信号論理状態が論理値「１」であ
り、かつビットライン２２上の信号論理状態が論理値
「０」である場合は、これに応じて論理値「０」の情報
信号をデータバスドライバ４０に供給する。又、ＦＦ３
０は、ビットライン２１上の信号論理状態が論理値
「０」であり、かつビットライン２２上の信号論理状態
が論理値「１」である場合は、これに応じて論理値
「１」の情報信号をデータバスドライバ４０に供給す
る。尚、ＦＦ３０は、上述の如きプリチャージ回路の動
作により、ビットライン２１及び２２が共に論理値
「１」の状態となっている場合は、かかる状態となる以
前にデータバスドライバ４０に供給していた情報信号の
論理状態を記憶保持しつつこれをデータバスドライバ４
０に供給する。
【０００７】データバスドライバ４０は、その出力制御
反転端子ａに論理値「０」のメモリ読出指令信号が供給
されると出力イネーブル状態となる。更に、データバス
ドライバ４０は、その出力制御端子ｂにインバータ４１
を介して論理値「０」のメモリ読出指令信号が供給され
ると出力イネーブル状態となる。すなわち、データバス
ドライバ４０は、論理値「０」のメモリ読出指令信号の
供給に応じて出力イネーブル状態となるのである。かか
る出力イネーブル状態により、データバスドライバ４０
は、ＦＦ３０に記憶されている１ビット分の情報信号の
信号論理値に応じた電圧を発生してこれをデータ信号バ
スＤＢ0に印加する一方、かかるメモリ読出指令信号が
供給されていない場合は出力ディスエーブル状態とな
る。よって、この際データ信号バスＤＢ0は、いわゆる
ハイインピーダンス状態となる。
反転端子ａに論理値「０」のメモリ読出指令信号が供給
されると出力イネーブル状態となる。更に、データバス
ドライバ４０は、その出力制御端子ｂにインバータ４１
を介して論理値「０」のメモリ読出指令信号が供給され
ると出力イネーブル状態となる。すなわち、データバス
ドライバ４０は、論理値「０」のメモリ読出指令信号の
供給に応じて出力イネーブル状態となるのである。かか
る出力イネーブル状態により、データバスドライバ４０
は、ＦＦ３０に記憶されている１ビット分の情報信号の
信号論理値に応じた電圧を発生してこれをデータ信号バ
スＤＢ0に印加する一方、かかるメモリ読出指令信号が
供給されていない場合は出力ディスエーブル状態とな
る。よって、この際データ信号バスＤＢ0は、いわゆる
ハイインピーダンス状態となる。
【０００８】以上の如く、かかる構成においては、論理
値「１」のワード選択信号に応じてメモリセルに記憶さ
れている情報信号がビットライン上に送出され、更にメ
モリ読出指令信号を供給することにより、かかるビット
ライン上の情報信号がデータバス上に読み出される構成
となっている。ここで、かかる構成からなるＳＲＡＭに
おいて、より速いアクセスタイムにて記憶データの読出
しを行う方法として、上記ワード選択信号及びメモリ読
出指令信号の供給タイミングを同一タイミングにするこ
とが考えられる。
値「１」のワード選択信号に応じてメモリセルに記憶さ
れている情報信号がビットライン上に送出され、更にメ
モリ読出指令信号を供給することにより、かかるビット
ライン上の情報信号がデータバス上に読み出される構成
となっている。ここで、かかる構成からなるＳＲＡＭに
おいて、より速いアクセスタイムにて記憶データの読出
しを行う方法として、上記ワード選択信号及びメモリ読
出指令信号の供給タイミングを同一タイミングにするこ
とが考えられる。
【０００９】図２は、かかるタイミングにて記憶データ
の読出しを行った際の動作タイムチャートの一例を示す
図である。図において、ＦＦ３０は初期値として論理値
「０」の情報信号ａを記憶しておりこれを随時出力して
いる。又、メモリセル１００には予め論理値「０」の情
報信号が記憶されているものとする。
の読出しを行った際の動作タイムチャートの一例を示す
図である。図において、ＦＦ３０は初期値として論理値
「０」の情報信号ａを記憶しておりこれを随時出力して
いる。又、メモリセル１００には予め論理値「０」の情
報信号が記憶されているものとする。
【００１０】先ず、ワード選択信号は論理値「０」状態
であるので、上述の如きプリチャージ回路の動作によ
り、ビットライン２１（実線にて示す）及びビットライ
ン２２（破線にて示す）は共に論理値「１」状態となっ
ている。又、この際メモリ読出指令信号は論理値「１」
であるので、データ信号バスＤＢ0はハイインピーダン
ス状態Ｚとなっている。
であるので、上述の如きプリチャージ回路の動作によ
り、ビットライン２１（実線にて示す）及びビットライ
ン２２（破線にて示す）は共に論理値「１」状態となっ
ている。又、この際メモリ読出指令信号は論理値「１」
であるので、データ信号バスＤＢ0はハイインピーダン
ス状態Ｚとなっている。
【００１１】次に、ワード選択信号が論理値「１」にな
ると、これに応じてメモリセル１００に記憶されている
論理値「０」の情報信号がビットライン２１上に送出さ
れる。この際、ビットライン２２には、かかる情報信号
の信号論理値を反転させた論理値「１」の信号が送出さ
れる。ここで、かかるワード選択信号の論理値「１」へ
の推移時点から、メモリセル１００に記憶されている情
報信号がビットライン２１及び２２上に送出されるまで
には、素子容量及び配線長等の影響により図の如き遅延
が生じる。ＦＦ３０は、かかる遅延後において、ビット
ライン２１及び２２上の信号論理値が夫々「０」、
「１」となると、これに応じた論理値「１」の情報信号
ｂを出力する。ここで、上記ワード選択信号の論理値
「１」状態への推移と同時に、論理値「０」のメモリ読
出指令信号が供給される。かかるメモリ読出指令信号に
応じてデータバスドライバ４０は出力イネーブル状態と
なる。かかる出力イネーブル状態により、データバスド
ライバ４０は、ＦＦ３０から供給された情報信号の信号
論理値に応じた電圧を発生してこれをデータ信号バスＤ
Ｂ0に印加する。この際、上述の如く、メモリセル１０
０に記憶されている情報信号ｂがビットライン２１及び
２２上に送出されるまでには図の如き遅延が存在する。
よって、メモリ読出指令信号に応じてデータバスドライ
バ４０が出力イネーブル状態となっているにもかかわら
ず、ＦＦ３０は、即座に情報信号ｂをデータバスドライ
バ４０に供給することが出来ず、この間、情報信号ａを
かかるデータバスドライバ４０に供給してしまうのであ
る。
ると、これに応じてメモリセル１００に記憶されている
論理値「０」の情報信号がビットライン２１上に送出さ
れる。この際、ビットライン２２には、かかる情報信号
の信号論理値を反転させた論理値「１」の信号が送出さ
れる。ここで、かかるワード選択信号の論理値「１」へ
の推移時点から、メモリセル１００に記憶されている情
報信号がビットライン２１及び２２上に送出されるまで
には、素子容量及び配線長等の影響により図の如き遅延
が生じる。ＦＦ３０は、かかる遅延後において、ビット
ライン２１及び２２上の信号論理値が夫々「０」、
「１」となると、これに応じた論理値「１」の情報信号
ｂを出力する。ここで、上記ワード選択信号の論理値
「１」状態への推移と同時に、論理値「０」のメモリ読
出指令信号が供給される。かかるメモリ読出指令信号に
応じてデータバスドライバ４０は出力イネーブル状態と
なる。かかる出力イネーブル状態により、データバスド
ライバ４０は、ＦＦ３０から供給された情報信号の信号
論理値に応じた電圧を発生してこれをデータ信号バスＤ
Ｂ0に印加する。この際、上述の如く、メモリセル１０
０に記憶されている情報信号ｂがビットライン２１及び
２２上に送出されるまでには図の如き遅延が存在する。
よって、メモリ読出指令信号に応じてデータバスドライ
バ４０が出力イネーブル状態となっているにもかかわら
ず、ＦＦ３０は、即座に情報信号ｂをデータバスドライ
バ４０に供給することが出来ず、この間、情報信号ａを
かかるデータバスドライバ４０に供給してしまうのであ
る。
【００１２】従って、データバスドライバ４０は、メモ
リセル１００から読み出された情報信号ｂのみならず、
かかる情報信号ａをもデータ信号バスＤＢ0に読み出す
べく、かかる情報信号ａに応じた電圧を発生してこれら
をデータ信号バスＤＢ0に印加するので、無駄な電力を
消費するという問題が発生した。この際、メモリ読出指
令信号がデータバスドライバ４０に供給されるタイミン
グを遅延回路により遅らせることにより、上述の情報信
号ａがデータバス上に読み出されないようにする方法も
考えられる。しかしながら、かかる遅延回路の遅延値
は、製造プロセスの変動、電源電圧の変化及び周囲温度
等を見込んで、多少大きめの設定となるので、この際ア
クセスタイムの短縮が困難となる。
リセル１００から読み出された情報信号ｂのみならず、
かかる情報信号ａをもデータ信号バスＤＢ0に読み出す
べく、かかる情報信号ａに応じた電圧を発生してこれら
をデータ信号バスＤＢ0に印加するので、無駄な電力を
消費するという問題が発生した。この際、メモリ読出指
令信号がデータバスドライバ４０に供給されるタイミン
グを遅延回路により遅らせることにより、上述の情報信
号ａがデータバス上に読み出されないようにする方法も
考えられる。しかしながら、かかる遅延回路の遅延値
は、製造プロセスの変動、電源電圧の変化及び周囲温度
等を見込んで、多少大きめの設定となるので、この際ア
クセスタイムの短縮が困難となる。
【００１３】
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、電力消費を抑えつつ
より速いアクセスタイムにて記憶データの読出しを行う
ことが可能な低消費電力半導体メモリ装置を提供するこ
とを目的とする。
を解決すべくなされたものであり、電力消費を抑えつつ
より速いアクセスタイムにて記憶データの読出しを行う
ことが可能な低消費電力半導体メモリ装置を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】本発明による低消費電力
半導体メモリ装置は、情報信号が記憶されているメモリ
セルと、前記メモリセルに記憶されている情報信号及び
前記情報信号の信号論理値を反転した反転情報信号の各
々が引き出される一対のビットラインと、前記ビットラ
イン各々の信号論理値に基づいて前記ビットライン上に
前記情報信号が引き出されたことを検出して情報検出信
号を発生する情報信号検出手段と、前記情報検出信号に
応じて前記ビットライン上の情報信号をデータ信号バス
に読出す情報信号読出手段とを有する。
半導体メモリ装置は、情報信号が記憶されているメモリ
セルと、前記メモリセルに記憶されている情報信号及び
前記情報信号の信号論理値を反転した反転情報信号の各
々が引き出される一対のビットラインと、前記ビットラ
イン各々の信号論理値に基づいて前記ビットライン上に
前記情報信号が引き出されたことを検出して情報検出信
号を発生する情報信号検出手段と、前記情報検出信号に
応じて前記ビットライン上の情報信号をデータ信号バス
に読出す情報信号読出手段とを有する。
【００１５】
【発明の作用】本発明による低消費電力半導体メモリ装
置は、メモリセルに記憶されている情報信号及びこの情
報信号の信号論理値を反転した反転情報信号の各々が引
き出される一対のビットライン上の信号論理状態に基づ
いて情報信号がビットライン上に引き出されたことを検
出し、この際、かかるビットライン上の情報信号をデー
タ信号バス上に読出す。
置は、メモリセルに記憶されている情報信号及びこの情
報信号の信号論理値を反転した反転情報信号の各々が引
き出される一対のビットライン上の信号論理状態に基づ
いて情報信号がビットライン上に引き出されたことを検
出し、この際、かかるビットライン上の情報信号をデー
タ信号バス上に読出す。
【００１６】
【実施例】図３は、本発明による低消費電力半導体メモ
リ装置としてのＳＲＡＭの構成の一例を示す図である。
図において、アドレスデコーダ１は、アドレス信号に応
じたワード選択信号を生成してこれをワードライン２０
を介してメモリブロック１０(0)〜(n)の各々に供給す
る。
リ装置としてのＳＲＡＭの構成の一例を示す図である。
図において、アドレスデコーダ１は、アドレス信号に応
じたワード選択信号を生成してこれをワードライン２０
を介してメモリブロック１０(0)〜(n)の各々に供給す
る。
【００１７】これらメモリブロック１０(0)〜(n)の各々
は、互いに同一構成からなるメモリブロックであり、デ
ータ信号バスＤＢ0〜ｎの各ビットに対応して形成され
ている。以下に、図におけるメモリブロック１０(0)を
例にあげてこのメモリブロックの内部構成について説明
する。
は、互いに同一構成からなるメモリブロックであり、デ
ータ信号バスＤＢ0〜ｎの各ビットに対応して形成され
ている。以下に、図におけるメモリブロック１０(0)を
例にあげてこのメモリブロックの内部構成について説明
する。
【００１８】図において、メモリブロック１０(0)に
は、１ビット分の情報信号を記憶するメモリセル１００
が記憶ワード数ｍ個分だけ設けられている。これらメモ
リセル１００の各々は、かかる情報信号を記憶するイン
バータ１０１及び１０２、更に、ワード選択信号に応じ
てインバータ１０２及び１０３夫々の出力を、記憶情報
引き出しラインとしてのビットライン２１及び２２上に
夫々送出するトランスミッションゲート１０３、１０４
から構成されている。
は、１ビット分の情報信号を記憶するメモリセル１００
が記憶ワード数ｍ個分だけ設けられている。これらメモ
リセル１００の各々は、かかる情報信号を記憶するイン
バータ１０１及び１０２、更に、ワード選択信号に応じ
てインバータ１０２及び１０３夫々の出力を、記憶情報
引き出しラインとしてのビットライン２１及び２２上に
夫々送出するトランスミッションゲート１０３、１０４
から構成されている。
【００１９】かかるｍ個のメモリセル１００(1)〜(m)の
内、上述のアドレスデコーダ１から論理値「１」のワー
ド選択信号が供給されたメモリセルのみがアクセス状態
となる。この際、アクセス状態となったメモリセルは記
憶している情報信号をトランスミッションゲート１０３
を介してビットライン２１に送出する。更に、このアク
セス状態となったメモリセルは記憶している情報信号の
信号論理値を反転した反転情報信号をトランスミッショ
ンゲート１０４を介してビットライン２２に送出する。
尚、メモリセル１００(1)〜(m)のいずれにも論理値
「１」のワード選択信号が供給されていない場合（すな
わち、メモリセル１００(1)〜(m)の全てに論理値「０」
の信号が供給されている場合）は、プリチャージ回路
（図示せず）が動作する。かかるプリチャージ回路の動
作により、ビットライン２１及び２２は強制的に論理値
「１」の状態に充電される。
内、上述のアドレスデコーダ１から論理値「１」のワー
ド選択信号が供給されたメモリセルのみがアクセス状態
となる。この際、アクセス状態となったメモリセルは記
憶している情報信号をトランスミッションゲート１０３
を介してビットライン２１に送出する。更に、このアク
セス状態となったメモリセルは記憶している情報信号の
信号論理値を反転した反転情報信号をトランスミッショ
ンゲート１０４を介してビットライン２２に送出する。
尚、メモリセル１００(1)〜(m)のいずれにも論理値
「１」のワード選択信号が供給されていない場合（すな
わち、メモリセル１００(1)〜(m)の全てに論理値「０」
の信号が供給されている場合）は、プリチャージ回路
（図示せず）が動作する。かかるプリチャージ回路の動
作により、ビットライン２１及び２２は強制的に論理値
「１」の状態に充電される。
【００２０】ゲート３１及び３２からなるＦＦ（フリッ
プフロップ３０）は、上述のビットライン２１及び２２
の如き一対の信号ラインの信号論理値に基づいて高速に
読出し結果を決定するものである。このＦＦ３０は、ビ
ットライン２１上の信号論理状態が論理値「１」であ
り、かつビットライン２２上の信号論理状態が論理値
「０」である場合は、これに応じて論理値「０」の情報
信号をデータバスドライバ４０に供給する。又、ＦＦ３
０は、ビットライン２１上の信号論理状態が論理値
「０」であり、かつビットライン２２上の信号論理状態
が論理値「１」である場合は、これに応じて論理値
「１」の情報信号をデータバスドライバ４０に供給す
る。尚、ＦＦ３０は、上述の如きプリチャージ回路の動
作により、ビットライン２１及び２２が共に論理値
「１」の状態となっている場合は、かかる状態となる以
前にデータバスドライバ４０に供給していた情報信号の
論理状態を記憶保持しつつこれをデータバスドライバ４
０に供給する。
プフロップ３０）は、上述のビットライン２１及び２２
の如き一対の信号ラインの信号論理値に基づいて高速に
読出し結果を決定するものである。このＦＦ３０は、ビ
ットライン２１上の信号論理状態が論理値「１」であ
り、かつビットライン２２上の信号論理状態が論理値
「０」である場合は、これに応じて論理値「０」の情報
信号をデータバスドライバ４０に供給する。又、ＦＦ３
０は、ビットライン２１上の信号論理状態が論理値
「０」であり、かつビットライン２２上の信号論理状態
が論理値「１」である場合は、これに応じて論理値
「１」の情報信号をデータバスドライバ４０に供給す
る。尚、ＦＦ３０は、上述の如きプリチャージ回路の動
作により、ビットライン２１及び２２が共に論理値
「１」の状態となっている場合は、かかる状態となる以
前にデータバスドライバ４０に供給していた情報信号の
論理状態を記憶保持しつつこれをデータバスドライバ４
０に供給する。
【００２１】排他的論理和回路としてのＥＸＮＯＲゲー
ト５０は、ビットライン２１及び２２上の信号論理値が
互いに同一である場合に論理値「１」の信号をゲート６
０に供給する一方、ビットライン２１及び２２上の信号
の信号論理値が互いに異なる場合は論理値「０」の情報
検出信号をゲート６０に供給する。すなわち、ＥＸＮＯ
Ｒゲート５０は、ビットライン２１及び２２上の信号の
信号論理値が互いに異なる場合に、メモリセル１００か
らの情報信号がビットライン２１及び２２上に送出され
たと判定してこの際、論理値「０」の情報検出信号を出
力するのである。
ト５０は、ビットライン２１及び２２上の信号論理値が
互いに同一である場合に論理値「１」の信号をゲート６
０に供給する一方、ビットライン２１及び２２上の信号
の信号論理値が互いに異なる場合は論理値「０」の情報
検出信号をゲート６０に供給する。すなわち、ＥＸＮＯ
Ｒゲート５０は、ビットライン２１及び２２上の信号の
信号論理値が互いに異なる場合に、メモリセル１００か
らの情報信号がビットライン２１及び２２上に送出され
たと判定してこの際、論理値「０」の情報検出信号を出
力するのである。
【００２２】ゲート６０は、かかるＥＸＮＯＲゲート５
０から論理値「０」の情報検出信号が供給されいる間
に、中央処理装置（図示せず）等の制御手段から論理値
「０」のメモリ読出指令信号が供給された時のみ論理値
「１」のメモリ読出信号をデータバスドライバ４０の出
力制御端子ｂ及びインバータ４１の夫々に供給する。イ
ンバータ４１は、かかるゲート６０の出力信号の信号論
理値を反転させた信号をデータバスドライバ４０の出力
制御反転端子ｂに供給する。
０から論理値「０」の情報検出信号が供給されいる間
に、中央処理装置（図示せず）等の制御手段から論理値
「０」のメモリ読出指令信号が供給された時のみ論理値
「１」のメモリ読出信号をデータバスドライバ４０の出
力制御端子ｂ及びインバータ４１の夫々に供給する。イ
ンバータ４１は、かかるゲート６０の出力信号の信号論
理値を反転させた信号をデータバスドライバ４０の出力
制御反転端子ｂに供給する。
【００２３】かかる構成により、データバスドライバ４
０は、ゲート６０から論理値「１」のメモリ読出信号が
供給された時のみ出力イネーブル状態となって、ＦＦ３
０に記憶されている情報信号の信号論理値に応じた電圧
を発生してこれをデータ信号バスＤＢ0に印加する。
又、データバスドライバ４０は、ゲート６０から論理値
「０」の信号が供給されると出力ディスエーブル状態と
なる。よって、この際データ信号バスＤＢ0は、いわゆ
るハイインピーダンス状態となる。すなわち、データバ
スドライバ４０は、ビットライン２１及び２２上の信号
の信号論理値が互いに同一である時は、例え論理値
「０」のメモリ読出指令信号が供給されたとしても出力
イネーブル状態にはならないのである。
０は、ゲート６０から論理値「１」のメモリ読出信号が
供給された時のみ出力イネーブル状態となって、ＦＦ３
０に記憶されている情報信号の信号論理値に応じた電圧
を発生してこれをデータ信号バスＤＢ0に印加する。
又、データバスドライバ４０は、ゲート６０から論理値
「０」の信号が供給されると出力ディスエーブル状態と
なる。よって、この際データ信号バスＤＢ0は、いわゆ
るハイインピーダンス状態となる。すなわち、データバ
スドライバ４０は、ビットライン２１及び２２上の信号
の信号論理値が互いに同一である時は、例え論理値
「０」のメモリ読出指令信号が供給されたとしても出力
イネーブル状態にはならないのである。
【００２４】図４は、かかる構成からなるＳＲＡＭにお
ける記憶データの読出し動作タイムチャートの一例を示
す図である。この際、メモリセル１００には予め論理値
「０」の情報信号が記憶されていて、更に、ＦＦ３０は
初期値として論理値「０」の情報信号ａを記憶しつつこ
れを随時出力しているものとする。
ける記憶データの読出し動作タイムチャートの一例を示
す図である。この際、メモリセル１００には予め論理値
「０」の情報信号が記憶されていて、更に、ＦＦ３０は
初期値として論理値「０」の情報信号ａを記憶しつつこ
れを随時出力しているものとする。
【００２５】図において、先ずワード選択信号は論理値
「０」状態であるので、上述の如きプリチャージ回路の
動作により、ビットライン２１（実線にて示す）及びビ
ットライン２２（破線にて示す）は共に論理値「１」の
状態となっている。よって、この際、ＥＸＮＯＲゲート
５０は、論理値「１」の信号をゲート６０に供給する。
従って、ゲート６０は論理値「０」の信号を出力するこ
とになり、この際、データ信号バスＤＢ0はハイインピ
ーダンス状態Ｚとなる。
「０」状態であるので、上述の如きプリチャージ回路の
動作により、ビットライン２１（実線にて示す）及びビ
ットライン２２（破線にて示す）は共に論理値「１」の
状態となっている。よって、この際、ＥＸＮＯＲゲート
５０は、論理値「１」の信号をゲート６０に供給する。
従って、ゲート６０は論理値「０」の信号を出力するこ
とになり、この際、データ信号バスＤＢ0はハイインピ
ーダンス状態Ｚとなる。
【００２６】次に、ワード選択信号が論理値「１」にな
ると、これに応じてメモリセル１００に記憶されている
論理値「０」の情報信号がビットライン２１上に送出さ
れる。この際、ビットライン２２には、かかる情報信号
の信号論理値を反転させた論理値「１」の反転情報信号
が送出される。ここで、上述の如きワード選択信号の論
理値「１」への推移時点から、メモリセル１００に記憶
されている情報信号がビットライン２１及び２２上に送
出されるまでには、素子容量及び配線長等の影響により
図の如き遅延が生じる。かかる遅延後において、ビット
ライン２１及び２２上に情報信号及び反転情報信号の各
々が送出されると、かかるビットライン２１及び２２上
の信号論理値は夫々「０」、「１」となる。この際、Ｅ
ＸＮＯＲゲート５０は論理値「０」の情報検出信号をゲ
ート６０に供給する。ＦＦ３０は、かかるビットライン
２１及び２２上の信号論理値状態「０」、「１」に応じ
て論理値「１」の情報信号ｂを出力する。
ると、これに応じてメモリセル１００に記憶されている
論理値「０」の情報信号がビットライン２１上に送出さ
れる。この際、ビットライン２２には、かかる情報信号
の信号論理値を反転させた論理値「１」の反転情報信号
が送出される。ここで、上述の如きワード選択信号の論
理値「１」への推移時点から、メモリセル１００に記憶
されている情報信号がビットライン２１及び２２上に送
出されるまでには、素子容量及び配線長等の影響により
図の如き遅延が生じる。かかる遅延後において、ビット
ライン２１及び２２上に情報信号及び反転情報信号の各
々が送出されると、かかるビットライン２１及び２２上
の信号論理値は夫々「０」、「１」となる。この際、Ｅ
ＸＮＯＲゲート５０は論理値「０」の情報検出信号をゲ
ート６０に供給する。ＦＦ３０は、かかるビットライン
２１及び２２上の信号論理値状態「０」、「１」に応じ
て論理値「１」の情報信号ｂを出力する。
【００２７】ここで、上記ワード選択信号の論理値
「１」状態への推移と同時に、論理値「０」のメモリ読
出指令信号がゲート６０に供給される。しかしながら、
ＥＸＮＯＲゲート５０は、メモリセル１００に記憶され
ている情報信号がかかるビットライン２１及び２２上に
送出されたと判定されるまでの間は論理値「１」の信号
をゲート６０に供給しているので、この間、論理値
「０」のメモリ読出指令信号がゲート６０に供給されて
いても、データバスドライバ４０は出力イネーブル状態
とはならない。
「１」状態への推移と同時に、論理値「０」のメモリ読
出指令信号がゲート６０に供給される。しかしながら、
ＥＸＮＯＲゲート５０は、メモリセル１００に記憶され
ている情報信号がかかるビットライン２１及び２２上に
送出されたと判定されるまでの間は論理値「１」の信号
をゲート６０に供給しているので、この間、論理値
「０」のメモリ読出指令信号がゲート６０に供給されて
いても、データバスドライバ４０は出力イネーブル状態
とはならない。
【００２８】従って、上述の如き遅延の影響により、図
に示されるが如き情報信号ａがメモリ読出指令信号の供
給開始時点にてデータバスドライバ４０に供給されてし
まっても、この情報信号ａはデータ信号バスＤＢ0上に
送出されずに、メモリセル１００から読み出された情報
信号ｂのみがデータ信号バスＤＢ0上に送出されるので
ある。
に示されるが如き情報信号ａがメモリ読出指令信号の供
給開始時点にてデータバスドライバ４０に供給されてし
まっても、この情報信号ａはデータ信号バスＤＢ0上に
送出されずに、メモリセル１００から読み出された情報
信号ｂのみがデータ信号バスＤＢ0上に送出されるので
ある。
【００２９】
【発明の効果】上記したことから明らかな如く、本発明
による低消費電力半導体メモリ装置は、メモリセルに記
憶されている情報信号及びこの情報信号の信号論理値を
反転した反転情報信号の各々が引き出される一対のビッ
トライン上の信号論理状態に基づいて情報信号がビット
ライン上に引き出されたことを検出し、この際、かかる
ビットライン上の情報信号をデータ信号バス上に読出す
構成としている。
による低消費電力半導体メモリ装置は、メモリセルに記
憶されている情報信号及びこの情報信号の信号論理値を
反転した反転情報信号の各々が引き出される一対のビッ
トライン上の信号論理状態に基づいて情報信号がビット
ライン上に引き出されたことを検出し、この際、かかる
ビットライン上の情報信号をデータ信号バス上に読出す
構成としている。
【００３０】よって、本発明によれば、記憶情報の引き
出しラインであるビットライン上に、メモリセルからの
情報信号が送出されたことが検出された後に、かかる情
報信号がデータ信号バス上に読出されることになる。従
って、メモリセルに記憶されている情報信号をビットラ
イン上に送出するタイミングと、かかるビットライン上
の情報信号をデータバス上に読み出すためのメモリ読出
指令信号の供給タイミングとを同一タイミングにして高
速読み出しを行っても、確実に上記情報信号のみがデー
タバス上に読出されるので、余分な信号がデータバス上
に読出されることによる電力の浪費を抑制することが出
来て好ましいのである。
出しラインであるビットライン上に、メモリセルからの
情報信号が送出されたことが検出された後に、かかる情
報信号がデータ信号バス上に読出されることになる。従
って、メモリセルに記憶されている情報信号をビットラ
イン上に送出するタイミングと、かかるビットライン上
の情報信号をデータバス上に読み出すためのメモリ読出
指令信号の供給タイミングとを同一タイミングにして高
速読み出しを行っても、確実に上記情報信号のみがデー
タバス上に読出されるので、余分な信号がデータバス上
に読出されることによる電力の浪費を抑制することが出
来て好ましいのである。
【図１】従来のＳＲＡＭの構成の一例を示す図である。
【図２】従来のＳＲＡＭによるデータ読みだし動作を示
すタイムチャートである。
すタイムチャートである。
【図３】本発明による低消費電力半導体メモリ装置の構
成の一例を示す図である。
成の一例を示す図である。
【図４】本発明の低消費電力半導体メモリ装置によるデ
ータ読みだし動作を示すタイムチャートである。
ータ読みだし動作を示すタイムチャートである。
５０ ゲート ６０ ＥＸＮＯＲゲート
Claims (5)
- 【請求項１】 情報信号が記憶されているメモリセル
と、前記メモリセルに記憶されている情報信号及び前記
情報信号の信号論理値を反転した反転情報信号の各々が
引き出される一対のビットラインと、 前記ビットライン各々の信号論理値に基づいて前記ビッ
トライン上に前記情報信号が引き出されたことを検出し
て情報検出信号を発生する情報信号検出手段と、 前記情報検出信号に応じて前記ビットライン上の情報信
号をデータ信号バスに読出す情報信号読出手段とを有す
ることを特徴とする低消費電力半導体メモリ装置。 - 【請求項２】 アドレス信号に対応したワード選択信号
を生成するアドレスデコーダを有し、前記メモリセルは
前記ワード選択信号に応じて前記情報信号及び前記反転
情報信号夫々を前記ビットラインの各々に送出すること
を特徴とする請求項１記載の低消費電力半導体メモリ装
置。 - 【請求項３】 前記情報信号検出手段は、前記ビットラ
イン各々の信号論理値が互いに異なる場合に前記情報検
出信号を発生することを特徴とする請求項１記載の低消
費電力半導体メモリ装置。 - 【請求項４】 前記情報信号検出手段は、排他的論理和
回路であることを特徴とする請求項３記載の低消費電力
半導体メモリ装置。 - 【請求項５】 前記情報信号読出手段は、メモリ読出指
令信号及び前記情報検出信号に応じてメモリ読出信号を
生成するゲート手段と、前記メモリ読出信号に応じて前
記ビットライン上の情報信号をデータ信号バスに読出す
データバスドライバとからなることを特徴とする請求項
１記載の低消費電力半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6045848A JPH07254286A (ja) | 1994-03-16 | 1994-03-16 | 低消費電力半導体メモリ装置 |
| US08/402,457 US5499210A (en) | 1994-03-16 | 1995-03-10 | Low power consumption semiconductor memory |
| KR1019950005197A KR950034262A (ko) | 1994-03-16 | 1995-03-14 | 저 전력 소비 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6045848A JPH07254286A (ja) | 1994-03-16 | 1994-03-16 | 低消費電力半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254286A true JPH07254286A (ja) | 1995-10-03 |
Family
ID=12730637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6045848A Pending JPH07254286A (ja) | 1994-03-16 | 1994-03-16 | 低消費電力半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5499210A (ja) |
| JP (1) | JPH07254286A (ja) |
| KR (1) | KR950034262A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016163A (ja) * | 2006-07-10 | 2008-01-24 | Univ Of Tokyo | メモリ装置およびメモリ読み出しエラー検出方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828610A (en) * | 1997-03-31 | 1998-10-27 | Seiko Epson Corporation | Low power memory including selective precharge circuit |
| JPH11110967A (ja) * | 1997-10-01 | 1999-04-23 | Nec Corp | 半導体メモリ装置 |
| CN105931660A (zh) * | 2016-05-20 | 2016-09-07 | 西安紫光国芯半导体有限公司 | 一种数据拓扑转换器及转换方法及动态存储器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072045A (ja) * | 1983-09-29 | 1985-04-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ装置 |
| JPS6286599A (ja) * | 1985-10-09 | 1987-04-21 | Nec Corp | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922461A (en) * | 1988-03-30 | 1990-05-01 | Kabushiki Kaisha Toshiba | Static random access memory with address transition detector |
| JPH0766945B2 (ja) * | 1988-09-06 | 1995-07-19 | 株式会社東芝 | スタティック型メモリ |
-
1994
- 1994-03-16 JP JP6045848A patent/JPH07254286A/ja active Pending
-
1995
- 1995-03-10 US US08/402,457 patent/US5499210A/en not_active Expired - Fee Related
- 1995-03-14 KR KR1019950005197A patent/KR950034262A/ko not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072045A (ja) * | 1983-09-29 | 1985-04-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ装置 |
| JPS6286599A (ja) * | 1985-10-09 | 1987-04-21 | Nec Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016163A (ja) * | 2006-07-10 | 2008-01-24 | Univ Of Tokyo | メモリ装置およびメモリ読み出しエラー検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5499210A (en) | 1996-03-12 |
| KR950034262A (ko) | 1995-12-28 |
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