JPH07254608A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07254608A JPH07254608A JP6044336A JP4433694A JPH07254608A JP H07254608 A JPH07254608 A JP H07254608A JP 6044336 A JP6044336 A JP 6044336A JP 4433694 A JP4433694 A JP 4433694A JP H07254608 A JPH07254608 A JP H07254608A
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- JP
- Japan
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- transistor
- emitter
- circuit
- emitter transistor
- gain
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Abstract
(57)【要約】
【目的】 回路に要求されるバイポーラトランジスタの
雑音特性又は利得特性を満足するトランジスタ構造を実
現することができ、良好な雑音特性又は良好な利得特性
を得ることのできる半導体装置を提供すること。 【構成】 バイポーラトランジスタを用いた半導体装置
において、コレクタ電流密度Ｊｃが２５００Ａ／ｃｍ2
から７５０００Ａ／ｃｍ2 の範囲で動作させる場合、雑
音特性ＮＦを優先したい回路にはマルチエミッタトラン
ジスタを用い、利得Ｇａ及び遅延時間を優先したい回路
にはシングルエミッタトランジスタを用いることを特徴
とする。
雑音特性又は利得特性を満足するトランジスタ構造を実
現することができ、良好な雑音特性又は良好な利得特性
を得ることのできる半導体装置を提供すること。 【構成】 バイポーラトランジスタを用いた半導体装置
において、コレクタ電流密度Ｊｃが２５００Ａ／ｃｍ2
から７５０００Ａ／ｃｍ2 の範囲で動作させる場合、雑
音特性ＮＦを優先したい回路にはマルチエミッタトラン
ジスタを用い、利得Ｇａ及び遅延時間を優先したい回路
にはシングルエミッタトランジスタを用いることを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タを用いた低雑音／高利得の半導体装置に関する。
タを用いた低雑音／高利得の半導体装置に関する。
【０００２】
【従来の技術】近年、移動電話，移動通信を中心とする
個人レベルでの無線通信を用いた情報伝達が非常に盛ん
に成ってきている。この個人レベルでの無線通信システ
ムにおいては、十分なチャンネル数を確保するために高
い周波数領域を用いること、そのために多くの中継局を
必要とすること、個人使用のため端末機器の小型化を進
めポータビリティを確保しなければならないことなどが
重要なポイントとなる。とりわけ、端末機器に使用され
る半導体装置については、使用周波数が高いこと、ポー
タビリティ向上のための低消費電力化、各部品の統合化
による部品点数の削減、コストダウンが大きな課題であ
る。
個人レベルでの無線通信を用いた情報伝達が非常に盛ん
に成ってきている。この個人レベルでの無線通信システ
ムにおいては、十分なチャンネル数を確保するために高
い周波数領域を用いること、そのために多くの中継局を
必要とすること、個人使用のため端末機器の小型化を進
めポータビリティを確保しなければならないことなどが
重要なポイントとなる。とりわけ、端末機器に使用され
る半導体装置については、使用周波数が高いこと、ポー
タビリティ向上のための低消費電力化、各部品の統合化
による部品点数の削減、コストダウンが大きな課題であ
る。
【０００３】従来、高周波のフロントエンドに用いられ
る半導体装置は、個人レベルでの運用に対する応用は殆
どなく、ポータビリティを求められていなく、従って低
消費電力化に対する要求も厳しくなかった。そのため、
雑音特性を求められるトランジスタでは大きな面積のト
ランジスタを用い、電流利得が落ちない領域でなるべく
多くの電流を流し、寄生抵抗による雑音特性の劣化を抑
えてきた。
る半導体装置は、個人レベルでの運用に対する応用は殆
どなく、ポータビリティを求められていなく、従って低
消費電力化に対する要求も厳しくなかった。そのため、
雑音特性を求められるトランジスタでは大きな面積のト
ランジスタを用い、電流利得が落ちない領域でなるべく
多くの電流を流し、寄生抵抗による雑音特性の劣化を抑
えてきた。
【０００４】しかしながら、このような大きなトランジ
スタでは、雑音特性の劣化は抑えられるものの、コレク
タ・ベース接合の面積が大きくなることによって、帰還
容量の大きな因子であるコレクタ・ベース接合容量の増
大を招いていた。そのため、どのような形で入力の整合
を取ったとしてもトランジスタの電力利得は劣化してし
まう。また、アナログ回路と同時に形成されるデジタル
回路においてもその遅延時間が大きくなってしまう、と
いうことが顕在化してきている。
スタでは、雑音特性の劣化は抑えられるものの、コレク
タ・ベース接合の面積が大きくなることによって、帰還
容量の大きな因子であるコレクタ・ベース接合容量の増
大を招いていた。そのため、どのような形で入力の整合
を取ったとしてもトランジスタの電力利得は劣化してし
まう。また、アナログ回路と同時に形成されるデジタル
回路においてもその遅延時間が大きくなってしまう、と
いうことが顕在化してきている。
【０００５】
【発明が解決しようとする課題】このように従来、バイ
ポーラトランジスタには雑音特性及び利得特性の高いこ
とが要望されるが、両者を満足するトランジスタ構造を
実現するのは困難であった。
ポーラトランジスタには雑音特性及び利得特性の高いこ
とが要望されるが、両者を満足するトランジスタ構造を
実現するのは困難であった。
【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、回路に要求されるバイ
ポーラトランジスタの雑音特性又は利得特性を満足する
トランジスタ構造を実現することができ、良好な雑音特
性又は良好な利得特性を得ることのできる半導体装置を
提供することにある。
ので、その目的とするところは、回路に要求されるバイ
ポーラトランジスタの雑音特性又は利得特性を満足する
トランジスタ構造を実現することができ、良好な雑音特
性又は良好な利得特性を得ることのできる半導体装置を
提供することにある。
【０００７】
【課題を解決するための手段】本発明の骨子は、同じエ
ミッタ面積のトランジスタにおいても、ある電流領域で
は雑音特性の良いトランジスタ構造と、利得の良いトラ
ンジスタ構造があることを見出し、各回路においてこれ
らのトランジスタを使い分けることにある。
ミッタ面積のトランジスタにおいても、ある電流領域で
は雑音特性の良いトランジスタ構造と、利得の良いトラ
ンジスタ構造があることを見出し、各回路においてこれ
らのトランジスタを使い分けることにある。
【０００８】即ち本発明は、バイポーラトランジスタを
用いた半導体集積回路において、コレクタ電流密度が２
５００Ａ／ｃｍ2 から７５０００Ａ／ｃｍ2 の範囲で動
作させる場合、雑音特性を優先したい回路にはマルチエ
ミッタトランジスタを用い、利得及び遅延時間を優先し
たい回路にはシングルエミッタトランジスタを用いるこ
とを特徴とする。
用いた半導体集積回路において、コレクタ電流密度が２
５００Ａ／ｃｍ2 から７５０００Ａ／ｃｍ2 の範囲で動
作させる場合、雑音特性を優先したい回路にはマルチエ
ミッタトランジスタを用い、利得及び遅延時間を優先し
たい回路にはシングルエミッタトランジスタを用いるこ
とを特徴とする。
【０００９】
【作用】本発明者らの鋭意研究及び実験によれば、同じ
エミッタ面積のバイポーラトランジスタにおいて、雑音
特性及び利得特性を調べた結果、次のような事実が判明
した。即ち、コレクタの電流密度が２５００Ａ／ｃｍ2
〜７５０００Ａ／ｃｍ2の領域においては、シングルエ
ミッタトランジスタよりもマルチエミッタトランジスタ
の方が雑音指数は低く抑えることができた。一方、電力
利得は、全てのコレクタ電流領域でマルチエミッタトラ
ンジスよりもタシングルエミッタトランジスタの方が大
きい値をとることができた。さらに、論理回路を構成し
た場合の遅延時間は、コレクタの電流密度が２５００Ａ
／ｃｍ2 〜７５０００Ａ／ｃｍ2 の領域において、マル
チエミッタを用いた論理回路よりもシングルエミッタト
ランジスタを用いた論理回路の方が短くすることができ
た。
エミッタ面積のバイポーラトランジスタにおいて、雑音
特性及び利得特性を調べた結果、次のような事実が判明
した。即ち、コレクタの電流密度が２５００Ａ／ｃｍ2
〜７５０００Ａ／ｃｍ2の領域においては、シングルエ
ミッタトランジスタよりもマルチエミッタトランジスタ
の方が雑音指数は低く抑えることができた。一方、電力
利得は、全てのコレクタ電流領域でマルチエミッタトラ
ンジスよりもタシングルエミッタトランジスタの方が大
きい値をとることができた。さらに、論理回路を構成し
た場合の遅延時間は、コレクタの電流密度が２５００Ａ
／ｃｍ2 〜７５０００Ａ／ｃｍ2 の領域において、マル
チエミッタを用いた論理回路よりもシングルエミッタト
ランジスタを用いた論理回路の方が短くすることができ
た。
【００１０】従って本発明によれば、前述のようにシン
グルエミッタトランジスタとマルチエミッタトランジス
タとを使い分けることによって、回路全体の雑音特性・
利得・遅延時間を満足させることが可能となる。
グルエミッタトランジスタとマルチエミッタトランジス
タとを使い分けることによって、回路全体の雑音特性・
利得・遅延時間を満足させることが可能となる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、バイポーラトランジスタのコレクタ電流
Ｊｃと雑音指数ＮＦ及び電力利得Ｇａとの関係をプロッ
トしたもので、一つはシングルエミッタトランジスタの
データであり、もう一つはマルチエミッタトランジスタ
である。
する。図１は、バイポーラトランジスタのコレクタ電流
Ｊｃと雑音指数ＮＦ及び電力利得Ｇａとの関係をプロッ
トしたもので、一つはシングルエミッタトランジスタの
データであり、もう一つはマルチエミッタトランジスタ
である。
【００１２】図１から判るように、コレクタの電流密度
Ｊｃが２５００Ａ／ｃｍ2 〜７５０００Ａ／ｃｍ2 の領
域、特に３０００Ａ／ｃｍ2 〜５００００Ａ／ｃｍ2 の
領域においては、マルチエミッタトランジスタの方がシ
ングルエミッタトランジスタに比べて雑音指数ＮＦを低
く抑えることができる。一方、電力利得Ｇａは全てのコ
レクタ電流領域で、シングルエミッタトランジスタの方
がマルチエミッタトランジスタに比べて大きい値をとる
ことができる。
Ｊｃが２５００Ａ／ｃｍ2 〜７５０００Ａ／ｃｍ2 の領
域、特に３０００Ａ／ｃｍ2 〜５００００Ａ／ｃｍ2 の
領域においては、マルチエミッタトランジスタの方がシ
ングルエミッタトランジスタに比べて雑音指数ＮＦを低
く抑えることができる。一方、電力利得Ｇａは全てのコ
レクタ電流領域で、シングルエミッタトランジスタの方
がマルチエミッタトランジスタに比べて大きい値をとる
ことができる。
【００１３】なお、図１には明確に表示されていない
が、コレクタの電流密度Ｊｃが７５０００Ａ／ｃｍ2 に
おいて、マルチエミッタトランジスタとシングルエミッ
タトランジスタの雑音指数ＮＦは略同じとなっている。
が、コレクタの電流密度Ｊｃが７５０００Ａ／ｃｍ2 に
おいて、マルチエミッタトランジスタとシングルエミッ
タトランジスタの雑音指数ＮＦは略同じとなっている。
【００１４】図２はシングルエミッタトランジスタの素
子構造を示す図であり、図３はマルチエミッタトランジ
スタの素子構造を示す図である。それぞれ（ａ）は平面
図、（ｂ）は断面図、（ｃ）は等価回路図を示してい
る。
子構造を示す図であり、図３はマルチエミッタトランジ
スタの素子構造を示す図である。それぞれ（ａ）は平面
図、（ｂ）は断面図、（ｃ）は等価回路図を示してい
る。
【００１５】図中の１０はｐ型Ｓｉ基板、１１はｎ+ 型
埋込みコレクタ領域、１２はｎ型コレクタ層、１３はベ
ース層、１４はエミッタ層、１５は素子分離絶縁膜であ
る。シングルエミッタトランジスタでは、図２に示すよ
うにベース層１３内に１つのエミッタ層１４が形成さ
れ、マルチエミッタトランジスタでは、図３に示すよう
にベース層１３内に２つのエミッタが形成されている。
埋込みコレクタ領域、１２はｎ型コレクタ層、１３はベ
ース層、１４はエミッタ層、１５は素子分離絶縁膜であ
る。シングルエミッタトランジスタでは、図２に示すよ
うにベース層１３内に１つのエミッタ層１４が形成さ
れ、マルチエミッタトランジスタでは、図３に示すよう
にベース層１３内に２つのエミッタが形成されている。
【００１６】ここで、エミッタ層１４の幅は、図２、図
３の（ａ）に示すように、シングルエミッタトランジス
タに対しマルチエミッタトランジスタは約１／２となっ
ている。しかし、エミッタの個数が違うことから、シン
グルエミッタトランジスタ及びマルチエミッタトランジ
スタのエミッタ面積は等しいものとなっている。
３の（ａ）に示すように、シングルエミッタトランジス
タに対しマルチエミッタトランジスタは約１／２となっ
ている。しかし、エミッタの個数が違うことから、シン
グルエミッタトランジスタ及びマルチエミッタトランジ
スタのエミッタ面積は等しいものとなっている。
【００１７】また、ベース・エミッタ間抵抗は、図２
（ａ）に示すように、シングルエミッタトランジスタで
はＲとなる。マルチエミッタトランジスタでは、図３
（ａ）に示すように、２Ｒが４個並列接続されたもので
あるから、トータルでＲ／２となる。つまり、マルチエ
ミッタトランジスタの方がベース・エミッタ間抵抗が低
いものとなっている。
（ａ）に示すように、シングルエミッタトランジスタで
はＲとなる。マルチエミッタトランジスタでは、図３
（ａ）に示すように、２Ｒが４個並列接続されたもので
あるから、トータルでＲ／２となる。つまり、マルチエ
ミッタトランジスタの方がベース・エミッタ間抵抗が低
いものとなっている。
【００１８】本実施例では、コレクタの電流密度が２５
００Ａ／ｃｍ2 〜７５０００Ａ／ｃｍ2 の領域におい
て、図４に示す低雑音増幅器を作り雑音特性を測定し
た。図５に、その結果を示した。
００Ａ／ｃｍ2 〜７５０００Ａ／ｃｍ2 の領域におい
て、図４に示す低雑音増幅器を作り雑音特性を測定し
た。図５に、その結果を示した。
【００１９】図４において、信号源Ｅｓに信号線インピ
ーダンスＲＳがつながり、インダクタＬｓ，キャパシタ
Ｃｓにより入力の整合を取っている。Ｑ１，Ｑ２よりな
る２段増幅器であり、Ｃ１は入力のＤＣカットコンデン
サで入力とＱ１のベースを結合しており、Ｒ１はＱ１の
ベースバイアス用抵抗でＶcc（電源）とＱ１のベース端
子を繋ぎ、Ｑ１に適当なバイアスを与えている。また、
Ｒ２，Ｒ３はそれぞれＱ１，Ｑ２のコレクタ負荷抵抗を
示しており、Ｑ１，Ｑ２のコレクタとＶccの間に繋がっ
ている。
ーダンスＲＳがつながり、インダクタＬｓ，キャパシタ
Ｃｓにより入力の整合を取っている。Ｑ１，Ｑ２よりな
る２段増幅器であり、Ｃ１は入力のＤＣカットコンデン
サで入力とＱ１のベースを結合しており、Ｒ１はＱ１の
ベースバイアス用抵抗でＶcc（電源）とＱ１のベース端
子を繋ぎ、Ｑ１に適当なバイアスを与えている。また、
Ｒ２，Ｒ３はそれぞれＱ１，Ｑ２のコレクタ負荷抵抗を
示しており、Ｑ１，Ｑ２のコレクタとＶccの間に繋がっ
ている。
【００２０】そして、Ｃ２は出力のＤＣカットのための
コンデンサであり、Ｑ２のコレクタと出力端子の間に繋
がっている。ＲＬは出力抵抗である。さらに、Ｑ３，Ｑ
４，Ｑ５，Ｒ４，Ｒ５，Ｒ６，Ｒ７からなるカレントミ
ラー回路によってＱ１，Ｑ２に適正なコレクタバイアス
を与えている。Ｃ３，Ｃ４はバイパスコンデンサであ
る。
コンデンサであり、Ｑ２のコレクタと出力端子の間に繋
がっている。ＲＬは出力抵抗である。さらに、Ｑ３，Ｑ
４，Ｑ５，Ｒ４，Ｒ５，Ｒ６，Ｒ７からなるカレントミ
ラー回路によってＱ１，Ｑ２に適正なコレクタバイアス
を与えている。Ｃ３，Ｃ４はバイパスコンデンサであ
る。
【００２１】図５の結果からも判るように、コレクタ電
流を電流密度２５００Ａ／ｃｍ2 〜７５０００Ａ／ｃｍ
2 、特に３０００Ａ／ｃｍ2 〜４００００Ａ／ｃｍ2 に
設定すれば、マルチエミッタトランジスタを用いた増幅
器の方がシングルエミッタトランジスタを用いた増幅器
に比べて雑音指数を低く抑えることができた。
流を電流密度２５００Ａ／ｃｍ2 〜７５０００Ａ／ｃｍ
2 、特に３０００Ａ／ｃｍ2 〜４００００Ａ／ｃｍ2 に
設定すれば、マルチエミッタトランジスタを用いた増幅
器の方がシングルエミッタトランジスタを用いた増幅器
に比べて雑音指数を低く抑えることができた。
【００２２】次に、差動増幅器による論理回路をやはり
この２種類のトランジスタを用いて試作した。その結
果、図６に示すように、シングルエミッタトランジスタ
を用いた論理回路の方がマルチエミッタを用いた論理回
路に比べて、遅延時間の向上を図ることができた。
この２種類のトランジスタを用いて試作した。その結
果、図６に示すように、シングルエミッタトランジスタ
を用いた論理回路の方がマルチエミッタを用いた論理回
路に比べて、遅延時間の向上を図ることができた。
【００２３】図７は上記の論理回路の一例である。Ｑ1
1，Ｑ12，Ｒ11，Ｑ12よりなる差動増幅器にＱ13，Ｒ13
より構成される定電流源が接続され、その出力をＱ14，
Ｑ15，Ｒ14より構成されるエミッタホロワ回路に接続
し、入出力の電圧レベルを合わせて次段の回路へと接続
される。ここで、Ｒ11，Ｒ12はそれぞれＱ11，Ｑ12のコ
レクタ負荷抵抗であり、ＩＮは入力端子、ＯＵＴは出力
端子、Ｖref は入力電圧に対する比較電圧で、回路のス
レッショルド電圧であり、Ｖcsは定電流源の電流値を決
定する電圧端子である。
1，Ｑ12，Ｒ11，Ｑ12よりなる差動増幅器にＱ13，Ｒ13
より構成される定電流源が接続され、その出力をＱ14，
Ｑ15，Ｒ14より構成されるエミッタホロワ回路に接続
し、入出力の電圧レベルを合わせて次段の回路へと接続
される。ここで、Ｒ11，Ｒ12はそれぞれＱ11，Ｑ12のコ
レクタ負荷抵抗であり、ＩＮは入力端子、ＯＵＴは出力
端子、Ｖref は入力電圧に対する比較電圧で、回路のス
レッショルド電圧であり、Ｖcsは定電流源の電流値を決
定する電圧端子である。
【００２４】なお、今回の実験で用いたシングルエミッ
タトランジスタと、マルチエミッタトランジスタのエミ
ッタ面積は、シングルエミッタトランジスタでは、０．
４×２０μｍである。また、マルチエミッタトランジス
タは、０．４×５μｍのエミッタを４本持つトランジス
タである。図３では説明を簡単にするためにマルチエミ
ッタトランジスタのエミッタの数を２本としているが、
これを４本としても基本的には何等変わりない。
タトランジスタと、マルチエミッタトランジスタのエミ
ッタ面積は、シングルエミッタトランジスタでは、０．
４×２０μｍである。また、マルチエミッタトランジス
タは、０．４×５μｍのエミッタを４本持つトランジス
タである。図３では説明を簡単にするためにマルチエミ
ッタトランジスタのエミッタの数を２本としているが、
これを４本としても基本的には何等変わりない。
【００２５】このように本実施例によれば、コレクタの
電流密度Ｊｃが２５００Ａ／ｃｍ2〜７５０００Ａ／ｃ
ｍ2 の範囲で動作させる半導体集積回路において、マル
チエミッタトランジスタを用いることにより、良好な雑
音特性を得ることができる。また、シングルエミッタト
ランジスタを用いることにより良好な利得及び遅延時間
を得ることができる。つまり、シングルエミッタトラン
ジスタとマルチエミッタトランジスタを使い分けること
により、回路に要求されるバイポーラトランジスタの雑
音特性又は利得特性を満足するトランジスタ構造を実現
することができる。
電流密度Ｊｃが２５００Ａ／ｃｍ2〜７５０００Ａ／ｃ
ｍ2 の範囲で動作させる半導体集積回路において、マル
チエミッタトランジスタを用いることにより、良好な雑
音特性を得ることができる。また、シングルエミッタト
ランジスタを用いることにより良好な利得及び遅延時間
を得ることができる。つまり、シングルエミッタトラン
ジスタとマルチエミッタトランジスタを使い分けること
により、回路に要求されるバイポーラトランジスタの雑
音特性又は利得特性を満足するトランジスタ構造を実現
することができる。
【００２６】なお、本発明は上述した実施例に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。実施例ではマルチエミッ
タのエミッタ数を４個としているが、これは２個以上で
あれば適宜変更可能である。また、トランジスタ構造は
必ずしも図２、図３に限るものではなく、仕様に応じて
適宜変更可能である。
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。実施例ではマルチエミッ
タのエミッタ数を４個としているが、これは２個以上で
あれば適宜変更可能である。また、トランジスタ構造は
必ずしも図２、図３に限るものではなく、仕様に応じて
適宜変更可能である。
【００２７】
【発明の効果】以上説明したように本発明によれば、同
じエミッタ面積のトランジスタにおいても、雑音特性を
優先したい回路にはマルチエミッタトランジスタを用
い、利得及び遅延時間を優先したい回路にはシングルエ
ミッタトランジスタを用いることにより、回路に要求さ
れるバイポーラトランジスタの雑音特性又は利得特性を
満足するトランジスタ構造を実現することができ、良好
な雑音特性又は良好な利得特性を得ることのできる半導
体装置を提供することができる。
じエミッタ面積のトランジスタにおいても、雑音特性を
優先したい回路にはマルチエミッタトランジスタを用
い、利得及び遅延時間を優先したい回路にはシングルエ
ミッタトランジスタを用いることにより、回路に要求さ
れるバイポーラトランジスタの雑音特性又は利得特性を
満足するトランジスタ構造を実現することができ、良好
な雑音特性又は良好な利得特性を得ることのできる半導
体装置を提供することができる。
【図１】シングルエミッタトランジスタとマルチエミッ
タトランジスタの雑音指数・電力利得特性を示す図。
タトランジスタの雑音指数・電力利得特性を示す図。
【図２】シングルエミッタトランジスタの素子構造と等
価回路を示す図。
価回路を示す図。
【図３】マルチエミッタトランジスタの素子構造と等価
回路を示す図。
回路を示す図。
【図４】試作した低雑音増幅器の回路構成を示す図。
【図５】試作した低雑音増幅器の雑音指数を示す図。
【図６】試作した論理回路の遅延時間を示す図。
【図７】試作した論理回路の回路構成を示す図。
１０…ｐ型Ｓｉ基板 １１…ｎ+ 型埋込みコレクタ領域 １２…ｎ型コレクタ層 １３…ベース層 １４…エミッタ層 １５…素子分離絶縁膜 Ｑ１〜Ｑ５，Ｑ11〜Ｑ15…トランジスタ Ｒ１〜Ｒ７，Ｒ11〜Ｒ14，ＲＬ…抵抗 Ｃ１〜Ｃ４，Ｃｓ…コンデンサ Ｌｓ…インダンクタ
Claims (1)
- 【請求項１】バイポーラトランジスタを用いた半導体装
置において、コレクタ電流密度が２５００Ａ／ｃｍ2 か
ら７５０００Ａ／ｃｍ2 の範囲で動作させる場合、雑音
特性を優先したい回路にはマルチエミッタトランジスタ
を用い、利得及び遅延時間を優先したい回路にはシング
ルエミッタトランジスタを用いることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6044336A JPH07254608A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6044336A JPH07254608A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254608A true JPH07254608A (ja) | 1995-10-03 |
Family
ID=12688681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6044336A Pending JPH07254608A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254608A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300669B1 (en) | 1997-09-29 | 2001-10-09 | Nec Corporation | Semiconductor integrated circuit device and method of designing same |
-
1994
- 1994-03-15 JP JP6044336A patent/JPH07254608A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300669B1 (en) | 1997-09-29 | 2001-10-09 | Nec Corporation | Semiconductor integrated circuit device and method of designing same |
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