JPH07254609A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07254609A JPH07254609A JP6043627A JP4362794A JPH07254609A JP H07254609 A JPH07254609 A JP H07254609A JP 6043627 A JP6043627 A JP 6043627A JP 4362794 A JP4362794 A JP 4362794A JP H07254609 A JPH07254609 A JP H07254609A
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- region
- silicon layer
- semiconductor device
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/311—Thin-film BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/421—Insulated-gate bipolar transistors [IGBT] on insulating layers or insulating substrates, e.g. thin-film IGBTs
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＳＯＩ基板にバイポーラトランジスタを形成し
ても、その特性の劣化を防止し得る電力用半導体装置を
提供すること。 【構成】シリコン基板１上にシリコン酸化膜２を介して
形成された厚さが６μｍ以下のＳＯＩ層としてのｎ- 型
シリコン３層と、このｎ- 型シリコン３層内に形成さ
れ、ベース領域６がエミッタ領域５で囲まれ、エミッタ
領域５がコレクタ領域７で囲まれたバイポーラトランジ
スタとを備え、ベース領域６下部のコレクタ層としての
ｎ- 型シリコン３層の厚さが１μｍ以上であることを特
徴とする。
ても、その特性の劣化を防止し得る電力用半導体装置を
提供すること。 【構成】シリコン基板１上にシリコン酸化膜２を介して
形成された厚さが６μｍ以下のＳＯＩ層としてのｎ- 型
シリコン３層と、このｎ- 型シリコン３層内に形成さ
れ、ベース領域６がエミッタ領域５で囲まれ、エミッタ
領域５がコレクタ領域７で囲まれたバイポーラトランジ
スタとを備え、ベース領域６下部のコレクタ層としての
ｎ- 型シリコン３層の厚さが１μｍ以上であることを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体装置に係
り、特に半導体素子がＳＯＩ（Semiconductor On Insul
ator）基板上に形成された半導体装置に関する。
り、特に半導体素子がＳＯＩ（Semiconductor On Insul
ator）基板上に形成された半導体装置に関する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。
【０００３】図１５は、ＳＯＩ基板を用いた従来のパワ
ーＩＣの要部を示す平面図および断面図である。図中、
１０１はシリコン基板を示しており、このシリコン基板
１０１上には、シリコン酸化膜１０２を介して、ｎ- 型
シリコン層１０３が形成されている。このｎ- 型シリコ
ン層１０３には半導体素子（図にはｎｐｎトランジス
タ、ＩＧＢＴが示されている）が形成されている。
ーＩＣの要部を示す平面図および断面図である。図中、
１０１はシリコン基板を示しており、このシリコン基板
１０１上には、シリコン酸化膜１０２を介して、ｎ- 型
シリコン層１０３が形成されている。このｎ- 型シリコ
ン層１０３には半導体素子（図にはｎｐｎトランジス
タ、ＩＧＢＴが示されている）が形成されている。
【０００４】半導体素子間の絶縁分離は、トレンチ分離
により行なわれている。すなわち、ｎ- 型シリコン層１
０３にはシリコン酸化膜１０２に達するトレンチ溝が形
成され、このトレンチ溝は絶縁物質１０８で充填されて
いる。
により行なわれている。すなわち、ｎ- 型シリコン層１
０３にはシリコン酸化膜１０２に達するトレンチ溝が形
成され、このトレンチ溝は絶縁物質１０８で充填されて
いる。
【０００５】なお、図１５において、ｎｐｎトランジス
タが形成された左側の領域はロジック部を示しており、
一方、ＩＧＢＴが形成された右側の領域は高耐圧素子部
を示している。
タが形成された左側の領域はロジック部を示しており、
一方、ＩＧＢＴが形成された右側の領域は高耐圧素子部
を示している。
【０００６】しかしながら、この種の従来のパワーＩＣ
にあっては以下のような問題があった。ｎｐｎトランジ
スタをＳＯＩ基板上に形成すると、図示の如く、コレク
タ高濃度領域１０７、ベース高濃度領域１０６、エミッ
タ領域１０５の形状は長方形となり、エミッタ領域１０
５から注入された電子はベース領域１０６の下部のｎ型
ウェル１０４を通ってコレクタ高濃度領域１０７に達す
る。
にあっては以下のような問題があった。ｎｐｎトランジ
スタをＳＯＩ基板上に形成すると、図示の如く、コレク
タ高濃度領域１０７、ベース高濃度領域１０６、エミッ
タ領域１０５の形状は長方形となり、エミッタ領域１０
５から注入された電子はベース領域１０６の下部のｎ型
ウェル１０４を通ってコレクタ高濃度領域１０７に達す
る。
【０００７】すなわち、ｎｐｎトランジスタをＳＯＩ基
板上に形成すると、電子の流れる経路が長くなる結果、
抵抗が増加したり、増幅率が低下したりするという問題
が生じる。
板上に形成すると、電子の流れる経路が長くなる結果、
抵抗が増加したり、増幅率が低下したりするという問題
が生じる。
【０００８】なお、通常のｎｐｎトランジスタの場合と
同様に、ｎ+ 埋込み層を設ければ上記の如きの抵抗の増
加は防止できるが、薄いＳＯＩ基板の場合には、ｎ+ 埋
込み層の作成が困難で、コストが上昇するという新たな
問題が生じる。
同様に、ｎ+ 埋込み層を設ければ上記の如きの抵抗の増
加は防止できるが、薄いＳＯＩ基板の場合には、ｎ+ 埋
込み層の作成が困難で、コストが上昇するという新たな
問題が生じる。
【０００９】
【発明が解決しようとする課題】上述の如く、薄いＳＯ
Ｉ基板を用いた従来の電力用半導体装置の場合、ｎｐｎ
トランジスタの電子の流れる経路が長くなるため、抵抗
が増加したり、増幅率が低下したりするという問題があ
った。
Ｉ基板を用いた従来の電力用半導体装置の場合、ｎｐｎ
トランジスタの電子の流れる経路が長くなるため、抵抗
が増加したり、増幅率が低下したりするという問題があ
った。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＳＯＩ基板にバイポー
ラトランジスタを形成しても、その特性の劣化を防止し
得る電力用半導体装置を提供することにある。
ので、その目的とするところは、ＳＯＩ基板にバイポー
ラトランジスタを形成しても、その特性の劣化を防止し
得る電力用半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電力用半導体装置（請求項１）は、絶縁
性基板上に設けられ、厚さが６μｍ以下のシリコン層
と、ベース領域が前記シリコン層の表面に選択的に形成
され、エミッタ領域が前記ベース領域の表面に選択的に
形成され、コレクタ高濃度領域が前記ベース領域を囲む
ように前記シリコン層の表面に選択的に形成されたバイ
ポーラトランジスタとを備え、前記ベース領域下部のコ
レクタ層として働く前記シリコン層の厚さを１μｍ以上
としてある。
めに、本発明の電力用半導体装置（請求項１）は、絶縁
性基板上に設けられ、厚さが６μｍ以下のシリコン層
と、ベース領域が前記シリコン層の表面に選択的に形成
され、エミッタ領域が前記ベース領域の表面に選択的に
形成され、コレクタ高濃度領域が前記ベース領域を囲む
ように前記シリコン層の表面に選択的に形成されたバイ
ポーラトランジスタとを備え、前記ベース領域下部のコ
レクタ層として働く前記シリコン層の厚さを１μｍ以上
としてある。
【００１２】ここで、上記バイポーラトランジスタはｎ
ｐｎトランジスタであることが好ましい。また、本発明
の他の電力用半導体装置（請求項２）は、絶縁性基板上
に設けられ、厚さが６μｍ以下のシリコン層と、ベース
領域が前記シリコン層の表面に選択的に形成され、エミ
ッタ領域が前記ベース領域の表面に選択的に形成され、
コレクタ高濃度領域が前記ベース領域を囲むように前記
シリコン層の表面に選択的に形成されたバイポーラトラ
ンジスタと、前記シリコン層の表面から前記絶縁性基板
に達し、前記シリコン層の電位を固定するための電位が
与えられた電位固定用拡散層とを備えてなり、前記ベー
ス領域下部のコレクタ層として働く前記シリコン層の厚
さを１μｍ以上としている。
ｐｎトランジスタであることが好ましい。また、本発明
の他の電力用半導体装置（請求項２）は、絶縁性基板上
に設けられ、厚さが６μｍ以下のシリコン層と、ベース
領域が前記シリコン層の表面に選択的に形成され、エミ
ッタ領域が前記ベース領域の表面に選択的に形成され、
コレクタ高濃度領域が前記ベース領域を囲むように前記
シリコン層の表面に選択的に形成されたバイポーラトラ
ンジスタと、前記シリコン層の表面から前記絶縁性基板
に達し、前記シリコン層の電位を固定するための電位が
与えられた電位固定用拡散層とを備えてなり、前記ベー
ス領域下部のコレクタ層として働く前記シリコン層の厚
さを１μｍ以上としている。
【００１３】ここで、上記バイポーラトランジスタはｎ
ｐｎトランジスタであることが好ましい。また、本発明
の他の電力用半導体装置（請求項３）は、絶縁性基板上
に設けられた半導体層と、エミッタ領域、高濃度のベー
ス領域が前記半導体層の表面に選択的に形成され、コレ
クタ高濃度領域が、前記エミッタ領域と前記ベース領域
との間を完全に分断しないように、且つ前記エミッタ領
域の一部を囲むように前記半導体層の表面に選択的に形
成されたバイポーラトランジスタとを備えている。ここ
で、上記バイポーラトランジスタはｐｎｐトランジスタ
であることが好ましい。
ｐｎトランジスタであることが好ましい。また、本発明
の他の電力用半導体装置（請求項３）は、絶縁性基板上
に設けられた半導体層と、エミッタ領域、高濃度のベー
ス領域が前記半導体層の表面に選択的に形成され、コレ
クタ高濃度領域が、前記エミッタ領域と前記ベース領域
との間を完全に分断しないように、且つ前記エミッタ領
域の一部を囲むように前記半導体層の表面に選択的に形
成されたバイポーラトランジスタとを備えている。ここ
で、上記バイポーラトランジスタはｐｎｐトランジスタ
であることが好ましい。
【００１４】
【作用】本発明者等の研究によれば、本発明（請求項
１，２）の構成においてシリコン層を６μｍ以下の厚さ
にすると、高温でのリーク電流を低減できることが分か
った。更に、本発明者等の研究によれば、本発明（請求
項１，２）のように、ベース領域下部のコレクタ層とし
て働くシリコン層の厚さを１μｍ以上にすると、増幅率
の低下を招かずに流せる電流を大きくできることが分か
った。また、本発明（請求項１，２）によれば、上記二
つの作用効果の他に、以下のような作用効果が得られ
る。
１，２）の構成においてシリコン層を６μｍ以下の厚さ
にすると、高温でのリーク電流を低減できることが分か
った。更に、本発明者等の研究によれば、本発明（請求
項１，２）のように、ベース領域下部のコレクタ層とし
て働くシリコン層の厚さを１μｍ以上にすると、増幅率
の低下を招かずに流せる電流を大きくできることが分か
った。また、本発明（請求項１，２）によれば、上記二
つの作用効果の他に、以下のような作用効果が得られ
る。
【００１５】すなわち、本発明（請求項１）によれば、
エミッタ領域から注入されたキャリアがベース領域の下
部を介さずにコレクタ高濃度領域に達することができる
ので、キャリアが流れる経路の抵抗を低減できるように
なる。
エミッタ領域から注入されたキャリアがベース領域の下
部を介さずにコレクタ高濃度領域に達することができる
ので、キャリアが流れる経路の抵抗を低減できるように
なる。
【００１６】また、本発明（請求項２）によれば、電位
固定用拡散層によってシリコン層の電位が固定されるの
で、シリコン層に論理回路を形成しても、シリコン層と
絶縁性基板との間に反転層が形成されることによる論理
回路の誤動作を防止できるようになる。
固定用拡散層によってシリコン層の電位が固定されるの
で、シリコン層に論理回路を形成しても、シリコン層と
絶縁性基板との間に反転層が形成されることによる論理
回路の誤動作を防止できるようになる。
【００１７】また、本発明（請求項３）によれば、エミ
ッタ領域とベース領域との間にコレクタ高濃度領域が存
在しないので、ベース領域とエミッタ領域とが空乏層に
より分離されるのを防止できるようになる。
ッタ領域とベース領域との間にコレクタ高濃度領域が存
在しないので、ベース領域とエミッタ領域とが空乏層に
より分離されるのを防止できるようになる。
【００１８】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係る薄い（ＳＯＩ
層の厚さが６μｍ以下）ＳＯＩ基板を用いた電力用半導
体装置の要部を示す平面図および断面図である。
る。図１は、本発明の第１の実施例に係る薄い（ＳＯＩ
層の厚さが６μｍ以下）ＳＯＩ基板を用いた電力用半導
体装置の要部を示す平面図および断面図である。
【００１９】図中、１はシリコン基板を示しており、こ
のシリコン基板１上にはシリコン酸化膜２が形成され、
これら１，２により絶縁性基板が形成されている。この
絶縁性基板上には厚さが６μｍ以下の薄いｎ- 型シリコ
ン層３（ＳＯＩ層）が形成されている。このｎ- 型シリ
コン層３には半導体素子（図にはｎｐｎトランジスタ、
ＩＧＢＴが示されている）が形成されている。
のシリコン基板１上にはシリコン酸化膜２が形成され、
これら１，２により絶縁性基板が形成されている。この
絶縁性基板上には厚さが６μｍ以下の薄いｎ- 型シリコ
ン層３（ＳＯＩ層）が形成されている。このｎ- 型シリ
コン層３には半導体素子（図にはｎｐｎトランジスタ、
ＩＧＢＴが示されている）が形成されている。
【００２０】図１６は、ｎ型活性層（ＳＯＩ層）の厚さ
とリーク電流との関係を示す特性図である。この図１６
から、素子温度が高いほど、ｎ型拡散層が薄い素子構造
がリーク電流が小さく、高温動作に適当であることが分
かる。特に、５０℃と常温近傍では６μｍ以下でリーク
電流が低減していることが分かる。したがって、本実施
例のように、厚さが６μｍ以下のＳＯＩ層を用いれば、
特に高温でのリーク電流を小さくできる。
とリーク電流との関係を示す特性図である。この図１６
から、素子温度が高いほど、ｎ型拡散層が薄い素子構造
がリーク電流が小さく、高温動作に適当であることが分
かる。特に、５０℃と常温近傍では６μｍ以下でリーク
電流が低減していることが分かる。したがって、本実施
例のように、厚さが６μｍ以下のＳＯＩ層を用いれば、
特に高温でのリーク電流を小さくできる。
【００２１】半導体素子間の絶縁分離は、トレンチ分離
により行なわれている。すなわち、ｎ- 型シリコン層３
にはシリコン酸化膜２に達するトレンチ溝が形成され、
このトレンチ溝は絶縁物質８で充填されている。
により行なわれている。すなわち、ｎ- 型シリコン層３
にはシリコン酸化膜２に達するトレンチ溝が形成され、
このトレンチ溝は絶縁物質８で充填されている。
【００２２】なお、図１において、ｎｐｎトランジスタ
が形成された左側の領域はロジック部を示しており、一
方、ＩＧＢＴが形成された右側の領域は高耐圧素子部を
示している。
が形成された左側の領域はロジック部を示しており、一
方、ＩＧＢＴが形成された右側の領域は高耐圧素子部を
示している。
【００２３】ＩＧＢＴは従来と同構造で、一方、ｎｐｎ
トランジスタは従来と異なり、以下のような構造になっ
ている。ｎ- 型シリコン層３内にはコレクタ層として働
くｎ型ウェル４が選択的に形成され、このｎ型ウェル４
内にはベース層として働くｐ型ウェル９が選択的に形成
されている。このｐ型ウェル９内にはｐ+ 型ベース領域
６が選択的に形成されている。
トランジスタは従来と異なり、以下のような構造になっ
ている。ｎ- 型シリコン層３内にはコレクタ層として働
くｎ型ウェル４が選択的に形成され、このｎ型ウェル４
内にはベース層として働くｐ型ウェル９が選択的に形成
されている。このｐ型ウェル９内にはｐ+ 型ベース領域
６が選択的に形成されている。
【００２４】また、ｐ型ウェル９内にはｐ+ 型ベース領
域６を囲むようにｎ+ 型エミッタ領域５が選択的に形成
されている。ここで、ｐ+ 型ベース領域６の下部のｎ-
型シリコン層３（ｎ型ウェル４）の厚さｄは、１μｍ以
上になっている。ｎ型ウェル４内にはｎ+ 型エミッタ領
域５を囲むようにコレクタ高濃度領域としてのｎ+ 型コ
レクタ領域７が選択的に形成されている。
域６を囲むようにｎ+ 型エミッタ領域５が選択的に形成
されている。ここで、ｐ+ 型ベース領域６の下部のｎ-
型シリコン層３（ｎ型ウェル４）の厚さｄは、１μｍ以
上になっている。ｎ型ウェル４内にはｎ+ 型エミッタ領
域５を囲むようにコレクタ高濃度領域としてのｎ+ 型コ
レクタ領域７が選択的に形成されている。
【００２５】このような構成のｎｐｎトランジスタによ
れば、ｎ+ 型エミッタ領域５から注入された電子はｐ+
型ベース領域６の下部を通らずにｎ+ 型コレクタ領域７
に達することができる。したがって、従来に比べて、電
子の流れる経路が短くなり、抵抗の増加を防止でき、大
きな電流を流せることができるようになる。
れば、ｎ+ 型エミッタ領域５から注入された電子はｐ+
型ベース領域６の下部を通らずにｎ+ 型コレクタ領域７
に達することができる。したがって、従来に比べて、電
子の流れる経路が短くなり、抵抗の増加を防止でき、大
きな電流を流せることができるようになる。
【００２６】更に、ｐ+ 型ベース領域６の下部のｎ- 型
シリコン層３（ｎ型ウェル４）の厚さｄが１μｍ以上に
なっているため、大きな電流を流しても増幅率Ｈfeが低
下することはない。
シリコン層３（ｎ型ウェル４）の厚さｄが１μｍ以上に
なっているため、大きな電流を流しても増幅率Ｈfeが低
下することはない。
【００２７】図２は、そのことを示す特性図であり、ｐ
+ 型ベース領域６の下部のｎ- 型シリコン層３（ｎ型ウ
ェル４）の厚さｄと、増幅率Ｈfeの低下を招かずに流せ
る最大の電流Ｉmax との関係を示している。図２から厚
さｄが１μｍよりも薄くなると、急激に最大電流Ｉmax
が低下することが分かる。
+ 型ベース領域６の下部のｎ- 型シリコン層３（ｎ型ウ
ェル４）の厚さｄと、増幅率Ｈfeの低下を招かずに流せ
る最大の電流Ｉmax との関係を示している。図２から厚
さｄが１μｍよりも薄くなると、急激に最大電流Ｉmax
が低下することが分かる。
【００２８】また、本実施例では、ｎ- 型シリコン層３
が６μｍ以下の厚さなので、２００℃の高温まで動作で
きる回路をロジック部に形成できる。また、ｎ- 型シリ
コン層３が十分に薄ければ、図７に示すように、低耐圧
素子（図にはｎｐｎトランジスタ、ＣＭＯＳが示されて
いる）間をトレンチ分離しなくても２００℃の高温まで
動作可能な回路を作成できる。また、トレンチ分離すれ
ば更に高い温度でも動作可能な回路を実現できる。
が６μｍ以下の厚さなので、２００℃の高温まで動作で
きる回路をロジック部に形成できる。また、ｎ- 型シリ
コン層３が十分に薄ければ、図７に示すように、低耐圧
素子（図にはｎｐｎトランジスタ、ＣＭＯＳが示されて
いる）間をトレンチ分離しなくても２００℃の高温まで
動作可能な回路を作成できる。また、トレンチ分離すれ
ば更に高い温度でも動作可能な回路を実現できる。
【００２９】なお、ＩＧＢＴ等の高耐圧素子を作成する
場合には、まず、高耐圧素子を形成する部分にｎ型不純
物をイオン注入し、次いで熱処理（例えば、熱拡散）に
より上記ｎ型不純物の分布が縦方向に略一様になるよう
にする。本実施例の場合、ＳＯＩ基板が６μｍ以下であ
るため、熱処理時間は熱処理温度１１００℃の場合で数
時間である。
場合には、まず、高耐圧素子を形成する部分にｎ型不純
物をイオン注入し、次いで熱処理（例えば、熱拡散）に
より上記ｎ型不純物の分布が縦方向に略一様になるよう
にする。本実施例の場合、ＳＯＩ基板が６μｍ以下であ
るため、熱処理時間は熱処理温度１１００℃の場合で数
時間である。
【００３０】ｎｐｎトランジスタやＣＭＯＳ（低耐圧素
子）の作成は、例えば、ｎｐｎトランジスタについて
は、まず、高耐圧素子よりも高濃度で略一様な不純物分
布を有するｎ型ウェル拡散層を形成する。一方、ＣＭＯ
Ｓについては、上記ｎ型ウェル拡散層の表面から浅く不
純物を拡散層して形成する。ここで、拡散層が底に達す
ると厚みのばらつき（ばらつきが生じるとＣＭＯＳのし
きい値電圧がばらつく）で表面濃度が変わるので、底に
達した以降の熱処理の時間はあまり長くならないように
する。すなわち、ＣＭＯＳを作成するためのウェル拡散
は、表面から内部に向かって不純物濃度が低くなるよう
にする。このようにすることで、ＳＯＩ基板の底部で不
純物濃度が高いことが低抵抗化のために必要な耐圧素子
と、ｎｐｎトランジスタとの特性を良好なものとするこ
とができる。
子）の作成は、例えば、ｎｐｎトランジスタについて
は、まず、高耐圧素子よりも高濃度で略一様な不純物分
布を有するｎ型ウェル拡散層を形成する。一方、ＣＭＯ
Ｓについては、上記ｎ型ウェル拡散層の表面から浅く不
純物を拡散層して形成する。ここで、拡散層が底に達す
ると厚みのばらつき（ばらつきが生じるとＣＭＯＳのし
きい値電圧がばらつく）で表面濃度が変わるので、底に
達した以降の熱処理の時間はあまり長くならないように
する。すなわち、ＣＭＯＳを作成するためのウェル拡散
は、表面から内部に向かって不純物濃度が低くなるよう
にする。このようにすることで、ＳＯＩ基板の底部で不
純物濃度が高いことが低抵抗化のために必要な耐圧素子
と、ｎｐｎトランジスタとの特性を良好なものとするこ
とができる。
【００３１】以下、本発明の他の実施例について説明す
る。なお、以下の図において、前出した図と同一符号は
同一部分または相当部分を示し、詳細な説明は省略す
る。図３は、本発明の第２の実施例に係る薄いＳＯＩ基
板を用いた電力用半導体装置の要部を示す平面図および
断面図である。
る。なお、以下の図において、前出した図と同一符号は
同一部分または相当部分を示し、詳細な説明は省略す
る。図３は、本発明の第２の実施例に係る薄いＳＯＩ基
板を用いた電力用半導体装置の要部を示す平面図および
断面図である。
【００３２】本実施例のｎｐｎトランジスタが先の実施
例のそれと異なる点は、ｐ+ 型ベース領域６が完全には
ｎ+ 型エミッタ領域５によって囲まれていないことにあ
る。このように構成されたｎｐｎトランジスタでも、電
子の流れる経路は全体としては従来よりも短くなり、先
の実施例と同様な効果が得られる。なお、本実施例で
は、ＣＭＯＳも同一ＳＯＩ基板上に形成してある。
例のそれと異なる点は、ｐ+ 型ベース領域６が完全には
ｎ+ 型エミッタ領域５によって囲まれていないことにあ
る。このように構成されたｎｐｎトランジスタでも、電
子の流れる経路は全体としては従来よりも短くなり、先
の実施例と同様な効果が得られる。なお、本実施例で
は、ＣＭＯＳも同一ＳＯＩ基板上に形成してある。
【００３３】図４は、本発明の第３の実施例に係る薄い
ＳＯＩ基板を用いた電力用半導体装置の要部を示す断面
図である。本実施例のｎｐｎトランジスタが第１の実施
例のそれと異なる点は、ｎ型ウェル４の周りに、基板電
位を固定するための基準電位Ｖr が与えられ、基板表面
からシリコン酸化膜２に達するｐ+ 型ウェル１０が形成
されていることにある。
ＳＯＩ基板を用いた電力用半導体装置の要部を示す断面
図である。本実施例のｎｐｎトランジスタが第１の実施
例のそれと異なる点は、ｎ型ウェル４の周りに、基板電
位を固定するための基準電位Ｖr が与えられ、基板表面
からシリコン酸化膜２に達するｐ+ 型ウェル１０が形成
されていることにある。
【００３４】一般に、高耐圧素子（ＩＧＢＴ）と低耐圧
素子（ｎｐｎトランジスタ、ｐ型ＭＯＳトランジスタ）
とが同一ＳＯＩ基板上に形成されていると、低耐圧素子
の電位が全体として基板電位よりも高くなるときがあ
る。
素子（ｎｐｎトランジスタ、ｐ型ＭＯＳトランジスタ）
とが同一ＳＯＩ基板上に形成されていると、低耐圧素子
の電位が全体として基板電位よりも高くなるときがあ
る。
【００３５】この場合、図４（ｂ）に示すように、ｎ-
型シリコン層３の底部にｐ型反転層１１が形成され、こ
のｐ型反転層１１とシリコン酸化膜２とシリコン基板１
とからなる寄生容量が発生する。
型シリコン層３の底部にｐ型反転層１１が形成され、こ
のｐ型反転層１１とシリコン酸化膜２とシリコン基板１
とからなる寄生容量が発生する。
【００３６】ここで、従来構造の場合、コレクタ電流の
一部が上記寄生容量を介してシリコン基板１に流れる結
果（基板電流が流れる結果）、ｐ型反転層１１（ｎ- 型
シリコン層３）の電位が変動し、これが原因してノイズ
が発生し、ロジック部の論理回路が誤動作するという問
題がある。
一部が上記寄生容量を介してシリコン基板１に流れる結
果（基板電流が流れる結果）、ｐ型反転層１１（ｎ- 型
シリコン層３）の電位が変動し、これが原因してノイズ
が発生し、ロジック部の論理回路が誤動作するという問
題がある。
【００３７】一方、本実施例の場合には、基準電位Ｖr
がｐ+ 型ウェル１０を介してｐ型反転層１１（ｎ- 型シ
リコン層３）に与えられているので、基板電流が流れて
も電位の変動は無視できる程度に抑制され、上記誤動作
の問題を解決できる。
がｐ+ 型ウェル１０を介してｐ型反転層１１（ｎ- 型シ
リコン層３）に与えられているので、基板電流が流れて
も電位の変動は無視できる程度に抑制され、上記誤動作
の問題を解決できる。
【００３８】なお、本実施例では、ｐ型ＭＯＳトランジ
スタも同一ＳＯＩ基板上に形成してあり、このｐ型ＭＯ
Ｓトランジスタにも、基準電位Ｖr が与えられたｐ+ 型
ウェル１０が設けられている。また、本実施例では、ソ
ース拡散層１３とｎ型ウェル１２とがソース電極により
短絡されている。
スタも同一ＳＯＩ基板上に形成してあり、このｐ型ＭＯ
Ｓトランジスタにも、基準電位Ｖr が与えられたｐ+ 型
ウェル１０が設けられている。また、本実施例では、ソ
ース拡散層１３とｎ型ウェル１２とがソース電極により
短絡されている。
【００３９】図５は、本発明の第４の実施例に係る薄い
ＳＯＩ基板を用いた電力用半導体装置の要部を示す平面
図である。本実施例はｐｎｐトランジスタの改良例であ
る。図中、１４はベース層として働くｎ型ウェルを示し
ており、このｎ型ウェル１４の表面にはｐ+ 型エミッタ
領域５が選択的に形成されている。また、ｎ型ウェル１
４の表面にはｐ+ 型エミッタ領域５を囲むようにｐ+ 型
コレクタ領域７が選択的に形成されている。ここで、ｐ
+ 型エミッタ領域５は完全にはｐ+ 型コレクタ領域７に
よって囲まれてはいない。すなわち、ｎ型ウェル１４の
表面に選択的に形成されたｎ+ 型ベース高濃度領域６と
ｐ+ 型エミッタ領域５との間にｐ+ 型コレクタ領域７が
存在しない領域がある。また、図中、１５，１６，１７
は、それぞれ、コレクタ電極、エミッタ電極、ベース電
極を示している。
ＳＯＩ基板を用いた電力用半導体装置の要部を示す平面
図である。本実施例はｐｎｐトランジスタの改良例であ
る。図中、１４はベース層として働くｎ型ウェルを示し
ており、このｎ型ウェル１４の表面にはｐ+ 型エミッタ
領域５が選択的に形成されている。また、ｎ型ウェル１
４の表面にはｐ+ 型エミッタ領域５を囲むようにｐ+ 型
コレクタ領域７が選択的に形成されている。ここで、ｐ
+ 型エミッタ領域５は完全にはｐ+ 型コレクタ領域７に
よって囲まれてはいない。すなわち、ｎ型ウェル１４の
表面に選択的に形成されたｎ+ 型ベース高濃度領域６と
ｐ+ 型エミッタ領域５との間にｐ+ 型コレクタ領域７が
存在しない領域がある。また、図中、１５，１６，１７
は、それぞれ、コレクタ電極、エミッタ電極、ベース電
極を示している。
【００４０】本実施例によれば、ｐ+ 型エミッタ領域５
とｎ+ 型ベース領域６との間にｐ+型コレクタ領域７が
ないので、図６に示す従来のｐｎｐトランジスタの場合
に問題となる空乏層によるｎ+ 型ベース領域６とｐ+ 型
エミッタ領域５との分離を防止できるようになる。
とｎ+ 型ベース領域６との間にｐ+型コレクタ領域７が
ないので、図６に示す従来のｐｎｐトランジスタの場合
に問題となる空乏層によるｎ+ 型ベース領域６とｐ+ 型
エミッタ領域５との分離を防止できるようになる。
【００４１】図８は、本発明の第５の実施例に係るＳＯ
Ｉ基板の形成方法を示す工程断面図である。まず、図８
（ａ）に示すように、シリコン基板２０の表面にｎ+ 型
埋込み層２５、ｐ+ 型埋込み層２６を選択的に形成す
る。この後、シリコン基板２０の表面に形成されている
自然酸化膜等の酸化膜（不図示）を除去する。
Ｉ基板の形成方法を示す工程断面図である。まず、図８
（ａ）に示すように、シリコン基板２０の表面にｎ+ 型
埋込み層２５、ｐ+ 型埋込み層２６を選択的に形成す
る。この後、シリコン基板２０の表面に形成されている
自然酸化膜等の酸化膜（不図示）を除去する。
【００４２】次に図８（ｂ）に示すように、ｎ+ 型埋込
み層２５、ｐ+ 型埋込み層２６が形成された側の表面に
ＳＩＰＯＳ層２３を形成した後、このＳＩＰＯＳ層２３
上にシリコン酸化膜２２をＣＶＤ法により形成する。こ
の後、シリコン酸化膜２２の表面を研磨して平坦化す
る。
み層２５、ｐ+ 型埋込み層２６が形成された側の表面に
ＳＩＰＯＳ層２３を形成した後、このＳＩＰＯＳ層２３
上にシリコン酸化膜２２をＣＶＤ法により形成する。こ
の後、シリコン酸化膜２２の表面を研磨して平坦化す
る。
【００４３】最後に、図８（ｃ）に示すように、シリコ
ン基板２０と別のシリコン基板２１とを直接接合した
後、シリコン基板２０を研磨してμｍ程度の厚さにす
る。図９は、本発明の第６の実施例に係る電力用半導体
装置の要部を示す断面図である。これは図８のＳＯＩ基
板を用いたものである。
ン基板２０と別のシリコン基板２１とを直接接合した
後、シリコン基板２０を研磨してμｍ程度の厚さにす
る。図９は、本発明の第６の実施例に係る電力用半導体
装置の要部を示す断面図である。これは図８のＳＯＩ基
板を用いたものである。
【００４４】図９には高耐圧素子（耐電圧５０Ｖ以上）
としてのＩＧＢＴと、低耐圧のアナログ回路を構成する
ｎｐｎトランジスタ、ｐｎｐトランジスタ、ＣＭＯＳが
示され、各半導体素子は絶縁物質２４で充填されたトレ
ンチ溝により絶縁分離されている。
としてのＩＧＢＴと、低耐圧のアナログ回路を構成する
ｎｐｎトランジスタ、ｐｎｐトランジスタ、ＣＭＯＳが
示され、各半導体素子は絶縁物質２４で充填されたトレ
ンチ溝により絶縁分離されている。
【００４５】ｎ+ 型埋込み層２５はｎ+ 型拡散層２８と
ともにｎｐｎトランジスタのコレクタを構成している。
一方、ｐ+ 型埋込み層２６はｐ+ 型拡散層３１とともに
ｐｎｐトランジスタのコレクタを構成している。なお、
図中、３６，２７は、それぞれ、ｎｐｎトランジスタの
エミッタとしてのｎ型拡散層、ベースとしてのｐ型拡散
層を示している。また、２９，３０は、それぞれ、ｐｎ
ｐトランジスタのエミッタとしてのｐ型拡散層、ベース
としてのｎ型拡散層を示している。
ともにｎｐｎトランジスタのコレクタを構成している。
一方、ｐ+ 型埋込み層２６はｐ+ 型拡散層３１とともに
ｐｎｐトランジスタのコレクタを構成している。なお、
図中、３６，２７は、それぞれ、ｎｐｎトランジスタの
エミッタとしてのｎ型拡散層、ベースとしてのｐ型拡散
層を示している。また、２９，３０は、それぞれ、ｐｎ
ｐトランジスタのエミッタとしてのｐ型拡散層、ベース
としてのｎ型拡散層を示している。
【００４６】本実施例によれば、エミッタから流れた電
流が、ｎ+ 型埋込み層２５（ｐ+ 型埋込み層２６）、ｎ
+ 型拡散層２８（ｐ+ 型拡散層３１）を通ってコレクタ
電極（不図示）に抜けるため、電流が流れる経路の抵抗
が減少し、バイポーラトランジスタの飽和電圧が改善さ
れる。これは高精度のアナログ回路を実現する上で非常
に有利である。
流が、ｎ+ 型埋込み層２５（ｐ+ 型埋込み層２６）、ｎ
+ 型拡散層２８（ｐ+ 型拡散層３１）を通ってコレクタ
電極（不図示）に抜けるため、電流が流れる経路の抵抗
が減少し、バイポーラトランジスタの飽和電圧が改善さ
れる。これは高精度のアナログ回路を実現する上で非常
に有利である。
【００４７】図１０は、本発明の第７の実施例に係る電
力用半導体装置の要部を示す断面図である。本実施例の
電力用半導体装置が第６の実施例のそれと主として異な
る点は、ＳＩＰＯＳ層２３の代わりに、ポリシリコン膜
３２を基板電位のシールド層として用いたことにある。
力用半導体装置の要部を示す断面図である。本実施例の
電力用半導体装置が第６の実施例のそれと主として異な
る点は、ＳＩＰＯＳ層２３の代わりに、ポリシリコン膜
３２を基板電位のシールド層として用いたことにある。
【００４８】図１１は、本発明の第８の実施例に係る電
力用半導体装置の要部を示す断面図である。本実施例の
電力用半導体装置が第６の実施例のそれと異なる点は、
トレンチ溝の側壁にもｎ+ 型埋込み層２５を形成し、そ
して、ｐｎｐトランジスタを横型にしたことにある。本
実施例の場合、ｐｎｐトランジスタの特性は第６の実施
例に比べて劣るが、ＳＯＩ基板のコストを下げることが
できる。
力用半導体装置の要部を示す断面図である。本実施例の
電力用半導体装置が第６の実施例のそれと異なる点は、
トレンチ溝の側壁にもｎ+ 型埋込み層２５を形成し、そ
して、ｐｎｐトランジスタを横型にしたことにある。本
実施例の場合、ｐｎｐトランジスタの特性は第６の実施
例に比べて劣るが、ＳＯＩ基板のコストを下げることが
できる。
【００４９】なお、第６、第７、第８の実施例におい
て、ＣＭＯＳのラッチアップを防止するために、ｐ型Ｍ
ＯＳトランジスタとｎ型ＭＯＳトランジスタとを別の島
に形成しても良い。
て、ＣＭＯＳのラッチアップを防止するために、ｐ型Ｍ
ＯＳトランジスタとｎ型ＭＯＳトランジスタとを別の島
に形成しても良い。
【００５０】図１２は、本発明の第９の実施例に係る電
力用半導体装置の要部を示す断面図である。本実施例の
電力用半導体装置は、第６、第７、第８の場合とは異な
り、埋込み層を用いずにバイポーラトランジスタの特性
を改善するものである。
力用半導体装置の要部を示す断面図である。本実施例の
電力用半導体装置は、第６、第７、第８の場合とは異な
り、埋込み層を用いずにバイポーラトランジスタの特性
を改善するものである。
【００５１】ｎ- 型シリコン基板２０の表面には図示の
如く浅いｎ型拡散層３３が選択的に形成され、これによ
り、基板表面で横方向に電流が流れる横型のｎｐｎトラ
ンジスタが構成されている。また、図中、３０は基板表
面上に絶縁膜（不図示）を介して形成されたポリシリコ
ン膜３４を示している。
如く浅いｎ型拡散層３３が選択的に形成され、これによ
り、基板表面で横方向に電流が流れる横型のｎｐｎトラ
ンジスタが構成されている。また、図中、３０は基板表
面上に絶縁膜（不図示）を介して形成されたポリシリコ
ン膜３４を示している。
【００５２】ｎ型拡散層３３はベースとしてのｐ型拡散
層２７の表面付近の濃度を下げるため、トランジスタの
増幅率が増加する。また、ｎ型拡散層３３はｐ型拡散層
２７とｎ+ 型拡散層２８との間の高抵抗のｎ- 型シリコ
ン基板２０の抵抗を下げ、これにより、バイポーラトラ
ンジスタの飽和電圧を下げる効果が得られる。
層２７の表面付近の濃度を下げるため、トランジスタの
増幅率が増加する。また、ｎ型拡散層３３はｐ型拡散層
２７とｎ+ 型拡散層２８との間の高抵抗のｎ- 型シリコ
ン基板２０の抵抗を下げ、これにより、バイポーラトラ
ンジスタの飽和電圧を下げる効果が得られる。
【００５３】図１３は、本発明の第１０の実施例に係る
電力用半導体装置の要部を示す断面図である。本実施例
のｎｐｎトランジスタが第８の実施例のそれと異なる点
は、ｐ型拡散層２７とｎ+ 型拡散層２８とが接触してい
ることにある。このようにｐ型拡散層２７とｎ+ 型拡散
層２８とを接触させることにより、更に飽和電圧を下げ
ることが可能となる。
電力用半導体装置の要部を示す断面図である。本実施例
のｎｐｎトランジスタが第８の実施例のそれと異なる点
は、ｐ型拡散層２７とｎ+ 型拡散層２８とが接触してい
ることにある。このようにｐ型拡散層２７とｎ+ 型拡散
層２８とを接触させることにより、更に飽和電圧を下げ
ることが可能となる。
【００５４】図１４は、本発明の第１１の実施例に係る
電力用半導体装置の要部を示す断面図である。本実施例
のｎｐｎトランジスタが第９の実施例のそれと異なる点
は、トレンチ溝の側壁にコレクタとして用いるｎ+ 型拡
散層３５を付加し、更に特性の改善を図ったことにあ
る。
電力用半導体装置の要部を示す断面図である。本実施例
のｎｐｎトランジスタが第９の実施例のそれと異なる点
は、トレンチ溝の側壁にコレクタとして用いるｎ+ 型拡
散層３５を付加し、更に特性の改善を図ったことにあ
る。
【００５５】なお、本発明は上述した実施例に限定され
るものではなく、例えば、上記実施例を種々組み合わせ
ても良い。また、上記実施例では、ＳＯＩ層としてシリ
コン層を用いたが、他の半導体層を用いても良い。
るものではなく、例えば、上記実施例を種々組み合わせ
ても良い。また、上記実施例では、ＳＯＩ層としてシリ
コン層を用いたが、他の半導体層を用いても良い。
【００５６】また、ＳＯＩ基板の絶縁膜としてシリコン
酸化膜を用いたが、他の絶縁膜を用いても良い。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
酸化膜を用いたが、他の絶縁膜を用いても良い。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
【００５７】
【発明の効果】以上詳述したように本発明（請求項１，
２）によれば、エミッタ領域から注入されたキャリアが
ベース領域の下部を介さずにコレクタ領域に達すること
ができるので、キャリアが流れる経路の抵抗を低減でき
る。また、ベース領域下部のシリコン層の厚さを１μｍ
以上にしているので、増幅率の低下を招かずに流せる電
流を大きくできる また、本発明（請求項３）によれば、エミッタ領域とベ
ース領域との間にコレクタ領域が存在しないので、ベー
ス領域とエミッタ領域とが空乏層により分離されるのを
防止できる。
２）によれば、エミッタ領域から注入されたキャリアが
ベース領域の下部を介さずにコレクタ領域に達すること
ができるので、キャリアが流れる経路の抵抗を低減でき
る。また、ベース領域下部のシリコン層の厚さを１μｍ
以上にしているので、増幅率の低下を招かずに流せる電
流を大きくできる また、本発明（請求項３）によれば、エミッタ領域とベ
ース領域との間にコレクタ領域が存在しないので、ベー
ス領域とエミッタ領域とが空乏層により分離されるのを
防止できる。
【図１】本発明の第１の実施例に係るＳＯＩ基板を用い
た電力用半導体装置の要部を示す平面図および断面図
た電力用半導体装置の要部を示す平面図および断面図
【図２】本発明の効果を示す特性図
【図３】本発明の第２の実施例に係る薄いＳＯＩ基板を
用いた電力用半導体装置の要部を示す平面図および断面
図
用いた電力用半導体装置の要部を示す平面図および断面
図
【図４】本発明の第３の実施例に係る薄いＳＯＩ基板を
用いた電力用半導体装置の要部を示す断面図
用いた電力用半導体装置の要部を示す断面図
【図５】本発明の第４の実施例に係る薄いＳＯＩ基板を
用いた電力用半導体装置の要部を示す平面図
用いた電力用半導体装置の要部を示す平面図
【図６】従来のＳＯＩ基板を用いた電力用半導体装置の
要部を示す平面図
要部を示す平面図
【図７】第１の実施例の電力用半導体装置の変形例を示
す断面図
す断面図
【図８】本発明の第５の実施例に係るＳＯＩ基板の形成
方法を示す工程断面図
方法を示す工程断面図
【図９】本発明の第６の実施例に係る電力用半導体装置
の要部を示す断面図
の要部を示す断面図
【図１０】本発明の第７の実施例に係る電力用半導体装
置の要部を示す断面図
置の要部を示す断面図
【図１１】本発明の第８の実施例に係る電力用半導体装
置の要部を示す断面図
置の要部を示す断面図
【図１２】本発明の第９の実施例に係る電力用半導体装
置の要部を示す断面図
置の要部を示す断面図
【図１３】本発明の第１０の実施例に係る電力用半導体
装置の要部を示す断面図
装置の要部を示す断面図
【図１４】本発明の第１１の実施例に係る電力用半導体
装置の要部を示す断面図
装置の要部を示す断面図
【図１５】従来のパワーＩＣの要部を示す平面図および
断面図
断面図
【図１６】ＳＯＩ層の厚さとリーク電流との関係を示す
特性図
特性図
１…シリコン基板 ２…シリコン酸化膜 ３…ｎ- 型シリコン層 ４…ｎ型ウェル ５…ｎ+ 型エミッタ領域 ６…ｐ+ 型ベース領域 ７…ｎ+ 型コレクタ領域（コレクタ高濃度領域） ８…絶縁物質 ９…ｐ型ウェル １０…ｐ+ 型ウェル（電位固定用拡散層） １１…ｐ型反転層 １２…ｎ型ウェル １３…ソース拡散層 １４…ｎ型ウェル １５…コレクタ電極 １６…エミッタ電極 １７…ベース電極 ２０…シリコン基板 ２１…シリコン基板 ２２…シリコン酸化膜 ２３…ＳＩＰＯＳ層 ２４…絶縁物質 ２５…ｎ+ 型埋込み層 ２６…ｐ+ 型埋込み層 ２７…ｐ型拡散層 ２８…ｎ+ 型拡散層 ２９…ｐ型拡散層 ３０…ｎ型拡散層 ３１…ｐ+ 型拡散層 ３２…ポリシリコン膜 ３３…浅いｎ型拡散層 ３４…ポリシリコン膜 ３５…ｎ+ 型拡散層 ３６…ｎ型拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8249 27/06 27/08 ３３１ Ｅ 27/12 Ｚ Ｈ０１Ｌ 27/06 ３２１ Ｅ
Claims (3)
- 【請求項１】絶縁性基板上に設けられ、厚さが６μｍ以
下のシリコン層と、 ベース領域が前記シリコン層の表面に選択的に形成さ
れ、エミッタ領域が前記ベース領域の表面に選択的に形
成され、コレクタ高濃度領域が前記ベース領域を囲むよ
うに前記シリコン層の表面に選択的に形成されたバイポ
ーラトランジスタとを具備してなり、 前記ベース領域下部のコレクタ層として働く前記シリコ
ン層の厚さが１μｍ以上であることを特徴とする半導体
装置。 - 【請求項２】絶縁性基板上に設けられ、厚さが６μｍ以
下のシリコン層と、 ベース領域が前記シリコン層の表面に選択的に形成さ
れ、エミッタ領域が前記ベース領域の表面に選択的に形
成され、コレクタ高濃度領域が前記ベース領域を囲むよ
うに前記シリコン層の表面に選択的に形成されたバイポ
ーラトランジスタと、 前記シリコン層の表面から前記絶縁性基板に達し、前記
シリコン層の電位を固定するための電位が与えられた電
位固定用拡散層とを具備してなり、 前記ベース領域下部のコレクタ層として働く前記シリコ
ン層の厚さが１μｍ以上であることを特徴とする半導体
装置。 - 【請求項３】絶縁性基板上に設けられた半導体層と、 エミッタ領域、高濃度のベース領域が前記半導体層の表
面に選択的に形成され、コレクタ高濃度領域が、前記エ
ミッタ領域と前記ベース領域との間を完全に分断しない
ように、且つ前記エミッタ領域の一部を囲むように前記
半導体層の表面に選択的に形成されたバイポーラトラン
ジスタとを具備してなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043627A JPH07254609A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6043627A JPH07254609A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254609A true JPH07254609A (ja) | 1995-10-03 |
Family
ID=12669100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6043627A Pending JPH07254609A (ja) | 1994-03-15 | 1994-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254609A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319590A (ja) * | 2001-04-20 | 2002-10-31 | Denso Corp | 半導体装置 |
| JP2005101134A (ja) * | 2003-09-24 | 2005-04-14 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2005101581A (ja) * | 2003-08-29 | 2005-04-14 | Fuji Electric Holdings Co Ltd | 半導体装置 |
-
1994
- 1994-03-15 JP JP6043627A patent/JPH07254609A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319590A (ja) * | 2001-04-20 | 2002-10-31 | Denso Corp | 半導体装置 |
| JP2005101581A (ja) * | 2003-08-29 | 2005-04-14 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2005101134A (ja) * | 2003-09-24 | 2005-04-14 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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