JPH07254686A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH07254686A JPH07254686A JP6103458A JP10345894A JPH07254686A JP H07254686 A JPH07254686 A JP H07254686A JP 6103458 A JP6103458 A JP 6103458A JP 10345894 A JP10345894 A JP 10345894A JP H07254686 A JPH07254686 A JP H07254686A
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- gate
- memory cell
- floating gate
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Abstract
(57)【要約】
【目的】 書き込み時にフィールドトランジスタが導通
するのを防止することができ、隣接メモリセルへの誤書
き込みを防止して信頼性の向上をはかり得るＮＡＮＤセ
ル型ＥＥＰＲＯＭを提供すること。 【構成】 半導体基板上に浮游ゲートと制御ゲートを積
層してなる書き替え可能なメモリセルを直列接続してＮ
ＡＮＤセルを形成し、これを複数個配列して構成される
ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、列方向に長い素
子領域と素子分離領域（フィールド酸化膜２）が行方向
に交互に配設され、浮游ゲート４が素子領域と交差する
形で行方向に配設され、同一メモリセルの素子分離領域
上の浮游ゲート４である一端のゲートフリンジの長さが
他端のゲートフリンジの長さと異なり、浮游ゲート４が
素子領域の行方向の中心線に対し直線非対称に配設され
ていることを特徴とする。
するのを防止することができ、隣接メモリセルへの誤書
き込みを防止して信頼性の向上をはかり得るＮＡＮＤセ
ル型ＥＥＰＲＯＭを提供すること。 【構成】 半導体基板上に浮游ゲートと制御ゲートを積
層してなる書き替え可能なメモリセルを直列接続してＮ
ＡＮＤセルを形成し、これを複数個配列して構成される
ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、列方向に長い素
子領域と素子分離領域（フィールド酸化膜２）が行方向
に交互に配設され、浮游ゲート４が素子領域と交差する
形で行方向に配設され、同一メモリセルの素子分離領域
上の浮游ゲート４である一端のゲートフリンジの長さが
他端のゲートフリンジの長さと異なり、浮游ゲート４が
素子領域の行方向の中心線に対し直線非対称に配設され
ていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、浮游ゲートと制御ゲー
トを有する電気的書き替え可能なメモリセルを用いた不
揮発性半導体記憶装置に関する。
トを有する電気的書き替え可能なメモリセルを用いた不
揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】近年、電気的書き替え可能な不揮発性半
導体記憶装置（ＥＥＰＲＯＭ）においては、集積度の向
上をはかるため、メモリセルを複数個直列接続してＮＡ
ＮＤセルを構成したＮＡＮＤセル型ＥＥＰＲＯＭが開発
されている（特開平１−１７３６５４号公報）。
導体記憶装置（ＥＥＰＲＯＭ）においては、集積度の向
上をはかるため、メモリセルを複数個直列接続してＮＡ
ＮＤセルを構成したＮＡＮＤセル型ＥＥＰＲＯＭが開発
されている（特開平１−１７３６５４号公報）。
【０００３】図１０は、この種のＥＥＰＲＯＭの３個の
ＮＡＮＤセルブロックを示す平面図である。ＮＡＮＤセ
ルブロックには、ｎ個のメモリセルＭ（Ｍ11〜Ｍ3n）が
直列接続されてＮＡＮＤセルが形成されている。ＮＡＮ
Ｄセルの一方の端子（ドレイン側）は選択トランジスタ
ＳＴ1iを介してビット線ＢＬi に接続され、他方の端子
（ソース側）は選択トランジスタＳＴ2iを介してソース
線に接続されている。また、ＣＧ（ＣＧ1 〜ＣＧn ）は
制御ゲート、ＳＧ1 ，ＳＧ2 は選択ゲートである。
ＮＡＮＤセルブロックを示す平面図である。ＮＡＮＤセ
ルブロックには、ｎ個のメモリセルＭ（Ｍ11〜Ｍ3n）が
直列接続されてＮＡＮＤセルが形成されている。ＮＡＮ
Ｄセルの一方の端子（ドレイン側）は選択トランジスタ
ＳＴ1iを介してビット線ＢＬi に接続され、他方の端子
（ソース側）は選択トランジスタＳＴ2iを介してソース
線に接続されている。また、ＣＧ（ＣＧ1 〜ＣＧn ）は
制御ゲート、ＳＧ1 ，ＳＧ2 は選択ゲートである。
【０００４】図１１は図１０の矢視Ａ−Ａ′断面図であ
り、図中の１はｎ型Ｓｉ基板、１′はｐウェル、２はフ
ィールド酸化膜（素子分離用絶縁膜）、３は第１ゲート
絶縁膜、４は浮遊ゲート、５は第２ゲート絶縁膜、６は
制御ゲート、７は層間絶縁膜、８はビット線ＢＬを示し
ている。
り、図中の１はｎ型Ｓｉ基板、１′はｐウェル、２はフ
ィールド酸化膜（素子分離用絶縁膜）、３は第１ゲート
絶縁膜、４は浮遊ゲート、５は第２ゲート絶縁膜、６は
制御ゲート、７は層間絶縁膜、８はビット線ＢＬを示し
ている。
【０００５】このような構成において、行方向に隣接す
る３個のメモリセルＭ11，Ｍ21，Ｍ31のうち、中心のＭ
21に書き込みを行う場合、隣接ビット線ＢＬ1 ，ＢＬ2
，ＢＬ3 にはそれぞれＶＭ１，０Ｖ，ＶＭ１が印加さ
れる。即ち、書き込みを行うメモリセルＭ21のビット線
ＢＬ2 には０Ｖ、書き込みを行わないメモリセルＭ11，
Ｍ13のビット線ＢＬ1 ，ＢＬ3 にはＶＭ１の中間電圧８
〜１０Ｖが印加される。そして、選択ゲートＳＧ1 ，Ｓ
Ｇ2 にはそれぞれＶＭ２，０Ｖが印加される。
る３個のメモリセルＭ11，Ｍ21，Ｍ31のうち、中心のＭ
21に書き込みを行う場合、隣接ビット線ＢＬ1 ，ＢＬ2
，ＢＬ3 にはそれぞれＶＭ１，０Ｖ，ＶＭ１が印加さ
れる。即ち、書き込みを行うメモリセルＭ21のビット線
ＢＬ2 には０Ｖ、書き込みを行わないメモリセルＭ11，
Ｍ13のビット線ＢＬ1 ，ＢＬ3 にはＶＭ１の中間電圧８
〜１０Ｖが印加される。そして、選択ゲートＳＧ1 ，Ｓ
Ｇ2 にはそれぞれＶＭ２，０Ｖが印加される。
【０００６】次に、制御ゲートＣＧ1 にＶppが印加され
て、書き込みが始まる。このとき、高電圧Ｖppは約２０
Ｖである。しかし、このとき同時に、素子分離領域に存
在するフィールドトランジスタＦＴ1 ，ＦＴ2 も導通し
てしまう問題が生じる。これは、特にプロセス等のバラ
ツキで、フィールド酸化膜厚が薄くなった時に著しくな
る不良モードである。
て、書き込みが始まる。このとき、高電圧Ｖppは約２０
Ｖである。しかし、このとき同時に、素子分離領域に存
在するフィールドトランジスタＦＴ1 ，ＦＴ2 も導通し
てしまう問題が生じる。これは、特にプロセス等のバラ
ツキで、フィールド酸化膜厚が薄くなった時に著しくな
る不良モードである。
【０００７】即ち、隣接ＮＡＮＤセル・ブロックのｎ層
であるノードＮ1 をドレイン、ノードＮ2 をソースと
し、制御ゲートＣＧ1 をゲートとするフィールドトラン
ジスタＦＴ1 や、ノードＮ3 をドレイン、ノードＮ2 を
ソースとし、制御ゲートＣＧ1をゲートとするフィール
ドトランジスタＦＴ2 が導通するのである。
であるノードＮ1 をドレイン、ノードＮ2 をソースと
し、制御ゲートＣＧ1 をゲートとするフィールドトラン
ジスタＦＴ1 や、ノードＮ3 をドレイン、ノードＮ2 を
ソースとし、制御ゲートＣＧ1をゲートとするフィール
ドトランジスタＦＴ2 が導通するのである。
【０００８】具体的には、制御ゲートＣＧ1 に２０Ｖの
高電圧が印加されると、もしメモリセルのカップリング
比Ｃ2 ／（Ｃ1 ＋Ｃ2 ）＝０．６（浮游ゲートと基板間
の結合容量Ｃ1 ，浮游ゲートと制御ゲート間の結合容量
Ｃ2 ）とすると、浮游ゲートは１２Ｖ程度になり、メモ
リセルトランジスタＭ11，Ｍ21，Ｍ31はそれぞれ導通
し、浮游ゲート直下には反転層（チャネル）が形成され
る。メモリセルＭ11とＭ31は、ビット線の電圧が１０Ｖ
程度の中間電圧であるため、反転層（チャネル）から浮
游ゲートへの電子のトンネル注入が起こらない。メモリ
セルＭ21に関してのみ、ビット線の電圧が０Ｖであるた
め、反転層（チャネル）から浮游ゲートへの電子のトン
ネル注入が起こるはずである。
高電圧が印加されると、もしメモリセルのカップリング
比Ｃ2 ／（Ｃ1 ＋Ｃ2 ）＝０．６（浮游ゲートと基板間
の結合容量Ｃ1 ，浮游ゲートと制御ゲート間の結合容量
Ｃ2 ）とすると、浮游ゲートは１２Ｖ程度になり、メモ
リセルトランジスタＭ11，Ｍ21，Ｍ31はそれぞれ導通
し、浮游ゲート直下には反転層（チャネル）が形成され
る。メモリセルＭ11とＭ31は、ビット線の電圧が１０Ｖ
程度の中間電圧であるため、反転層（チャネル）から浮
游ゲートへの電子のトンネル注入が起こらない。メモリ
セルＭ21に関してのみ、ビット線の電圧が０Ｖであるた
め、反転層（チャネル）から浮游ゲートへの電子のトン
ネル注入が起こるはずである。
【０００９】ところが、図１１に示したようにフィール
ド酸化膜２は、２つ円弧を合わせたような形をしてお
り、しかもフィールド酸化膜厚の最も厚い中心部には浮
游ゲート４が存在しないために、制御ゲート６の高電圧
２０Ｖが直接印加される構造になっている。このため、
フィールドトランジスタの最もしきい値電圧の高く、素
子分離領域の要である素子分離領域の中心部のフィール
ド酸化膜の直下にも反転層（チャネル）が形成されてし
まうのである。この結果、フィールドトランジスタＦＴ
1 ，ＴＦ2 が導通する。
ド酸化膜２は、２つ円弧を合わせたような形をしてお
り、しかもフィールド酸化膜厚の最も厚い中心部には浮
游ゲート４が存在しないために、制御ゲート６の高電圧
２０Ｖが直接印加される構造になっている。このため、
フィールドトランジスタの最もしきい値電圧の高く、素
子分離領域の要である素子分離領域の中心部のフィール
ド酸化膜の直下にも反転層（チャネル）が形成されてし
まうのである。この結果、フィールドトランジスタＦＴ
1 ，ＴＦ2 が導通する。
【００１０】フィールドトランジスタＦＴ1 ，ＴＦ2 が
導通すると、チップ内部で昇圧している中間電位ＶＭ１
が低下し、ビット線ＢＬ1 ，ＢＬ3 の電位も低下してし
まう。このため、書き込みを行わないメモリセルＭ11，
Ｍ31の浮游ゲートへも電子のトンネル注入が起こり、誤
書き込みが行われてしまう。
導通すると、チップ内部で昇圧している中間電位ＶＭ１
が低下し、ビット線ＢＬ1 ，ＢＬ3 の電位も低下してし
まう。このため、書き込みを行わないメモリセルＭ11，
Ｍ31の浮游ゲートへも電子のトンネル注入が起こり、誤
書き込みが行われてしまう。
【００１１】また、たとえ中間電位ＶＭ1 の低下が殆ど
なく、メモリセルＭ11，Ｍ31の浮游ゲートへの電子のト
ンネル注入が起こらなくても、フィールドトランジスタ
のＦＴ1 ，ＴＦ2 のドレイン領域近傍で、フィールド酸
化膜直下を伝わって流れてきた電子によって、インパク
トイオン化現象が生じ、これによって発生したホットエ
レクトロンがメモリセルＭ11，Ｍ31の浮游ゲートへ注入
され、結果的に誤書き込みが行われてしまう。
なく、メモリセルＭ11，Ｍ31の浮游ゲートへの電子のト
ンネル注入が起こらなくても、フィールドトランジスタ
のＦＴ1 ，ＴＦ2 のドレイン領域近傍で、フィールド酸
化膜直下を伝わって流れてきた電子によって、インパク
トイオン化現象が生じ、これによって発生したホットエ
レクトロンがメモリセルＭ11，Ｍ31の浮游ゲートへ注入
され、結果的に誤書き込みが行われてしまう。
【００１２】なお、フィールドトランジスタの導通を防
止する方法として、フィールド酸化膜下にイオンを注入
（フィールドインプラ）して反転防止層を形成する方法
がある。この方法では、反転防止層を確実に形成するに
はイオンのドーズ量を大きくする必要があるが、ドーズ
量が大きいとイオンのしみ出しにより、選択ゲートのし
きい値変化（バックバイアス効果），セルトランジスタ
のしきい値変化など、種々の悪影響が生じる。
止する方法として、フィールド酸化膜下にイオンを注入
（フィールドインプラ）して反転防止層を形成する方法
がある。この方法では、反転防止層を確実に形成するに
はイオンのドーズ量を大きくする必要があるが、ドーズ
量が大きいとイオンのしみ出しにより、選択ゲートのし
きい値変化（バックバイアス効果），セルトランジスタ
のしきい値変化など、種々の悪影響が生じる。
【００１３】
【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤ型ＥＥＰＲＯＭにおいては、素子分離領域の中心
部の上には、浮游ゲートがなく制御ゲートが直接配設さ
れている構造のため、書き込み時に制御ゲートに高電圧
が印加されると、フィールドトランジスタが導通してし
まい、隣接の書き込みを予定しないメモリセルに誤書き
込みが行われてしまう問題があった。
ＡＮＤ型ＥＥＰＲＯＭにおいては、素子分離領域の中心
部の上には、浮游ゲートがなく制御ゲートが直接配設さ
れている構造のため、書き込み時に制御ゲートに高電圧
が印加されると、フィールドトランジスタが導通してし
まい、隣接の書き込みを予定しないメモリセルに誤書き
込みが行われてしまう問題があった。
【００１４】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、書き込み時にフィール
ドトランジスタが導通するのを防止することができ、隣
接メモリセルへの誤書き込みを防止して信頼性の向上を
はかり得る不揮発性半導体記憶装置を提供することにあ
る。
ので、その目的とするところは、書き込み時にフィール
ドトランジスタが導通するのを防止することができ、隣
接メモリセルへの誤書き込みを防止して信頼性の向上を
はかり得る不揮発性半導体記憶装置を提供することにあ
る。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次のような構成を採用している。
に本発明では、次のような構成を採用している。
【００１６】即ち本発明は、半導体基板上に浮游ゲート
と制御ゲートを積層してなる書き替え可能なメモリセル
を複数個配列して構成される不揮発性半導体記憶装置に
おいて、列方向に長い素子領域と素子分離領域が行方向
に交互に配設され、浮游ゲートが素子領域と交差する形
で行方向に配設され、同一メモリセルの素子分離領域上
の浮游ゲートである一端のゲートフリンジの長さが他端
のゲートフリンジの長さと異なり、浮游ゲートが素子領
域の行方向の中心線に対し直線非対称に配設されている
ことを特徴とする。
と制御ゲートを積層してなる書き替え可能なメモリセル
を複数個配列して構成される不揮発性半導体記憶装置に
おいて、列方向に長い素子領域と素子分離領域が行方向
に交互に配設され、浮游ゲートが素子領域と交差する形
で行方向に配設され、同一メモリセルの素子分離領域上
の浮游ゲートである一端のゲートフリンジの長さが他端
のゲートフリンジの長さと異なり、浮游ゲートが素子領
域の行方向の中心線に対し直線非対称に配設されている
ことを特徴とする。
【００１７】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 素子領域の行方向の幅をＬ、素子分離領域の行方向
の幅をＳ、浮游ゲートの行方向の長さをＭとした時に、
一端のゲートフリンジの長さＦ１がＦ１≧Ｓ／２であ
り、他端のゲートフリンジの長さＦ２がＦ２＜Ｍ−Ｌ／
２であり、Ｍ＝Ｌ＋Ｆ１＋Ｆ２であること。 (2) 書き替え可能なメモリセルを、ビット線とセルのソ
ース線との間に複数個直列接続してＮＡＮＤ型セルを形
成し、このＮＡＮＤ型セルを複数個配列して不揮発性半
導体メモリ装置を構成すること。 (3) 素子分離領域には、基板の選択酸化によるフィール
ド酸化膜が形成されていること。
は、次のものがあげられる。 (1) 素子領域の行方向の幅をＬ、素子分離領域の行方向
の幅をＳ、浮游ゲートの行方向の長さをＭとした時に、
一端のゲートフリンジの長さＦ１がＦ１≧Ｓ／２であ
り、他端のゲートフリンジの長さＦ２がＦ２＜Ｍ−Ｌ／
２であり、Ｍ＝Ｌ＋Ｆ１＋Ｆ２であること。 (2) 書き替え可能なメモリセルを、ビット線とセルのソ
ース線との間に複数個直列接続してＮＡＮＤ型セルを形
成し、このＮＡＮＤ型セルを複数個配列して不揮発性半
導体メモリ装置を構成すること。 (3) 素子分離領域には、基板の選択酸化によるフィール
ド酸化膜が形成されていること。
【００１８】
【作用】本発明によれば、素子分離領域の中心部、具体
的にはフィールド酸化膜の最も厚い部分の上を浮游ゲー
トが覆い、制御ゲートがフィールド酸化膜の中心部の上
に直接配設されない。この結果、書き込み時に制御ゲー
トに例えば２０Ｖの高電圧Ｖppが印加されても、フィー
ルド酸化膜の中心部の上は浮游ゲートで保護されている
ため、浮游ゲートは高電圧Ｖppにメモリセルのカップリ
ング比を乗じた電圧程度しか上がらず（例えば、２０Ｖ
×０．６＝１２Ｖ）、フィールド酸化膜の中心部直下の
ｐウェルには反転層（チャネル）が形成されない。従っ
て、隣接ＮＡＮＤセル・ブロックのｎ層をソース・ドレ
インとし、制御ゲート及び浮游ゲートフリンジをゲート
とする、フィールドトランジスタは導通しない。これに
より、書き込み時における隣接メモリセルへの誤書き込
みを未然に防止することが可能となる。
的にはフィールド酸化膜の最も厚い部分の上を浮游ゲー
トが覆い、制御ゲートがフィールド酸化膜の中心部の上
に直接配設されない。この結果、書き込み時に制御ゲー
トに例えば２０Ｖの高電圧Ｖppが印加されても、フィー
ルド酸化膜の中心部の上は浮游ゲートで保護されている
ため、浮游ゲートは高電圧Ｖppにメモリセルのカップリ
ング比を乗じた電圧程度しか上がらず（例えば、２０Ｖ
×０．６＝１２Ｖ）、フィールド酸化膜の中心部直下の
ｐウェルには反転層（チャネル）が形成されない。従っ
て、隣接ＮＡＮＤセル・ブロックのｎ層をソース・ドレ
インとし、制御ゲート及び浮游ゲートフリンジをゲート
とする、フィールドトランジスタは導通しない。これに
より、書き込み時における隣接メモリセルへの誤書き込
みを未然に防止することが可能となる。
【００１９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。なおここでは、まずＮＡＮＤセル型ＥＥＰＲＯＭ
の基本構成とその動作について説明し、次に本発明に係
わる特徴点について説明する。
する。なおここでは、まずＮＡＮＤセル型ＥＥＰＲＯＭ
の基本構成とその動作について説明し、次に本発明に係
わる特徴点について説明する。
【００２０】図１はＥＥＰＲＯＭのＮＡＮＤセルの基本
構成を示す平面図であり、図２（ａ）（ｂ）はその矢視
Ａ−Ａ′，Ｂ−Ｂ′断面図である。また、図３は図１の
ＮＡＮＤセルの等価回路である。この例では、４個のメ
モリセルＭ1 〜Ｍ4 と２個の選択ＭＯＳトランジスタＳ
1 ，Ｓ2 を、そのソース，ドレイン拡散層を共用する形
で直列接続してＮＡＮＤセルを構成している。このよう
なＮＡＮＤセルがマトリックス配列されてメモリアレイ
が構成される。
構成を示す平面図であり、図２（ａ）（ｂ）はその矢視
Ａ−Ａ′，Ｂ−Ｂ′断面図である。また、図３は図１の
ＮＡＮＤセルの等価回路である。この例では、４個のメ
モリセルＭ1 〜Ｍ4 と２個の選択ＭＯＳトランジスタＳ
1 ，Ｓ2 を、そのソース，ドレイン拡散層を共用する形
で直列接続してＮＡＮＤセルを構成している。このよう
なＮＡＮＤセルがマトリックス配列されてメモリアレイ
が構成される。
【００２１】ＮＡＮＤセルのドレインは選択トランジス
タＳ1 を介してビット線ＢＬに接続される。また、ＮＡ
ＮＤセルのソースは選択トランジスタＳ2 を介して接地
線に接続される。各メモリセルの制御ゲートＣＧ1 〜Ｃ
Ｇ4 は、ビット線ＢＬと交差するワード線ＷＬに接続さ
れる。この実施例は４個のメモリセルで１つのＮＡＮＤ
セルを構成しているが、一般に２つのｎ乗（ｎ＝１，
２，…）個のメモリセルで１つのＮＡＮＤセルを構成で
きる。
タＳ1 を介してビット線ＢＬに接続される。また、ＮＡ
ＮＤセルのソースは選択トランジスタＳ2 を介して接地
線に接続される。各メモリセルの制御ゲートＣＧ1 〜Ｃ
Ｇ4 は、ビット線ＢＬと交差するワード線ＷＬに接続さ
れる。この実施例は４個のメモリセルで１つのＮＡＮＤ
セルを構成しているが、一般に２つのｎ乗（ｎ＝１，
２，…）個のメモリセルで１つのＮＡＮＤセルを構成で
きる。
【００２２】具体的なセル構造を、図２により説明す
る。ｎ型シリコン基板１上にｐウェル１′を設ける。こ
のｐウェル１′上にメモリセルを形成し、周辺回路はメ
モリセルと別のｐウェル上に設ける。ＮＡＮＤセルは、
ｐウェル１′上の素子分離絶縁膜２で囲まれた一つの領
域に、この例では４個のメモリセルとそれを挟む２つの
選択トランジスタが形成されている。
る。ｎ型シリコン基板１上にｐウェル１′を設ける。こ
のｐウェル１′上にメモリセルを形成し、周辺回路はメ
モリセルと別のｐウェル上に設ける。ＮＡＮＤセルは、
ｐウェル１′上の素子分離絶縁膜２で囲まれた一つの領
域に、この例では４個のメモリセルとそれを挟む２つの
選択トランジスタが形成されている。
【００２３】各メモリセルは、ｐウェル１′上に５〜２
０ｎｍの熱酸化膜からなる第１ゲート絶縁膜３1 を介し
て、５０〜４００ｎｍの第１層多結晶シリコン膜により
浮游ゲート４（４1 ，４2 ，４3 ，４4 ）が形成され、
この上に１５〜４０ｎｍの熱酸化膜からなる第３ゲート
絶縁膜５を介して、１００〜４００ｎｍの第２層多結晶
シリコン膜により制御ゲート６（６1 ，６2 ，６3 ，６
4 ）が形成されている。制御ゲート６は一方向に連続的
に配設されてワード線ＷＬとなる。
０ｎｍの熱酸化膜からなる第１ゲート絶縁膜３1 を介し
て、５０〜４００ｎｍの第１層多結晶シリコン膜により
浮游ゲート４（４1 ，４2 ，４3 ，４4 ）が形成され、
この上に１５〜４０ｎｍの熱酸化膜からなる第３ゲート
絶縁膜５を介して、１００〜４００ｎｍの第２層多結晶
シリコン膜により制御ゲート６（６1 ，６2 ，６3 ，６
4 ）が形成されている。制御ゲート６は一方向に連続的
に配設されてワード線ＷＬとなる。
【００２４】各メモリセルのソース，ドレイン拡散層と
なるｎ型層９は隣接するもの同士で共用する形で、４個
のメモリセルが配列接続されている。ＮＡＮＤセルの一
端のドレインは、ゲート電極４5 により構成される選択
ＭＯＳトランジスタを介してビット線８に接続され、他
端のソースはゲート電極４6 により構成されるもう一つ
の選択トランジスタを介して接地線に接続されている。
なるｎ型層９は隣接するもの同士で共用する形で、４個
のメモリセルが配列接続されている。ＮＡＮＤセルの一
端のドレインは、ゲート電極４5 により構成される選択
ＭＯＳトランジスタを介してビット線８に接続され、他
端のソースはゲート電極４6 により構成されるもう一つ
の選択トランジスタを介して接地線に接続されている。
【００２５】２つの選択トランジスタは、ｐウェル１′
上に２５〜４０ｎｍの熱酸化膜からなる第２ゲート絶縁
膜３2 を介して、第１層多結晶シリコン膜により選択ゲ
ート４（４5 ，４6 ）を形成して構成される。この上に
第３ゲート絶縁膜５を介して、選択ゲート４5 ，４6 上
に第２層多結晶シリコンよりなる配線６（６5 ，６6）
が形成される。ここで、選択ゲート４5 ，４6 と配線６
5 ，６6 とは所定間隔のスルーホールで接続され、低抵
抗化される。
上に２５〜４０ｎｍの熱酸化膜からなる第２ゲート絶縁
膜３2 を介して、第１層多結晶シリコン膜により選択ゲ
ート４（４5 ，４6 ）を形成して構成される。この上に
第３ゲート絶縁膜５を介して、選択ゲート４5 ，４6 上
に第２層多結晶シリコンよりなる配線６（６5 ，６6）
が形成される。ここで、選択ゲート４5 ，４6 と配線６
5 ，６6 とは所定間隔のスルーホールで接続され、低抵
抗化される。
【００２６】ここで、各メモリセルの浮游ゲート４1 〜
４4 ，制御ゲート６1 〜６4 ，選択ゲート４5 ，４6 ，
選択ゲート上の低抵抗配線６5 ，６6 はそれぞれ、チャ
ンネル長方向については同一エッチング・マスクを用い
て同時にパターニングしてエッジを揃えている。ソー
ス，ドレイン拡散層となるｎ型層９は、これらの制御ゲ
ート６1 〜６4 及び選択ゲート上の多結晶配線６5 ，６
6 をマスクとして、ヒ素又は燐のイオン注入にて形成さ
れる。
４4 ，制御ゲート６1 〜６4 ，選択ゲート４5 ，４6 ，
選択ゲート上の低抵抗配線６5 ，６6 はそれぞれ、チャ
ンネル長方向については同一エッチング・マスクを用い
て同時にパターニングしてエッジを揃えている。ソー
ス，ドレイン拡散層となるｎ型層９は、これらの制御ゲ
ート６1 〜６4 及び選択ゲート上の多結晶配線６5 ，６
6 をマスクとして、ヒ素又は燐のイオン注入にて形成さ
れる。
【００２７】このような構成において、各メモリセルで
の浮游ゲート４と基板１間の結合容量Ｃ1 は、浮游ゲー
ト４と制御ゲート６間の結合容量Ｃ2 に比べて小さく設
定されている。これを具体的なセル・パラメータ例を上
げて説明すれば、パターン寸法は１μｍルールに従っ
て、浮游ゲート及び制御ゲート共に幅が１μｍであり、
浮游ゲート４はフィールド領域上に両側１μｍずつ延在
させている。また、第１ゲート絶縁膜３に例えば２０ｎ
ｍの熱酸化膜、第２ゲート絶縁膜５は３５ｎｍの熱酸化
膜である。熱酸化膜の誘電率をεとすると、 Ｃ1 ＝ε／０．０２ であり、 Ｃ2 ＝３ε／０．０３５ である。即ち、Ｃ1 ＜Ｃ2 となっている。
の浮游ゲート４と基板１間の結合容量Ｃ1 は、浮游ゲー
ト４と制御ゲート６間の結合容量Ｃ2 に比べて小さく設
定されている。これを具体的なセル・パラメータ例を上
げて説明すれば、パターン寸法は１μｍルールに従っ
て、浮游ゲート及び制御ゲート共に幅が１μｍであり、
浮游ゲート４はフィールド領域上に両側１μｍずつ延在
させている。また、第１ゲート絶縁膜３に例えば２０ｎ
ｍの熱酸化膜、第２ゲート絶縁膜５は３５ｎｍの熱酸化
膜である。熱酸化膜の誘電率をεとすると、 Ｃ1 ＝ε／０．０２ であり、 Ｃ2 ＝３ε／０．０３５ である。即ち、Ｃ1 ＜Ｃ2 となっている。
【００２８】図４に、このＮＡＮＤセルでの書き込み消
去及び読み出しの動作を説明するための回路図を示し、
下記の（表１）に各ゲートの電位関係を示す。
去及び読み出しの動作を説明するための回路図を示し、
下記の（表１）に各ゲートの電位関係を示す。
【００２９】
【表１】 まず、ＮＡＮＤセルを構成するメモリセルを一括して消
去する。そのためにこの例では、ＮＡＮＤセル内の全て
のメモリセルの制御ゲートＣＧ1 〜ＣＧ4 を０Ｖとし、
選択ＭＯＳトランジスタＳ1 とＳ2 のゲートＳＧ1 とＳ
Ｇ2 及び、ｎ型基板１とメモリセルを囲むｐウェル１′
を“Ｈ”レベル（例えば昇圧電位Ｖpp′＝18Ｖ）とし、
ビット線ＢＬ1 ，ＢＬ2 も同じＶpp電位とする。これに
より全メモリセルの制御ゲートとｐウェル１′間に電界
がかかり、浮游ゲート４からｐウェル１′にトンネル効
果により電子が放出される。全メモリセルＭ1 〜Ｍ3 は
これによりしきい値が負（−１〜５Ｖ）の方向に移動
し、“０”状態となる。こうして、ＮＡＮＤセルの一括
消去が行われる。
去する。そのためにこの例では、ＮＡＮＤセル内の全て
のメモリセルの制御ゲートＣＧ1 〜ＣＧ4 を０Ｖとし、
選択ＭＯＳトランジスタＳ1 とＳ2 のゲートＳＧ1 とＳ
Ｇ2 及び、ｎ型基板１とメモリセルを囲むｐウェル１′
を“Ｈ”レベル（例えば昇圧電位Ｖpp′＝18Ｖ）とし、
ビット線ＢＬ1 ，ＢＬ2 も同じＶpp電位とする。これに
より全メモリセルの制御ゲートとｐウェル１′間に電界
がかかり、浮游ゲート４からｐウェル１′にトンネル効
果により電子が放出される。全メモリセルＭ1 〜Ｍ3 は
これによりしきい値が負（−１〜５Ｖ）の方向に移動
し、“０”状態となる。こうして、ＮＡＮＤセルの一括
消去が行われる。
【００３０】次に、ＮＡＮＤセルへのデータ書き込みを
行う。データ書き込みは、ソース側のメモリセルＭ4 か
ら順に行う。まず、ビット線ＢＬ1 側にあるメモリセル
Ｍ4（図４のセルＡ）のみを選択的に書き込む場合、前
記（表１）に示すようにビット線ＢＬ1 側の選択トラン
ジスタＳ1 のゲートＳＧ1 を 1/2Ｖpp（10Ｖ）に、ソー
ス線側の選択トランジスタＳ2 のゲートＳＧ2 を０Ｖ
に、制御ゲートＣＧ4 を“Ｈ”レベル（例えば昇圧電位
Ｖpp＝12〜20Ｖ）に、そして他の制御ゲートＣＧ1 〜Ｃ
Ｇ3 を０Ｖと“Ｈ”レベルの中間電位（例えば 1/2Ｖp
p) とする。
行う。データ書き込みは、ソース側のメモリセルＭ4 か
ら順に行う。まず、ビット線ＢＬ1 側にあるメモリセル
Ｍ4（図４のセルＡ）のみを選択的に書き込む場合、前
記（表１）に示すようにビット線ＢＬ1 側の選択トラン
ジスタＳ1 のゲートＳＧ1 を 1/2Ｖpp（10Ｖ）に、ソー
ス線側の選択トランジスタＳ2 のゲートＳＧ2 を０Ｖ
に、制御ゲートＣＧ4 を“Ｈ”レベル（例えば昇圧電位
Ｖpp＝12〜20Ｖ）に、そして他の制御ゲートＣＧ1 〜Ｃ
Ｇ3 を０Ｖと“Ｈ”レベルの中間電位（例えば 1/2Ｖp
p) とする。
【００３１】このとき、ビット線ＢＬ1 を０Ｖに、ビッ
ト線ＢＬ2 を中間電位（例えば 1/2Ｖpp) とする。これ
により、メモリセルＡの制御ゲートとｎ型拡散層９及び
ｐウェル１′間に高電界がかかる。この結果、ｐウェル
１′及びｎ型拡散層９より浮游ゲートに電子がトンネル
効果により注入され、しきい値が正の方向に移動してし
きい値が０Ｖ以上の状態“１”になる。このとき、選択
されていないメモリセルのしきい値は変わらない。
ト線ＢＬ2 を中間電位（例えば 1/2Ｖpp) とする。これ
により、メモリセルＡの制御ゲートとｎ型拡散層９及び
ｐウェル１′間に高電界がかかる。この結果、ｐウェル
１′及びｎ型拡散層９より浮游ゲートに電子がトンネル
効果により注入され、しきい値が正の方向に移動してし
きい値が０Ｖ以上の状態“１”になる。このとき、選択
されていないメモリセルのしきい値は変わらない。
【００３２】ビット線ＢＬ1 側にあるメモリセルＭ1 〜
Ｍ3 は制御ゲートがＶpp／２でｎ型拡散層９及びチャン
ネル部が０Ｖなので書き込みモードになるが電界が弱
く、浮游ゲートに電子が注入されずメモリセルのしきい
値は変わらず、“０”状態であり続ける。また、“０”
書き込み又は非選択とされたビット線ＢＬ2 側では、メ
モリセルＭ1 〜Ｍ3 は制御ゲートＣＧ1 〜ＣＧ3 が中間
電位Ｖpp／２で、各メモリセルのソース・ドレイン及び
チャンネル部の電位も同じくＶpp／２なので、浮游ゲー
トと拡散層９及びチャンネル部間の電界は殆どなく、浮
游ゲートから電子に注入，放出は起こらない。よってメ
モリセルのしきい値は変わらず、“０”状態であり続け
る。また、ビット線ＢＬ2 側にあるメモリセルＭ4 は制
御ゲートＣＧ4 は“Ｈ”レベル（Ｖpp）であるが、ソー
スとドレイン及びチャンネル部の電位はＶpp／２となっ
ており書き込みモードになるが電界は弱く、浮游ゲート
に電子が注入されずメモリセルのしきい値は変わらず、
“０”状態であり続ける。
Ｍ3 は制御ゲートがＶpp／２でｎ型拡散層９及びチャン
ネル部が０Ｖなので書き込みモードになるが電界が弱
く、浮游ゲートに電子が注入されずメモリセルのしきい
値は変わらず、“０”状態であり続ける。また、“０”
書き込み又は非選択とされたビット線ＢＬ2 側では、メ
モリセルＭ1 〜Ｍ3 は制御ゲートＣＧ1 〜ＣＧ3 が中間
電位Ｖpp／２で、各メモリセルのソース・ドレイン及び
チャンネル部の電位も同じくＶpp／２なので、浮游ゲー
トと拡散層９及びチャンネル部間の電界は殆どなく、浮
游ゲートから電子に注入，放出は起こらない。よってメ
モリセルのしきい値は変わらず、“０”状態であり続け
る。また、ビット線ＢＬ2 側にあるメモリセルＭ4 は制
御ゲートＣＧ4 は“Ｈ”レベル（Ｖpp）であるが、ソー
スとドレイン及びチャンネル部の電位はＶpp／２となっ
ており書き込みモードになるが電界は弱く、浮游ゲート
に電子が注入されずメモリセルのしきい値は変わらず、
“０”状態であり続ける。
【００３３】以上のようにしてセルＡにのみ選択的に書
き込みが行われる。次に、ＮＡＮＤアレイの１つ上段の
メモリセルＭ3 の書き込みに移る。このとき、メモリセ
ルＭ3 を“Ｈ”レベル（Ｖpp) に上げ、メモリセルＭ1
，Ｍ2 ，Ｍ4 の制御ゲートＣＧ1 ，ＣＧ2 ，ＣＧ4 を
中間電位Ｖpp／２に、選択されたメモリセル側のビット
線を０Ｖに、他のビット線は中間電位Ｖpp／２にする。
２つの選択ゲートＳ1 ，Ｓ2 のゲート電位はメモリセル
Ｍ4 の選択書き込み時と変らない。すると、メモリセル
Ｍ4 の書き込みと同様に選択的に１つ上段のメモリセル
Ｍ3 の書き込みができる。以下同様に、メモリセルＭ2
，Ｍ1 に順次書き込みを行う。
き込みが行われる。次に、ＮＡＮＤアレイの１つ上段の
メモリセルＭ3 の書き込みに移る。このとき、メモリセ
ルＭ3 を“Ｈ”レベル（Ｖpp) に上げ、メモリセルＭ1
，Ｍ2 ，Ｍ4 の制御ゲートＣＧ1 ，ＣＧ2 ，ＣＧ4 を
中間電位Ｖpp／２に、選択されたメモリセル側のビット
線を０Ｖに、他のビット線は中間電位Ｖpp／２にする。
２つの選択ゲートＳ1 ，Ｓ2 のゲート電位はメモリセル
Ｍ4 の選択書き込み時と変らない。すると、メモリセル
Ｍ4 の書き込みと同様に選択的に１つ上段のメモリセル
Ｍ3 の書き込みができる。以下同様に、メモリセルＭ2
，Ｍ1 に順次書き込みを行う。
【００３４】以上の書き込み時には“Ｈ”レベル（Ｖp
p）と中間電位（Ｖpp／２）を制御ゲート及びビット線
に印加するが、“Ｈ”レベルと中間電位より流れる電流
はトンネル電流と、拡散層９とｐウェル１′間の接合リ
ークのみなので１０μＡ以下である。また、一括消去時
には、ｎ型基板１とメモリセルを囲むｐウェル１′を
“Ｈ”レベル（Ｖpp’）に上げるが、“Ｈ”レベルより
流れる電流はトンネル電流と０Ｖである周辺回路を囲む
ｐウェルとｎ型基板１の間の接合リークのみなので１０
μＡ以下である。
p）と中間電位（Ｖpp／２）を制御ゲート及びビット線
に印加するが、“Ｈ”レベルと中間電位より流れる電流
はトンネル電流と、拡散層９とｐウェル１′間の接合リ
ークのみなので１０μＡ以下である。また、一括消去時
には、ｎ型基板１とメモリセルを囲むｐウェル１′を
“Ｈ”レベル（Ｖpp’）に上げるが、“Ｈ”レベルより
流れる電流はトンネル電流と０Ｖである周辺回路を囲む
ｐウェルとｎ型基板１の間の接合リークのみなので１０
μＡ以下である。
【００３５】よって、書き込みと消去時の高電圧はＩＣ
に外部より与えれる５Ｖ程度の低い電圧からも昇圧回路
により作ることができる。さらに、選択書き込み時に高
電圧より流れる電流が微少なため一つの制御ゲートにつ
ながるメモリセルは一度に全部書き込みが可能である。
つまり、ページ・モードでの書き込みができ、その分だ
け高速書き込みができる。
に外部より与えれる５Ｖ程度の低い電圧からも昇圧回路
により作ることができる。さらに、選択書き込み時に高
電圧より流れる電流が微少なため一つの制御ゲートにつ
ながるメモリセルは一度に全部書き込みが可能である。
つまり、ページ・モードでの書き込みができ、その分だ
け高速書き込みができる。
【００３６】また、上記した書き込み，消去法では、ト
ンネル電子が流れている時にメモリセルのドレイン部と
ｐウェル間のサーフェイス・破壊を起こさずデータ書き
替え回数及びデータ保持の信頼性が向上する。さらに、
書き込み時に選択ゲートのゲート電極ＳＧ1 には高々１
０Ｖ程度の電圧しかかからないので、素子分離が容易で
素子分離幅を従来のホットエレクトロン注入型のＥＥＰ
ＲＯＭと同程度に縮小できる。
ンネル電子が流れている時にメモリセルのドレイン部と
ｐウェル間のサーフェイス・破壊を起こさずデータ書き
替え回数及びデータ保持の信頼性が向上する。さらに、
書き込み時に選択ゲートのゲート電極ＳＧ1 には高々１
０Ｖ程度の電圧しかかからないので、素子分離が容易で
素子分離幅を従来のホットエレクトロン注入型のＥＥＰ
ＲＯＭと同程度に縮小できる。
【００３７】読み出し動作は、例えばセルＡのデータを
読み出す場合について説明すると、２つの選択トランジ
スタのゲートＳＧ1 とＳＧ2 をＶcc（５Ｖ）にしトラン
ジスタをオンとし、非選択のメモリセルの制御ゲートＣ
Ｇ1 ，ＣＧ2 及びＣＧ3 には書き込み状態にあるメモリ
セルがオンする程度の“Ｈ”レベル（例えば５Ｖ）電位
を与え、選択メモリセルＡの制御ゲートＣＧ4 を“Ｌ”
レベル（例えば０Ｖ）とする。
読み出す場合について説明すると、２つの選択トランジ
スタのゲートＳＧ1 とＳＧ2 をＶcc（５Ｖ）にしトラン
ジスタをオンとし、非選択のメモリセルの制御ゲートＣ
Ｇ1 ，ＣＧ2 及びＣＧ3 には書き込み状態にあるメモリ
セルがオンする程度の“Ｈ”レベル（例えば５Ｖ）電位
を与え、選択メモリセルＡの制御ゲートＣＧ4 を“Ｌ”
レベル（例えば０Ｖ）とする。
【００３８】そして、選択メモリセルＡにつながるビッ
ト線ＢＬ1 を“Ｈ”レベル（１〜５Ｖ程度）に他のビッ
ト線は０Ｖに、そしてソース線は０Ｖにする。これによ
り、ビット線ＢＬ1 に電流が流れるか否かにより、メモ
リセルＡの“０”，“１”の判定ができる。
ト線ＢＬ1 を“Ｈ”レベル（１〜５Ｖ程度）に他のビッ
ト線は０Ｖに、そしてソース線は０Ｖにする。これによ
り、ビット線ＢＬ1 に電流が流れるか否かにより、メモ
リセルＡの“０”，“１”の判定ができる。
【００３９】以上において、ＥＥＰＲＯＭを構成するＮ
ＡＮＤセルの基本構成と動作を説明した。次に、本発明
の特徴点について説明する。
ＡＮＤセルの基本構成と動作を説明した。次に、本発明
の特徴点について説明する。
【００４０】図５は、本発明の一実施例に係わるＥＥＰ
ＲＯＭの平面図で、特に３個のＮＡＮＤセル・ブロック
を示している。図６，７は、その矢視Ａ−Ａ′，Ｂ−
Ｂ′方向断面図である。また、図８はその３個のＮＡＮ
Ｄセル・ブロックの等価回路である。
ＲＯＭの平面図で、特に３個のＮＡＮＤセル・ブロック
を示している。図６，７は、その矢視Ａ−Ａ′，Ｂ−
Ｂ′方向断面図である。また、図８はその３個のＮＡＮ
Ｄセル・ブロックの等価回路である。
【００４１】基本的な構成は図１０及び図１１に示した
ＥＥＰＲＯＭと同様であるが、本実施例の特徴とする点
は、浮遊ゲートの配置が上記とは異なっていることであ
る。即ち、浮游ゲートは素子領域と交差する形で行方向
に配設され、同一メモリセルの素子分離領域上の浮游ゲ
ートである一端のゲートフリンジの長さが他端のゲート
フリンジの長さと異なり、浮游ゲートが素子領域の行方
向の中心線に対し直線非対称に配設されている。図６で
は、浮遊ゲートのフィールド酸化膜２の上に延在する部
分が、左側で長く右側で短くなっており、浮遊ゲートが
フィールド酸化膜２の中央部上も覆っている。
ＥＥＰＲＯＭと同様であるが、本実施例の特徴とする点
は、浮遊ゲートの配置が上記とは異なっていることであ
る。即ち、浮游ゲートは素子領域と交差する形で行方向
に配設され、同一メモリセルの素子分離領域上の浮游ゲ
ートである一端のゲートフリンジの長さが他端のゲート
フリンジの長さと異なり、浮游ゲートが素子領域の行方
向の中心線に対し直線非対称に配設されている。図６で
は、浮遊ゲートのフィールド酸化膜２の上に延在する部
分が、左側で長く右側で短くなっており、浮遊ゲートが
フィールド酸化膜２の中央部上も覆っている。
【００４２】このような構成において、行方向に隣接す
る３個のメモリセルＭ11，Ｍ21，Ｍ31のうち、中心のＭ
21に書き込みを行う場合、下記の（表２）に示したよう
に隣接ビット線ＢＬ1 ，ＢＬ2 ，ＢＬ3 にはそれぞれＶ
Ｍ１，０Ｖ，ＶＭ１が印加される。
る３個のメモリセルＭ11，Ｍ21，Ｍ31のうち、中心のＭ
21に書き込みを行う場合、下記の（表２）に示したよう
に隣接ビット線ＢＬ1 ，ＢＬ2 ，ＢＬ3 にはそれぞれＶ
Ｍ１，０Ｖ，ＶＭ１が印加される。
【００４３】
【表２】 即ち、書き込みを行うメモリセルＭ21のビット線ＢＬ2
には０Ｖ，書き込みを行わないメモリセルＭ11，Ｍ31の
ビット線ＢＬ1 ，ＢＬ3 にはＶＭ１の中間電圧８〜１０
Ｖが印加される。そして、選択ゲートＳＧ１，ＳＧ２に
はそれぞれＶＭ２，０Ｖが印加される。このとき、中間
電圧のＶＭ２は選択ゲートＳＴ11，ＳＴ12，ＳＴ13のし
きい値電圧Ｖth降下分を考慮して、ＶM2〜ＶM1＋Ｖthの
ように、ＶM2をＶM1よりも若干高くしてもよい。
には０Ｖ，書き込みを行わないメモリセルＭ11，Ｍ31の
ビット線ＢＬ1 ，ＢＬ3 にはＶＭ１の中間電圧８〜１０
Ｖが印加される。そして、選択ゲートＳＧ１，ＳＧ２に
はそれぞれＶＭ２，０Ｖが印加される。このとき、中間
電圧のＶＭ２は選択ゲートＳＴ11，ＳＴ12，ＳＴ13のし
きい値電圧Ｖth降下分を考慮して、ＶM2〜ＶM1＋Ｖthの
ように、ＶM2をＶM1よりも若干高くしてもよい。
【００４４】次に、制御ゲートＣＧ1 にＶppが印加さ
れ、書き込みが始まる。このとき、高電圧Ｖppは約２０
Ｖである。
れ、書き込みが始まる。このとき、高電圧Ｖppは約２０
Ｖである。
【００４５】ここで、図５に斜線で示した浮游ゲート
は、素子領域の列方向の中心線に対して、直線非対称に
配設させ、素子分離領域上の浮游ゲートのゲートフリン
ジの長さを行方向で左右非対称にさせる構造をとってい
る。従って、素子分離領域の中心部、フィールド酸化膜
の最も厚い部分の上を浮游ゲートが覆い、制御ゲートが
フィールド酸化膜の中心部の上に直接配設されない。
は、素子領域の列方向の中心線に対して、直線非対称に
配設させ、素子分離領域上の浮游ゲートのゲートフリン
ジの長さを行方向で左右非対称にさせる構造をとってい
る。従って、素子分離領域の中心部、フィールド酸化膜
の最も厚い部分の上を浮游ゲートが覆い、制御ゲートが
フィールド酸化膜の中心部の上に直接配設されない。
【００４６】また、たとえ浮游ゲートのゲートフリンジ
が素子分離領域の列方向の中心線に達しなくても、浮游
ゲートと制御ゲートとの間の酸化膜（ＯＮＯ膜）の膜厚
分もあり、制御ゲートがフィールド酸化膜の中心部の上
に直接配設されない。また、マスクの合わせずれ等でた
とえ制御ゲートがフィールド酸化膜の中心部の上に配設
されても、制御ゲートがフィールド酸化膜の中心部の上
を完全に覆う形で配設されない限り、フィールド酸化膜
の中心部での電界集中は起こらない。従って、フィール
ドトランジスタＦＴ1 ，ＴＦ2 は導通しない。
が素子分離領域の列方向の中心線に達しなくても、浮游
ゲートと制御ゲートとの間の酸化膜（ＯＮＯ膜）の膜厚
分もあり、制御ゲートがフィールド酸化膜の中心部の上
に直接配設されない。また、マスクの合わせずれ等でた
とえ制御ゲートがフィールド酸化膜の中心部の上に配設
されても、制御ゲートがフィールド酸化膜の中心部の上
を完全に覆う形で配設されない限り、フィールド酸化膜
の中心部での電界集中は起こらない。従って、フィール
ドトランジスタＦＴ1 ，ＴＦ2 は導通しない。
【００４７】これを図９を用いて、さらに具体的に説明
する。図９（ａ）は従来のフィールドトランジスタ部断
面図である。図９（ｂ）は実施例におけるフィールドト
ランジスタ部断面図である。
する。図９（ａ）は従来のフィールドトランジスタ部断
面図である。図９（ｂ）は実施例におけるフィールドト
ランジスタ部断面図である。
【００４８】従来はフィールド酸化膜中央部のフィール
ドトランジスタのしきい値電圧は、中央部の酸化膜厚ｄ
１で決まっていたが、本実施例では、隣接浮游ゲートの
スリット部がフィールド酸化膜の中央から右か左にシフ
トさせることにより、高電圧が印加される制御ゲートか
らフィールド酸化膜の中央部までの距離がｄ２と長くな
る。この結果、フィールド酸化膜中央部直下のｐウェル
には反転層が形成されずにフィールドトランジスタは導
通しない。
ドトランジスタのしきい値電圧は、中央部の酸化膜厚ｄ
１で決まっていたが、本実施例では、隣接浮游ゲートの
スリット部がフィールド酸化膜の中央から右か左にシフ
トさせることにより、高電圧が印加される制御ゲートか
らフィールド酸化膜の中央部までの距離がｄ２と長くな
る。この結果、フィールド酸化膜中央部直下のｐウェル
には反転層が形成されずにフィールドトランジスタは導
通しない。
【００４９】また本実施例は、フィールド酸化膜下にｐ
ウェルの場合にボロンをイオン注入するフィールドスル
ーインプラ（ＦＴＩ）技術して反転防止層を形成する技
術と併用した場合にも有効である。この場合、ＦＩＴと
の相乗効果により、フィールドトランジスタの導通をよ
り確実に防止することが可能となる。このとき、ＦＩＴ
単独の場合に比較すると、イオンのドーズ量をさほど多
くしなくてもよいので、イオンのしみ出しによる悪影響
を招くこともない。
ウェルの場合にボロンをイオン注入するフィールドスル
ーインプラ（ＦＴＩ）技術して反転防止層を形成する技
術と併用した場合にも有効である。この場合、ＦＩＴと
の相乗効果により、フィールドトランジスタの導通をよ
り確実に防止することが可能となる。このとき、ＦＩＴ
単独の場合に比較すると、イオンのドーズ量をさほど多
くしなくてもよいので、イオンのしみ出しによる悪影響
を招くこともない。
【００５０】このように本実施例によれば、浮遊ゲート
パターンの改良により、素子分離領域の中心部であるフ
ィールド酸化膜の最も厚い部分の上に制御ゲートが直接
配設されないようにしているので、書き込み時に制御ゲ
ートに２０Ｖの高電圧Ｖppが印加されても、フィールド
酸化膜の中心部直下のｐウェルに反転層（チャネル）が
形成されるのを未然に防止できる。従って、書き込み時
にフィールドトランジスタが導通するのを防止すること
ができ、隣接メモリセルへの誤書き込みを防止して信頼
性の向上をはかり得る。
パターンの改良により、素子分離領域の中心部であるフ
ィールド酸化膜の最も厚い部分の上に制御ゲートが直接
配設されないようにしているので、書き込み時に制御ゲ
ートに２０Ｖの高電圧Ｖppが印加されても、フィールド
酸化膜の中心部直下のｐウェルに反転層（チャネル）が
形成されるのを未然に防止できる。従って、書き込み時
にフィールドトランジスタが導通するのを防止すること
ができ、隣接メモリセルへの誤書き込みを防止して信頼
性の向上をはかり得る。
【００５１】また、プロセス上、マスクの合わせズレ等
が起こった場合でも、隣接浮游ゲート間のスリット部が
フィールド酸化膜の中心部から、左右どちらかにズレた
ところに配設される構造をとっているため、隣接浮游ゲ
ート間のスリット部がフィールド酸化膜の中心部上にあ
る場合に較べて、プロセス歩留まりが大幅に向上し、生
産コスト、価格を大幅に低下することができる。
が起こった場合でも、隣接浮游ゲート間のスリット部が
フィールド酸化膜の中心部から、左右どちらかにズレた
ところに配設される構造をとっているため、隣接浮游ゲ
ート間のスリット部がフィールド酸化膜の中心部上にあ
る場合に較べて、プロセス歩留まりが大幅に向上し、生
産コスト、価格を大幅に低下することができる。
【００５２】なお、本発明は上述した実施例に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。
【００５３】
【発明の効果】以上詳述したように本発明によれば、浮
遊ゲートを素子領域の行方向の中心線に対し直線非対称
に配設することにより、素子分離領域の中心部に制御ゲ
ートの電位が直接加わるのを防止することができ、書き
込み時にフィールドトランジスタが導通し、隣接メモリ
セルへの誤書き込みが起こらず、信頼性の高いＥＥＰＲ
ＯＭを実現することが可能となる。
遊ゲートを素子領域の行方向の中心線に対し直線非対称
に配設することにより、素子分離領域の中心部に制御ゲ
ートの電位が直接加わるのを防止することができ、書き
込み時にフィールドトランジスタが導通し、隣接メモリ
セルへの誤書き込みが起こらず、信頼性の高いＥＥＰＲ
ＯＭを実現することが可能となる。
【図１】ＥＥＰＲＯＭのＮＡＮＤセルの基本構成を示す
平面図。
平面図。
【図２】図１の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図３】図１のＮＡＮＤセルの等価回路図。
【図４】図１のＮＡＮＤセルの動作を説明するための回
路図。
路図。
【図５】本発明の一実施例に係わるＮＡＮＤセル型ＥＥ
ＰＲＯＭの構成を示す平面図。
ＰＲＯＭの構成を示す平面図。
【図６】図５の矢視Ａ−Ａ′断面図。
【図７】図５の矢視Ｂ−Ｂ′断面図。
【図８】図５の３個のＮＡＮＤセル・ブロックの等価回
路図。
路図。
【図９】実施例と従来例のフィールドトランジスタ部を
比較して示す断面図。
比較して示す断面図。
【図１０】従来の３個のＮＡＮＤセル・ブロックを示す
平面図。
平面図。
【図１１】図１０の矢視Ａ−Ａ′断面図。
１…ｎ型シリコン基板 １′…ｐウェル ２…素子分離絶縁膜 ３1 …第１ゲート
絶縁膜 ３2 …第２ゲート絶縁膜 ４1 〜４4 …浮游
ゲート ４5 ，４6 …選択ゲート ５…第３ゲート絶
縁膜 ６1 〜６4 …制御ゲート ６5 ，６6 …選択
ゲートの低抵抗配線 ＢＬ1 〜ＢＬ3 ，８…ビット線 ９…ソース、ドレ
イン拡散層 Ｍ（Ｍ1 〜Ｍ4 ）Ｍ11〜Ｍ3n…メモリセル Ｓ（Ｓ1 ，Ｓ2 ）ＳT11 〜ＳT23 …選択ＭＯＳトランジ
スタ ＳＧ（ＳＧ1 ，ＳＧ2 ）…選択ゲート ＣＧ（ＣＧ1 ，ＣＧ2 ）…制御ゲート
絶縁膜 ３2 …第２ゲート絶縁膜 ４1 〜４4 …浮游
ゲート ４5 ，４6 …選択ゲート ５…第３ゲート絶
縁膜 ６1 〜６4 …制御ゲート ６5 ，６6 …選択
ゲートの低抵抗配線 ＢＬ1 〜ＢＬ3 ，８…ビット線 ９…ソース、ドレ
イン拡散層 Ｍ（Ｍ1 〜Ｍ4 ）Ｍ11〜Ｍ3n…メモリセル Ｓ（Ｓ1 ，Ｓ2 ）ＳT11 〜ＳT23 …選択ＭＯＳトランジ
スタ ＳＧ（ＳＧ1 ，ＳＧ2 ）…選択ゲート ＣＧ（ＣＧ1 ，ＣＧ2 ）…制御ゲート
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (2)
- 【請求項１】半導体基板上に浮游ゲートと制御ゲートを
積層してなる書き替え可能なメモリセルを複数個配列し
て構成される不揮発性半導体記憶装置において、 列方向に長い素子領域と素子分離領域が行方向に交互に
配設され、前記浮游ゲートが前記素子領域と交差する形
で行方向に配設され、同一メモリセルの前記素子分離領
域上の前記浮游ゲートである一端のゲートフリンジの長
さが他端のゲートフリンジの長さと異なり、前記浮游ゲ
ートが前記素子領域の行方向の中心線に対し直線非対称
に配設されてなることを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】前記素子領域の行方向の幅をＬ、前記素子
分離領域の行方向の幅をＳ、前記浮游ゲートの行方向の
長さをＭとした時に、前記一端のゲートフリンジの長さ
Ｆ１が、 Ｆ１≧Ｓ／２ であり、前記他端のゲートフリンジの長さＦ２が、 Ｆ２＜Ｍ−Ｌ／２ であり、 Ｍ＝Ｌ＋Ｆ１＋Ｆ２ であることを特徴とする請求項１記載の不揮発性半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103458A JPH07254686A (ja) | 1994-03-15 | 1994-03-15 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103458A JPH07254686A (ja) | 1994-03-15 | 1994-03-15 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254686A true JPH07254686A (ja) | 1995-10-03 |
Family
ID=14354584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103458A Pending JPH07254686A (ja) | 1994-03-15 | 1994-03-15 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254686A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6101128A (en) * | 1995-06-29 | 2000-08-08 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and driving method and fabrication method of the same |
| USRE37199E1 (en) | 1995-06-29 | 2001-05-29 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
-
1994
- 1994-03-15 JP JP6103458A patent/JPH07254686A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6101128A (en) * | 1995-06-29 | 2000-08-08 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and driving method and fabrication method of the same |
| USRE37199E1 (en) | 1995-06-29 | 2001-05-29 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
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