JPH07254993A - Ｙｕｖ−ｒｇｂ変換回路 - Google Patents
Ｙｕｖ−ｒｇｂ変換回路Info
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- JPH07254993A JPH07254993A JP6042971A JP4297194A JPH07254993A JP H07254993 A JPH07254993 A JP H07254993A JP 6042971 A JP6042971 A JP 6042971A JP 4297194 A JP4297194 A JP 4297194A JP H07254993 A JPH07254993 A JP H07254993A
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Abstract
(57)【要約】
【目的】この発明は、簡易な構成で処理時間の短縮化を
図り高速処理を可能とし得るＹＵＶ−ＲＧＢ変換回路を
提供することを目的としている。 【構成】色信号Ｇ，Ｒ，Ｂにそれぞれ対応して設けられ
たＧメモリ，Ｒメモリ及びＢメモリのアドレス空間の他
に、該アドレス空間と同等の大きさのＹ空間，Ｕ空間及
びＶ空間を構成するアドレス空間を設定し、Ｙ空間がア
クセスされたときＧ，Ｒ及びＢメモリをアクセスし、Ｕ
空間がアクセスされたときＧ及びＢメモリをリードモデ
ィファイライトモードでアクセスし、Ｖ空間がアクセス
されたときＧ及びＲメモリをリードモディファイライト
モードでアクセスする。そして、Ｕ及びＶデータに対し
て所定のデータ変換処理を行ない、この変換出力データ
とＧ，Ｒ及びＢメモリに書き込まれたデータとを加算し
て色信号Ｇ，Ｒ，Ｂを算出するようにしている。
図り高速処理を可能とし得るＹＵＶ−ＲＧＢ変換回路を
提供することを目的としている。 【構成】色信号Ｇ，Ｒ，Ｂにそれぞれ対応して設けられ
たＧメモリ，Ｒメモリ及びＢメモリのアドレス空間の他
に、該アドレス空間と同等の大きさのＹ空間，Ｕ空間及
びＶ空間を構成するアドレス空間を設定し、Ｙ空間がア
クセスされたときＧ，Ｒ及びＢメモリをアクセスし、Ｕ
空間がアクセスされたときＧ及びＢメモリをリードモデ
ィファイライトモードでアクセスし、Ｖ空間がアクセス
されたときＧ及びＲメモリをリードモディファイライト
モードでアクセスする。そして、Ｕ及びＶデータに対し
て所定のデータ変換処理を行ない、この変換出力データ
とＧ，Ｒ及びＢメモリに書き込まれたデータとを加算し
て色信号Ｇ，Ｒ，Ｂを算出するようにしている。
Description
【０００１】
【産業上の利用分野】この発明は、ＹＵＶ信号［輝度信
号Ｙ及び色差信号Ｕ（＝Ｂ−Ｙ），Ｖ（＝Ｒ−Ｙ）］を
ＲＧＢ信号［３原色信号Ｒ（赤），Ｇ（緑），Ｂ
（青）］に変換するＹＵＶ−ＲＧＢ変換回路に係り、特
に高能率符号化処理が施されて伝送される画像データを
受信するシステムとして例えばハイキャプテン端末等に
使用して好適するものに関する。
号Ｙ及び色差信号Ｕ（＝Ｂ−Ｙ），Ｖ（＝Ｒ−Ｙ）］を
ＲＧＢ信号［３原色信号Ｒ（赤），Ｇ（緑），Ｂ
（青）］に変換するＹＵＶ−ＲＧＢ変換回路に係り、特
に高能率符号化処理が施されて伝送される画像データを
受信するシステムとして例えばハイキャプテン端末等に
使用して好適するものに関する。
【０００２】
【従来の技術】周知のように、近時では、デジタル技術
の進歩により、画像を利用した情報サービスシステムが
現実のものとなってきているが、そのためには、画像デ
ータを高能率符号化（圧縮）する技術が必須となる。な
ぜならば、画像データは、音声データ等と比較して膨大
なデータ量を持っており、それをそのまま蓄積あるいは
伝送するのでは時間やコストがかかりすぎて効率的でな
いからである。
の進歩により、画像を利用した情報サービスシステムが
現実のものとなってきているが、そのためには、画像デ
ータを高能率符号化（圧縮）する技術が必須となる。な
ぜならば、画像データは、音声データ等と比較して膨大
なデータ量を持っており、それをそのまま蓄積あるいは
伝送するのでは時間やコストがかかりすぎて効率的でな
いからである。
【０００３】画像データの圧縮のための符号化方式とし
ては、まもなく国際標準となるＡＤＣＴ（Adaptive Dis
crete Cosine Transform）方式や、ＩＳＤＮ（Integrat
edServices Digital Network）サービスの１つであるデ
ジタルキャプテンに利用されているＡＢＴＣ（Adaptive
Block Truncation Coding）方式等がある。
ては、まもなく国際標準となるＡＤＣＴ（Adaptive Dis
crete Cosine Transform）方式や、ＩＳＤＮ（Integrat
edServices Digital Network）サービスの１つであるデ
ジタルキャプテンに利用されているＡＢＴＣ（Adaptive
Block Truncation Coding）方式等がある。
【０００４】ところで、このような符号化方式において
は、画像データをＲＧＢ信号で符号化する場合と、ＲＧ
Ｂ信号を線形変換して得られるＹＵＶ信号で符号化する
場合とが考えられるが、ＹＵＶ信号で符号化する方がＲ
ＧＢ信号で符号化するのに比して、相互相関が少ないと
か、色差信号Ｕ，Ｖは輝度信号Ｙに比して高域周波数成
分が少ないので、サンプリングによって縦や横方向の解
像度を下げ、標本点数を削減することができるといった
点で有利であるため、ＹＵＶ信号で符号化するのが一般
的である。
は、画像データをＲＧＢ信号で符号化する場合と、ＲＧ
Ｂ信号を線形変換して得られるＹＵＶ信号で符号化する
場合とが考えられるが、ＹＵＶ信号で符号化する方がＲ
ＧＢ信号で符号化するのに比して、相互相関が少ないと
か、色差信号Ｕ，Ｖは輝度信号Ｙに比して高域周波数成
分が少ないので、サンプリングによって縦や横方向の解
像度を下げ、標本点数を削減することができるといった
点で有利であるため、ＹＵＶ信号で符号化するのが一般
的である。
【０００５】ここで、ＲＧＢ信号をＹＵＶ信号に変換す
るのは、 Ｙ ＝ 0.587 Ｇ＋0.299 Ｒ＋0.114 Ｂ Ｕ＝Ｂ−Ｙ＝−0.587 Ｇ−0.299 Ｒ＋0.886 Ｂ Ｖ＝Ｒ−Ｙ＝−0.587 Ｇ＋0.701 Ｒ−0.114 Ｂ なる変換式に基づいて行なわれる。
るのは、 Ｙ ＝ 0.587 Ｇ＋0.299 Ｒ＋0.114 Ｂ Ｕ＝Ｂ−Ｙ＝−0.587 Ｇ−0.299 Ｒ＋0.886 Ｂ Ｖ＝Ｒ−Ｙ＝−0.587 Ｇ＋0.701 Ｒ−0.114 Ｂ なる変換式に基づいて行なわれる。
【０００６】この場合、ＲＧＢ信号のレベルをそれぞれ
８ビット（０〜２５５の範囲）でデジタル化すると、Ｙ
ＵＶ信号のレベルは上記変換式より、輝度信号Ｙが０〜
２５５，色差信号Ｕが−２２６〜２２６，色差信号Ｖが
−１７９〜１７９となり、色差信号Ｕ，Ｖは８ビットで
は表現することができなくなる。そこで、色差信号Ｕ，
Ｖを８ビットのデジタル値（０〜２５５）の範囲内で表
現するために、輝度信号Ｙはそのままで、色差信号Ｕ，
Ｖを正規化して色差信号Ｕ′，Ｖ′に変換することが考
えられている。
８ビット（０〜２５５の範囲）でデジタル化すると、Ｙ
ＵＶ信号のレベルは上記変換式より、輝度信号Ｙが０〜
２５５，色差信号Ｕが−２２６〜２２６，色差信号Ｖが
−１７９〜１７９となり、色差信号Ｕ，Ｖは８ビットで
は表現することができなくなる。そこで、色差信号Ｕ，
Ｖを８ビットのデジタル値（０〜２５５）の範囲内で表
現するために、輝度信号Ｙはそのままで、色差信号Ｕ，
Ｖを正規化して色差信号Ｕ′，Ｖ′に変換することが考
えられている。
【０００７】色差信号Ｕ，Ｖを正規化するのは、 Ｕ′＝0.564 Ｕ＋128 Ｖ′＝0.713 Ｖ＋128 なる変換式に基づいて行なわれる。すなわち、実際に
は、ＹＵＶ信号を符号化するのではなく、ＹＵ′Ｖ′信
号を圧縮符号化し、その符号化されたデータを伝送ある
いは蓄積するようにしているのである。
は、ＹＵＶ信号を符号化するのではなく、ＹＵ′Ｖ′信
号を圧縮符号化し、その符号化されたデータを伝送ある
いは蓄積するようにしているのである。
【０００８】一方、復号側では、符号化されたＹＵ′
Ｖ′信号を復号化（伸張）し、さらにＲＧＢ信号に変換
する。ＹＵ′Ｖ′信号からＲＧＢ信号への変換は、 Ｇ＝Ｙ−0.194 Ｕ−0.509 Ｖ ＝Ｙ−［（Ｕ′−128 ）／2.907 ］−［（Ｖ′−128 ）
／1.401 ］ Ｒ＝Ｙ＋Ｖ＝Ｙ＋［（Ｖ′−128 ）／0.713 ］ Ｂ＝Ｙ＋Ｕ＝Ｙ＋［（Ｕ′−128 ）／0.564 ］ なる変換式に基づいて行なわれる。
Ｖ′信号を復号化（伸張）し、さらにＲＧＢ信号に変換
する。ＹＵ′Ｖ′信号からＲＧＢ信号への変換は、 Ｇ＝Ｙ−0.194 Ｕ−0.509 Ｖ ＝Ｙ−［（Ｕ′−128 ）／2.907 ］−［（Ｖ′−128 ）
／1.401 ］ Ｒ＝Ｙ＋Ｖ＝Ｙ＋［（Ｖ′−128 ）／0.713 ］ Ｂ＝Ｙ＋Ｕ＝Ｙ＋［（Ｕ′−128 ）／0.564 ］ なる変換式に基づいて行なわれる。
【０００９】ＹＵ′Ｖ′信号からＲＧＢ信号への変換手
段としては、与えられたＹＵ′Ｖ′信号よりソフトウェ
アで上記変換式に基づいた演算処理を行なう手段と、ハ
ードウェアにより上記変換式に基づいた演算処理を行な
う手段とがある。図５は、現行のデジタルキャプテン端
末に採用されているハードウェアによる変換手段を示し
ている。
段としては、与えられたＹＵ′Ｖ′信号よりソフトウェ
アで上記変換式に基づいた演算処理を行なう手段と、ハ
ードウェアにより上記変換式に基づいた演算処理を行な
う手段とがある。図５は、現行のデジタルキャプテン端
末に採用されているハードウェアによる変換手段を示し
ている。
【００１０】ところで、ＡＤＣＴ方式及びＡＢＴＣ方式
共に、ＹＵ′Ｖ′信号の符号化及び復号化処理はブロッ
ク単位で行なわれる。ＡＤＣＴ方式の場合は、画面の縦
方向８画素×横方向８画素＝６４画素が１ブロックとな
り、処理順序としては、例えばＹデータ６４画素を処理
した後にＵ′データ６４画素を処理し、その次にＶ′デ
ータ６４画素を処理するというように行なわれる。すな
わち、処理は、画素単位ではなく、ブロック単位に行な
われる必要がある。
共に、ＹＵ′Ｖ′信号の符号化及び復号化処理はブロッ
ク単位で行なわれる。ＡＤＣＴ方式の場合は、画面の縦
方向８画素×横方向８画素＝６４画素が１ブロックとな
り、処理順序としては、例えばＹデータ６４画素を処理
した後にＵ′データ６４画素を処理し、その次にＶ′デ
ータ６４画素を処理するというように行なわれる。すな
わち、処理は、画素単位ではなく、ブロック単位に行な
われる必要がある。
【００１１】図５に示すＹＵ′Ｖ′バッファ１１は、ブ
ロック単位処理のために必要なバッファであり、例えば
６４画素×３個のバッファで構成される。また、Ｙラッ
チ１２，Ｕ′ラッチ１３及びＶ′ラッチ１４は、書き込
み制御回路１５から出力されるタイミング信号に基づい
て、ＹＵ′Ｖ′バッファ１１から出力されるＹデータ，
Ｕ′データ及びＶ′データを画素単位でラッチする。
ロック単位処理のために必要なバッファであり、例えば
６４画素×３個のバッファで構成される。また、Ｙラッ
チ１２，Ｕ′ラッチ１３及びＶ′ラッチ１４は、書き込
み制御回路１５から出力されるタイミング信号に基づい
て、ＹＵ′Ｖ′バッファ１１から出力されるＹデータ，
Ｕ′データ及びＶ′データを画素単位でラッチする。
【００１２】さらに、ＹＵ′Ｖ′−ＲＧＢ変換ＲＯＭ
（読み出し専用メモリ）１６は、Ｙ，Ｕ′及びＶ′デー
タを上記ＹＵ′Ｖ′信号からＲＧＢ信号への変換式の各
項のデータに変換するテーブルを備えている。また、Ｇ
メモリ１７，Ｒメモリ１８及びＢメモリ１９は、色信号
Ｇ，Ｒ，Ｂをそれぞれ１画素８ビットで記憶する画像メ
モリである。さらに、書き込み制御回路１５は、上記Ｙ
Ｕ′Ｖ′信号からＲＧＢ信号への変換式に基づいて、変
換処理に必要な各種タイミング信号を発生している。
（読み出し専用メモリ）１６は、Ｙ，Ｕ′及びＶ′デー
タを上記ＹＵ′Ｖ′信号からＲＧＢ信号への変換式の各
項のデータに変換するテーブルを備えている。また、Ｇ
メモリ１７，Ｒメモリ１８及びＢメモリ１９は、色信号
Ｇ，Ｒ，Ｂをそれぞれ１画素８ビットで記憶する画像メ
モリである。さらに、書き込み制御回路１５は、上記Ｙ
Ｕ′Ｖ′信号からＲＧＢ信号への変換式に基づいて、変
換処理に必要な各種タイミング信号を発生している。
【００１３】まず、ＣＰＵ（中央演算処理装置）２０
は、伝送されてきたブロック単位のＹＵ′Ｖ′データを
ＹＵ′Ｖ′バッファ１１にブロック単位で書き込み、書
き込みが終了した状態で、書き込み終了信号Ｓ１を書き
込み制御回路１５に出力する。書き込み制御回路１５
は、ＹＵ′Ｖ′バッファ１１から画素単位でＹ，Ｕ′及
びＶ′データを読み出し、各Ｙ，Ｕ′及びＶ′データを
Ｙラッチ１２，Ｕ′ラッチ１３及びＶ′ラッチ１４にそ
れぞれ格納させる。
は、伝送されてきたブロック単位のＹＵ′Ｖ′データを
ＹＵ′Ｖ′バッファ１１にブロック単位で書き込み、書
き込みが終了した状態で、書き込み終了信号Ｓ１を書き
込み制御回路１５に出力する。書き込み制御回路１５
は、ＹＵ′Ｖ′バッファ１１から画素単位でＹ，Ｕ′及
びＶ′データを読み出し、各Ｙ，Ｕ′及びＶ′データを
Ｙラッチ１２，Ｕ′ラッチ１３及びＶ′ラッチ１４にそ
れぞれ格納させる。
【００１４】次に、書き込み制御回路１５は、Ｙラッチ
１２に格納されているＹデータをＹＵ′Ｖ′−ＲＧＢ変
換ＲＯＭ１６に出力させる。ＹＵ′Ｖ′−ＲＧＢ変換Ｒ
ＯＭ１６は、Ｙデータに対しては何も変換動作を行なわ
ず、同じ値を加算回路２１の一方の入力端に出力する。
このとき、加算回路２１の他方の入力端には“０”が供
給されている。これは、加算回路２１の次段のラッチ２
２が、書き込み制御回路１５により事前にクリアされて
いるからである。このため、ラッチ２２には、Ｙラッチ
１２に格納されているＹデータがそのままラッチされる
ことになる。
１２に格納されているＹデータをＹＵ′Ｖ′−ＲＧＢ変
換ＲＯＭ１６に出力させる。ＹＵ′Ｖ′−ＲＧＢ変換Ｒ
ＯＭ１６は、Ｙデータに対しては何も変換動作を行なわ
ず、同じ値を加算回路２１の一方の入力端に出力する。
このとき、加算回路２１の他方の入力端には“０”が供
給されている。これは、加算回路２１の次段のラッチ２
２が、書き込み制御回路１５により事前にクリアされて
いるからである。このため、ラッチ２２には、Ｙラッチ
１２に格納されているＹデータがそのままラッチされる
ことになる。
【００１５】次に、書き込み制御回路１５は、Ｕ′ラッ
チ１３に格納されているＵ′データをＹＵ′Ｖ′−ＲＧ
Ｂ変換ＲＯＭ１６に出力させる。ＹＵ′Ｖ′−ＲＧＢ変
換ＲＯＭ１６は、Ｕ′データに対して上記ＹＵ′Ｖ′−
ＲＧＢ変換式の第１式の２項目：−［（Ｕ′−128 ）／
2.907 ］に対応するデータを加算回路２１の一方の入力
端に出力する。このとき、加算回路２１の他方の入力端
には、ラッチ２２に格納されたＹデータが供給されてい
る。このため、ラッチ２２には、加算結果であるＹ−
［（Ｕ′−128 ）／2.907 ］がラッチされることにな
る。
チ１３に格納されているＵ′データをＹＵ′Ｖ′−ＲＧ
Ｂ変換ＲＯＭ１６に出力させる。ＹＵ′Ｖ′−ＲＧＢ変
換ＲＯＭ１６は、Ｕ′データに対して上記ＹＵ′Ｖ′−
ＲＧＢ変換式の第１式の２項目：−［（Ｕ′−128 ）／
2.907 ］に対応するデータを加算回路２１の一方の入力
端に出力する。このとき、加算回路２１の他方の入力端
には、ラッチ２２に格納されたＹデータが供給されてい
る。このため、ラッチ２２には、加算結果であるＹ−
［（Ｕ′−128 ）／2.907 ］がラッチされることにな
る。
【００１６】次に、書き込み制御回路１５は、Ｖ′ラッ
チ１４に格納されているＶ′データをＹＵ′Ｖ′−ＲＧ
Ｂ変換ＲＯＭ１６に出力させる。ＹＵ′Ｖ′−ＲＧＢ変
換ＲＯＭ１６は、Ｖ′データに対して上記ＹＵ′Ｖ′−
ＲＧＢ変換式の第１式の３項目：−［（Ｖ′−128 ）／
1.401 ］に対応するデータを加算回路２１の一方の入力
端に出力する。このとき、加算回路２１の他方の入力端
には、ラッチ２２に格納されたＹ−［（Ｕ′−128 ）／
2.907 ］が供給されている。このため、ラッチ２２に
は、加算結果であるＹ−［（Ｕ′−128 ）／2.907 ］−
［（Ｖ′−128 ）／1.401 ］がラッチされることにな
る。
チ１４に格納されているＶ′データをＹＵ′Ｖ′−ＲＧ
Ｂ変換ＲＯＭ１６に出力させる。ＹＵ′Ｖ′−ＲＧＢ変
換ＲＯＭ１６は、Ｖ′データに対して上記ＹＵ′Ｖ′−
ＲＧＢ変換式の第１式の３項目：−［（Ｖ′−128 ）／
1.401 ］に対応するデータを加算回路２１の一方の入力
端に出力する。このとき、加算回路２１の他方の入力端
には、ラッチ２２に格納されたＹ−［（Ｕ′−128 ）／
2.907 ］が供給されている。このため、ラッチ２２に
は、加算結果であるＹ−［（Ｕ′−128 ）／2.907 ］−
［（Ｖ′−128 ）／1.401 ］がラッチされることにな
る。
【００１７】その後、書き込み制御回路１５は、ラッチ
２２に格納されている値をＧメモリ１７に書き込むよう
に制御する。このとき、Ｇメモリ１７への書き込み先の
アドレスはアドレス制御回路２３から発生され、Ｇメモ
リ１７に供給される。
２２に格納されている値をＧメモリ１７に書き込むよう
に制御する。このとき、Ｇメモリ１７への書き込み先の
アドレスはアドレス制御回路２３から発生され、Ｇメモ
リ１７に供給される。
【００１８】以下、同様に、書き込み制御回路１５は、
Ｙラッチ１２及びＶ′ラッチ１４に格納されているＹ，
Ｖ′データをＹＵ′Ｖ′−ＲＧＢ変換ＲＯＭ１６に順次
出力させ、加算回路２１の加算結果：Ｙ＋［（Ｖ′−12
8 ）／0.713 ］をＲメモリ１８に書き込むように制御す
る。また同様に、書き込み制御回路１５は、Ｙラッチ１
２及びＵ′ラッチ１３に格納されているＹ，Ｕ′データ
をＹＵ′Ｖ′−ＲＧＢ変換ＲＯＭ１６に順次出力させ、
加算回路２１の加算結果：Ｙ＋［（Ｕ′−128）／0.564
］をＢメモリ１９に書き込むように制御する。
Ｙラッチ１２及びＶ′ラッチ１４に格納されているＹ，
Ｖ′データをＹＵ′Ｖ′−ＲＧＢ変換ＲＯＭ１６に順次
出力させ、加算回路２１の加算結果：Ｙ＋［（Ｖ′−12
8 ）／0.713 ］をＲメモリ１８に書き込むように制御す
る。また同様に、書き込み制御回路１５は、Ｙラッチ１
２及びＵ′ラッチ１３に格納されているＹ，Ｕ′データ
をＹＵ′Ｖ′−ＲＧＢ変換ＲＯＭ１６に順次出力させ、
加算回路２１の加算結果：Ｙ＋［（Ｕ′−128）／0.564
］をＢメモリ１９に書き込むように制御する。
【００１９】以上説明した一連の動作により、１画素分
のＹ，Ｕ′及びＶ′データが、１画素分のＧ，Ｒ，Ｂデ
ータ（各８ビット）に変換され、Ｇ，Ｒ，Ｂメモリ１
７，１８，１９にそれぞれ書き込まれる。そして、以上
の処理が６４画素分繰り返し実行されることで１ブロッ
ク分の変換処理が終了することになる。すると、ＣＰＵ
２０は、次のブロックのＹ，Ｕ′及びＶ′データをＹ
Ｕ′Ｖ′バッファ１１に書き込み、そのブロックに対す
る変換処理が開始され、このような動作が１画面分終了
するまで繰り返される。
のＹ，Ｕ′及びＶ′データが、１画素分のＧ，Ｒ，Ｂデ
ータ（各８ビット）に変換され、Ｇ，Ｒ，Ｂメモリ１
７，１８，１９にそれぞれ書き込まれる。そして、以上
の処理が６４画素分繰り返し実行されることで１ブロッ
ク分の変換処理が終了することになる。すると、ＣＰＵ
２０は、次のブロックのＹ，Ｕ′及びＶ′データをＹ
Ｕ′Ｖ′バッファ１１に書き込み、そのブロックに対す
る変換処理が開始され、このような動作が１画面分終了
するまで繰り返される。
【００２０】しかしながら、上記のような従来の変換手
段では、ブロック単位のＹ，Ｕ′及びＶ′データをそれ
ぞれ格納するためにＹＵ′Ｖ′バッファ１１を必要とす
るため、構成の複雑化及び大規模化を招き経済的に不利
になるという問題が生じている。また、変換処理も、Ｃ
ＰＵ２０が、ＹＵ′Ｖ′バッファ１１にブロック単位の
Ｙ，Ｕ′及びＶ′データをそれぞれ書き込ませる処理
と、ＹＵ′Ｖ′バッファ１１に書き込まれたＹ，Ｕ′及
びＶ′データをＲ，Ｇ，Ｂデータに変換する処理との２
段階に分かれているため、処理に要する時間が長くなり
高速処理が望めないという不都合もある。なお、ソフト
ウェアによる変換処理は、図５に示したハードウェアに
よる変換処理よりも非常に時間がかかるものである。
段では、ブロック単位のＹ，Ｕ′及びＶ′データをそれ
ぞれ格納するためにＹＵ′Ｖ′バッファ１１を必要とす
るため、構成の複雑化及び大規模化を招き経済的に不利
になるという問題が生じている。また、変換処理も、Ｃ
ＰＵ２０が、ＹＵ′Ｖ′バッファ１１にブロック単位の
Ｙ，Ｕ′及びＶ′データをそれぞれ書き込ませる処理
と、ＹＵ′Ｖ′バッファ１１に書き込まれたＹ，Ｕ′及
びＶ′データをＲ，Ｇ，Ｂデータに変換する処理との２
段階に分かれているため、処理に要する時間が長くなり
高速処理が望めないという不都合もある。なお、ソフト
ウェアによる変換処理は、図５に示したハードウェアに
よる変換処理よりも非常に時間がかかるものである。
【００２１】
【発明が解決しようとする課題】以上のように、従来の
ＹＵ′Ｖ′−ＲＧＢ変換手段では、構成の複雑化及び大
規模化を招き経済的に不利になるばかりでなく、処理に
要する時間が長くなり高速処理が望めないという問題を
有している。
ＹＵ′Ｖ′−ＲＧＢ変換手段では、構成の複雑化及び大
規模化を招き経済的に不利になるばかりでなく、処理に
要する時間が長くなり高速処理が望めないという問題を
有している。
【００２２】そこで、この発明は上記事情を考慮してな
されたもので、簡易な構成で処理時間の短縮化を図り高
速処理を可能とし得る極めて良好なＹＵＶ−ＲＧＢ変換
回路を提供することを目的とする。
されたもので、簡易な構成で処理時間の短縮化を図り高
速処理を可能とし得る極めて良好なＹＵＶ−ＲＧＢ変換
回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】この発明に係るＹＵＶ−
ＲＧＢ変換回路は、色信号Ｇ，Ｒ，Ｂにそれぞれ対応し
て設けられたＧメモリ，Ｒメモリ及びＢメモリと、これ
らＧメモリ，Ｒメモリ及びＢメモリのアドレス空間の他
に、該アドレス空間と同等の大きさのＹ空間，Ｕ空間及
びＶ空間を構成するアドレス空間を設定し、Ｙ空間がア
クセスされたときＧメモリ，Ｒメモリ及びＢメモリをア
クセスし、Ｕ空間がアクセスされたときＧメモリ及びＢ
メモリをリードモディファイライトモードでアクセス
し、Ｖ空間がアクセスされたときＧメモリ及びＲメモリ
をリードモディファイライトモードでアクセスする制御
手段と、Ｕデータ及びＶデータに対して所定のデータ変
換処理を行なう変換手段と、この変換手段の出力データ
と制御手段によってＧメモリ，Ｒメモリ及びＢメモリに
書き込まれたデータとを加算して色信号Ｇ，Ｒ，Ｂを算
出する演算手段とを備えるようにしたものである。
ＲＧＢ変換回路は、色信号Ｇ，Ｒ，Ｂにそれぞれ対応し
て設けられたＧメモリ，Ｒメモリ及びＢメモリと、これ
らＧメモリ，Ｒメモリ及びＢメモリのアドレス空間の他
に、該アドレス空間と同等の大きさのＹ空間，Ｕ空間及
びＶ空間を構成するアドレス空間を設定し、Ｙ空間がア
クセスされたときＧメモリ，Ｒメモリ及びＢメモリをア
クセスし、Ｕ空間がアクセスされたときＧメモリ及びＢ
メモリをリードモディファイライトモードでアクセス
し、Ｖ空間がアクセスされたときＧメモリ及びＲメモリ
をリードモディファイライトモードでアクセスする制御
手段と、Ｕデータ及びＶデータに対して所定のデータ変
換処理を行なう変換手段と、この変換手段の出力データ
と制御手段によってＧメモリ，Ｒメモリ及びＢメモリに
書き込まれたデータとを加算して色信号Ｇ，Ｒ，Ｂを算
出する演算手段とを備えるようにしたものである。
【００２４】
【作用】上記のような構成によれば、Ｙ，Ｕ，Ｖデータ
をそのままの形で指定したアドレス空間に書き込むイメ
ージでＧメモリ，Ｒメモリ及びＢメモリに書き込むこと
ができ、処理速度を速くすることができる。また、Ｕ，
Ｖデータを対応するＧメモリ及びＢメモリ，Ｇメモリ及
びＲメモリに書き込む際に、リードモディファイライト
モードを使用することにより、従来必要であったＹＵ′
Ｖ′バッファの機能をＧメモリ，Ｒメモリ及びＢメモリ
上で実現することができるため、ハード構成を簡易化す
ることができる。
をそのままの形で指定したアドレス空間に書き込むイメ
ージでＧメモリ，Ｒメモリ及びＢメモリに書き込むこと
ができ、処理速度を速くすることができる。また、Ｕ，
Ｖデータを対応するＧメモリ及びＢメモリ，Ｇメモリ及
びＲメモリに書き込む際に、リードモディファイライト
モードを使用することにより、従来必要であったＹＵ′
Ｖ′バッファの機能をＧメモリ，Ｒメモリ及びＢメモリ
上で実現することができるため、ハード構成を簡易化す
ることができる。
【００２５】
【実施例】以下、この発明をデジタルキャプテン端末に
使用した場合の一実施例について図面を参照して詳細に
説明する。図１は、この実施例で説明するＹＵＶ−ＲＧ
Ｂ変換回路の構成を示し、図２は、そのＣＰＵ２４のア
ドレス空間のアドレスマップを示している。まず、図２
に示すアドレスマップについて説明する。すなわち、自
然画の表示画素数は、横方向４９６画素×縦方向３８４
画素であり、１画素に対してＲ，Ｇ，Ｂデータが各８ビ
ットで構成されているものとすると、４９６×３８４な
る画素数とアドレスとして２の冪乗の関係が望ましいこ
ととを考慮して、図３に示すように、横方向５１２画素
×縦方向５１２画素のアドレス空間を１単位とし、この
アドレス空間内に横方向４９６画素×縦方向３８４画素
のアドレス空間を構成している。
使用した場合の一実施例について図面を参照して詳細に
説明する。図１は、この実施例で説明するＹＵＶ−ＲＧ
Ｂ変換回路の構成を示し、図２は、そのＣＰＵ２４のア
ドレス空間のアドレスマップを示している。まず、図２
に示すアドレスマップについて説明する。すなわち、自
然画の表示画素数は、横方向４９６画素×縦方向３８４
画素であり、１画素に対してＲ，Ｇ，Ｂデータが各８ビ
ットで構成されているものとすると、４９６×３８４な
る画素数とアドレスとして２の冪乗の関係が望ましいこ
ととを考慮して、図３に示すように、横方向５１２画素
×縦方向５１２画素のアドレス空間を１単位とし、この
アドレス空間内に横方向４９６画素×縦方向３８４画素
のアドレス空間を構成している。
【００２６】図２に示すアドレスマップは、図３に示す
アドレス空間６個で構成され、この６個の各アドレス空
間がそれぞれＧ空間，Ｒ空間，Ｂ空間，Ｙ空間，Ｕ′空
間及びＶ′空間となる。ここで、Ｇ空間，Ｒ空間及びＢ
空間は、図１に示す実際のＧメモリ２５，Ｒメモリ２６
及びＢメモリ２７に対応し、ＣＰＵ２４がＧ空間，Ｒ空
間及びＢ空間をアクセスした場合には、それぞれＧメモ
リ２５，Ｒメモリ２６及びＢメモリ２７がアクセスされ
るように、制御回路２８で制御されている。また、ＣＰ
Ｕ２４がＹ空間をアクセスした場合には、Ｇメモリ２
５，Ｒメモリ２６及びＢメモリ２７が全て共通にアクセ
スされるように、制御回路２８で制御されている。
アドレス空間６個で構成され、この６個の各アドレス空
間がそれぞれＧ空間，Ｒ空間，Ｂ空間，Ｙ空間，Ｕ′空
間及びＶ′空間となる。ここで、Ｇ空間，Ｒ空間及びＢ
空間は、図１に示す実際のＧメモリ２５，Ｒメモリ２６
及びＢメモリ２７に対応し、ＣＰＵ２４がＧ空間，Ｒ空
間及びＢ空間をアクセスした場合には、それぞれＧメモ
リ２５，Ｒメモリ２６及びＢメモリ２７がアクセスされ
るように、制御回路２８で制御されている。また、ＣＰ
Ｕ２４がＹ空間をアクセスした場合には、Ｇメモリ２
５，Ｒメモリ２６及びＢメモリ２７が全て共通にアクセ
スされるように、制御回路２８で制御されている。
【００２７】さらに、ＣＰＵ２４がＵ′空間をアクセス
した場合には、Ｇメモリ２５及びＢメモリ２７の２つが
共通にアクセスされるように、制御回路２８で制御され
ている。また、ＣＰＵ２４がＶ′空間をアクセスした場
合には、Ｇメモリ２５及びＲメモリ２６の２つが共通に
アクセスされるように、制御回路２８で制御されてい
る。さらに、ＣＰＵ２４がＵ′空間またはＶ′空間をア
クセスした場合には、対応するＧメモリ２５及びＢメモ
リ２７またはＧメモリ２５及びＲメモリ２６に対して
は、リードモディファイライトモードでアクセスされる
ように、制御回路２８で制御されている。
した場合には、Ｇメモリ２５及びＢメモリ２７の２つが
共通にアクセスされるように、制御回路２８で制御され
ている。また、ＣＰＵ２４がＶ′空間をアクセスした場
合には、Ｇメモリ２５及びＲメモリ２６の２つが共通に
アクセスされるように、制御回路２８で制御されてい
る。さらに、ＣＰＵ２４がＵ′空間またはＶ′空間をア
クセスした場合には、対応するＧメモリ２５及びＢメモ
リ２７またはＧメモリ２５及びＲメモリ２６に対して
は、リードモディファイライトモードでアクセスされる
ように、制御回路２８で制御されている。
【００２８】以上の制御を行なうために、制御回路２８
には、ＣＰＵ２４のアドレスの上位３ビットＡ18，Ａ1
9，Ａ20と、読み出し信号ＲＤや書き込み信号ＷＲ等の
各種制御信号とが供給されている。
には、ＣＰＵ２４のアドレスの上位３ビットＡ18，Ａ1
9，Ａ20と、読み出し信号ＲＤや書き込み信号ＷＲ等の
各種制御信号とが供給されている。
【００２９】まず、ＣＰＵ２４は１ブロック（ＡＤＣＴ
方式の場合６４画素）のＹデータを受信し、各Ｙデータ
をＹ空間上に書き込む。このとき、制御回路２８の制御
により、Ｙ空間へのアクセスはＧメモリ２５，Ｒメモリ
２６及びＢメモリ２７の全てに共通に行なわれるため、
ＹデータがＧメモリ２５，Ｒメモリ２６及びＢメモリ２
７の全ての指定領域に書き込まれる。また、このとき、
スリーステートバッファ２９がイネーブル（導通）状態
となるので、ＹデータがＣＰＵ２４のデータバスよりＧ
メモリ２５，Ｒメモリ２６及びＢメモリ２７の全てのデ
ータバス上に供給される。
方式の場合６４画素）のＹデータを受信し、各Ｙデータ
をＹ空間上に書き込む。このとき、制御回路２８の制御
により、Ｙ空間へのアクセスはＧメモリ２５，Ｒメモリ
２６及びＢメモリ２７の全てに共通に行なわれるため、
ＹデータがＧメモリ２５，Ｒメモリ２６及びＢメモリ２
７の全ての指定領域に書き込まれる。また、このとき、
スリーステートバッファ２９がイネーブル（導通）状態
となるので、ＹデータがＣＰＵ２４のデータバスよりＧ
メモリ２５，Ｒメモリ２６及びＢメモリ２７の全てのデ
ータバス上に供給される。
【００３０】次に、ＣＰＵ２４は、Ｕ′データを受信
し、各Ｕ′データをＵ′空間上に書き込む。このとき、
制御回路２８の制御により、Ｕ′空間へのアクセスはＧ
メモリ２５及びＢメモリ２７の２つに対してのリードモ
ディファイライトモードでのアクセスとなる。このた
め、まず、Ｇメモリ２５及びＢメモリ２７から指定アド
レスのデータが読み出され、それぞれ加算回路３０，３
１の各一方の入力端に供給される。このとき、Ｇメモリ
２５及びＢメモリ２７から読み出されたデータは、共に
Ｙデータであるから、加算回路３０，３１の各一方の入
力端にはＹデータが供給されることになる。
し、各Ｕ′データをＵ′空間上に書き込む。このとき、
制御回路２８の制御により、Ｕ′空間へのアクセスはＧ
メモリ２５及びＢメモリ２７の２つに対してのリードモ
ディファイライトモードでのアクセスとなる。このた
め、まず、Ｇメモリ２５及びＢメモリ２７から指定アド
レスのデータが読み出され、それぞれ加算回路３０，３
１の各一方の入力端に供給される。このとき、Ｇメモリ
２５及びＢメモリ２７から読み出されたデータは、共に
Ｙデータであるから、加算回路３０，３１の各一方の入
力端にはＹデータが供給されることになる。
【００３１】また、Ｕ′データは、変換ＲＯＭ３２，３
３にそれぞれ供給され、同時に、制御回路２８からは、
変換ＲＯＭ３２，３３の下位２５６領域を選択するため
の信号（例えばＬレベルの信号）が出力されて変換ＲＯ
Ｍ３２，３３に供給される。このとき、変換ＲＯＭ３２
からは−［（Ｕ′−128 ）／2.907 ］なるデータが出力
され、変換ＲＯＭ３３からは［（Ｕ′−128 ）／0.564
］なるデータが出力され、それぞれ加算回路３０，３
１の各他方の入力端に供給される。そして、加算回路３
０の加算結果：Ｙ−［（Ｕ′−128 ）／2.907 ］はラッ
チ３４にラッチされ、加算回路３１の加算結果：Ｙ＋
［（Ｕ′−128 ）／0.564 ］はラッチ３５にラッチされ
る。ラッチ３４，３５の各出力は、スリーステートバッ
ファ３６，３７がイネーブル状態となされることによ
り、それぞれＧメモリ２５及びＢメモリ２７に書き込ま
れる。
３にそれぞれ供給され、同時に、制御回路２８からは、
変換ＲＯＭ３２，３３の下位２５６領域を選択するため
の信号（例えばＬレベルの信号）が出力されて変換ＲＯ
Ｍ３２，３３に供給される。このとき、変換ＲＯＭ３２
からは−［（Ｕ′−128 ）／2.907 ］なるデータが出力
され、変換ＲＯＭ３３からは［（Ｕ′−128 ）／0.564
］なるデータが出力され、それぞれ加算回路３０，３
１の各他方の入力端に供給される。そして、加算回路３
０の加算結果：Ｙ−［（Ｕ′−128 ）／2.907 ］はラッ
チ３４にラッチされ、加算回路３１の加算結果：Ｙ＋
［（Ｕ′−128 ）／0.564 ］はラッチ３５にラッチされ
る。ラッチ３４，３５の各出力は、スリーステートバッ
ファ３６，３７がイネーブル状態となされることによ
り、それぞれＧメモリ２５及びＢメモリ２７に書き込ま
れる。
【００３２】次に、ＣＰＵ２４は、Ｖ′データを受信
し、各Ｖ′データをＶ′空間上に書き込む。このとき、
制御回路２８の制御により、Ｖ′空間へのアクセスはＧ
メモリ２５及びＲメモリ２６の２つに対してのリードモ
ディファイライトモードでのアクセスとなる。このた
め、まず、Ｇメモリ２５及びＲメモリ２６から指定アド
レスのデータが読み出され、それぞれ加算回路３０，３
１の各一方の入力端に供給される。このとき、Ｇメモリ
２５からはＹ−［（Ｕ′−128 ）／2.907 ］なるデータ
が読み出され、Ｒメモリ２６からはＹデータが読み出さ
れて、それぞれ加算回路３０，３１の各一方の入力端に
供給されることになる。
し、各Ｖ′データをＶ′空間上に書き込む。このとき、
制御回路２８の制御により、Ｖ′空間へのアクセスはＧ
メモリ２５及びＲメモリ２６の２つに対してのリードモ
ディファイライトモードでのアクセスとなる。このた
め、まず、Ｇメモリ２５及びＲメモリ２６から指定アド
レスのデータが読み出され、それぞれ加算回路３０，３
１の各一方の入力端に供給される。このとき、Ｇメモリ
２５からはＹ−［（Ｕ′−128 ）／2.907 ］なるデータ
が読み出され、Ｒメモリ２６からはＹデータが読み出さ
れて、それぞれ加算回路３０，３１の各一方の入力端に
供給されることになる。
【００３３】また、Ｖ′データは、変換ＲＯＭ３２，３
３にそれぞれ供給され、同時に、制御回路２８からは、
変換ＲＯＭ３２，３３の上位２５６領域を選択するため
の信号（例えばＨレベルの信号）が出力されて変換ＲＯ
Ｍ３２，３３に供給される。このとき、変換ＲＯＭ３２
からは−［（Ｖ′−128 ）／1.401 ］なるデータが出力
され、変換ＲＯＭ３３からは［（Ｖ′−128 ）／0.713
］なるデータが出力され、それぞれ加算回路３０，３
１の各他方の入力端に供給される。そして、加算回路３
０の加算結果：Ｙ−［（Ｕ′−128 ）／2.907 ］−
［（Ｖ′−128 ）／1.401 ］はラッチ３４にラッチさ
れ、加算回路３１の加算結果：Ｙ＋［（Ｖ′−128 ）／
0.713 ］はラッチ３５にラッチされる。ラッチ３４，３
５の各出力は、スリーステートバッファ３６，３７がイ
ネーブル状態となされることにより、それぞれＧメモリ
２５及びＲメモリ２６に書き込まれる。
３にそれぞれ供給され、同時に、制御回路２８からは、
変換ＲＯＭ３２，３３の上位２５６領域を選択するため
の信号（例えばＨレベルの信号）が出力されて変換ＲＯ
Ｍ３２，３３に供給される。このとき、変換ＲＯＭ３２
からは−［（Ｖ′−128 ）／1.401 ］なるデータが出力
され、変換ＲＯＭ３３からは［（Ｖ′−128 ）／0.713
］なるデータが出力され、それぞれ加算回路３０，３
１の各他方の入力端に供給される。そして、加算回路３
０の加算結果：Ｙ−［（Ｕ′−128 ）／2.907 ］−
［（Ｖ′−128 ）／1.401 ］はラッチ３４にラッチさ
れ、加算回路３１の加算結果：Ｙ＋［（Ｖ′−128 ）／
0.713 ］はラッチ３５にラッチされる。ラッチ３４，３
５の各出力は、スリーステートバッファ３６，３７がイ
ネーブル状態となされることにより、それぞれＧメモリ
２５及びＲメモリ２６に書き込まれる。
【００３４】以上により、Ｙ，Ｕ′，Ｖ′データの１ブ
ロックに対する処理が終了される。以下、同様の処理が
１画面分のデータが終了するまで繰り返し実行される。
なお、図４（ａ），（ｂ）は、それぞれ変換ＲＯＭ３
２，３３に格納されているデータの概要を示している。
ロックに対する処理が終了される。以下、同様の処理が
１画面分のデータが終了するまで繰り返し実行される。
なお、図４（ａ），（ｂ）は、それぞれ変換ＲＯＭ３
２，３３に格納されているデータの概要を示している。
【００３５】したがって、上記実施例のような構成によ
れば、Ｇメモリ２５，Ｒメモリ２６及びＢメモリ２７の
アドレス空間の他に、該アドレス空間と同等の大きさの
Ｙ空間，Ｕ′空間及びＶ′空間を構成するアドレス空間
を設定し、Ｙ空間がアクセスされたときＧメモリ２５，
Ｒメモリ２６及びＢメモリ２７全ての実メモリ空間がア
クセスされ、Ｕ′空間がアクセスされたときＧメモリ２
５及びＢメモリ２７の２つの実メモリ空間がリードモデ
ィファイライトモードでアクセスされ、Ｖ′空間がアク
セスされたときＧメモリ２５及びＲメモリ２６の２つの
実メモリ空間がリードモディファイライトモードでアク
セスされるようにしたので、Ｙ，Ｕ′，Ｖ′データをそ
のままの形で指定したアドレス空間に書き込むイメージ
でＧメモリ２５，Ｒメモリ２６及びＢメモリ２７に書き
込むことができ、処理速度が速くＣＰＵ２４の負担も少
なくすることができる。
れば、Ｇメモリ２５，Ｒメモリ２６及びＢメモリ２７の
アドレス空間の他に、該アドレス空間と同等の大きさの
Ｙ空間，Ｕ′空間及びＶ′空間を構成するアドレス空間
を設定し、Ｙ空間がアクセスされたときＧメモリ２５，
Ｒメモリ２６及びＢメモリ２７全ての実メモリ空間がア
クセスされ、Ｕ′空間がアクセスされたときＧメモリ２
５及びＢメモリ２７の２つの実メモリ空間がリードモデ
ィファイライトモードでアクセスされ、Ｖ′空間がアク
セスされたときＧメモリ２５及びＲメモリ２６の２つの
実メモリ空間がリードモディファイライトモードでアク
セスされるようにしたので、Ｙ，Ｕ′，Ｖ′データをそ
のままの形で指定したアドレス空間に書き込むイメージ
でＧメモリ２５，Ｒメモリ２６及びＢメモリ２７に書き
込むことができ、処理速度が速くＣＰＵ２４の負担も少
なくすることができる。
【００３６】また、Ｕ′，Ｖ′データを対応するＧメモ
リ２５及びＢメモリ２７，Ｇメモリ２５及びＲメモリ２
６に書き込む際に、リードモディファイライトモードを
使用することにより、従来必要であったＹＵ′Ｖ′バッ
ファ１１の機能をＧメモリ２５，Ｒメモリ２６及びＢメ
モリ２７上で実現することができるため、ハード構成を
簡易化することができる。なお、この発明は上記実施例
に限定されるものではなく、この外その要旨を逸脱しな
い範囲で種々変形して実施することができる。
リ２５及びＢメモリ２７，Ｇメモリ２５及びＲメモリ２
６に書き込む際に、リードモディファイライトモードを
使用することにより、従来必要であったＹＵ′Ｖ′バッ
ファ１１の機能をＧメモリ２５，Ｒメモリ２６及びＢメ
モリ２７上で実現することができるため、ハード構成を
簡易化することができる。なお、この発明は上記実施例
に限定されるものではなく、この外その要旨を逸脱しな
い範囲で種々変形して実施することができる。
【００３７】
【発明の効果】以上詳述したようにこの発明によれば、
簡易な構成で処理時間の短縮化を図り高速処理を可能と
し得る極めて良好なＹＵＶ−ＲＧＢ変換回路を提供する
ことができる。
簡易な構成で処理時間の短縮化を図り高速処理を可能と
し得る極めて良好なＹＵＶ−ＲＧＢ変換回路を提供する
ことができる。
【図１】この発明に係るＹＵＶ−ＲＧＢ変換回路の一実
施例を示すブロック構成図。
施例を示すブロック構成図。
【図２】同実施例のＣＰＵのアドレス空間のアドレスマ
ップを示す図。
ップを示す図。
【図３】同アドレス空間とデジタルキャプテン端末の表
示領域との関係を示す図。
示領域との関係を示す図。
【図４】同実施例の変換ＲＯＭに格納されているデータ
の概要を示す図。
の概要を示す図。
【図５】従来のＹＵ′Ｖ′−ＲＧＢ変換手段を示すブロ
ック構成図。
ック構成図。
１１…ＹＵ′Ｖ′バッファ、１２…Ｙラッチ、１３…
Ｕ′ラッチ、１４…Ｖ′ラッチ、１５…書き込み制御回
路、１６…ＹＵ′Ｖ′−ＲＧＢ変換回路、１７…Ｇメモ
リ、１８…Ｒメモリ、１９…Ｂメモリ、２０…ＣＰＵ、
２１…加算回路、２２…ラッチ、２３…アドレス制御回
路、２４…ＣＰＵ、２５…Ｇメモリ、２６…Ｒメモリ、
２７…Ｂメモリ、２８…制御回路、２９…スリーステー
トバッファ、３０，３１…加算回路、３２，３３…変換
ＲＯＭ、３４，３５…ラッチ、３６，３７…スリーステ
ートバッファ。
Ｕ′ラッチ、１４…Ｖ′ラッチ、１５…書き込み制御回
路、１６…ＹＵ′Ｖ′−ＲＧＢ変換回路、１７…Ｇメモ
リ、１８…Ｒメモリ、１９…Ｂメモリ、２０…ＣＰＵ、
２１…加算回路、２２…ラッチ、２３…アドレス制御回
路、２４…ＣＰＵ、２５…Ｇメモリ、２６…Ｒメモリ、
２７…Ｂメモリ、２８…制御回路、２９…スリーステー
トバッファ、３０，３１…加算回路、３２，３３…変換
ＲＯＭ、３４，３５…ラッチ、３６，３７…スリーステ
ートバッファ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 9/67 Ｚ Ｈ０４Ｎ 1/46 Ｚ
Claims (1)
- 【請求項１】 色信号Ｇ，Ｒ，Ｂにそれぞれ対応して設
けられたＧメモリ，Ｒメモリ及びＢメモリと、これらＧ
メモリ，Ｒメモリ及びＢメモリのアドレス空間の他に、
該アドレス空間と同等の大きさのＹ空間，Ｕ空間及びＶ
空間を構成するアドレス空間を設定し、前記Ｙ空間がア
クセスされたとき前記Ｇメモリ，Ｒメモリ及びＢメモリ
をアクセスし、前記Ｕ空間がアクセスされたとき前記Ｇ
メモリ及びＢメモリをリードモディファイライトモード
でアクセスし、前記Ｖ空間がアクセスされたとき前記Ｇ
メモリ及びＲメモリをリードモディファイライトモード
でアクセスする制御手段と、Ｕデータ及びＶデータに対
して所定のデータ変換処理を行なう変換手段と、この変
換手段の出力データと前記制御手段によって前記Ｇメモ
リ，Ｒメモリ及びＢメモリに書き込まれたデータとを加
算して色信号Ｇ，Ｒ，Ｂを算出する演算手段とを具備し
てなることを特徴とするＹＵＶ−ＲＧＢ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042971A JPH07254993A (ja) | 1994-03-15 | 1994-03-15 | Ｙｕｖ−ｒｇｂ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042971A JPH07254993A (ja) | 1994-03-15 | 1994-03-15 | Ｙｕｖ−ｒｇｂ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254993A true JPH07254993A (ja) | 1995-10-03 |
Family
ID=12650931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042971A Pending JPH07254993A (ja) | 1994-03-15 | 1994-03-15 | Ｙｕｖ−ｒｇｂ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254993A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09154028A (ja) * | 1995-11-30 | 1997-06-10 | Ricoh Co Ltd | 画像処理装置 |
| JPH09154025A (ja) * | 1995-11-29 | 1997-06-10 | Ricoh Co Ltd | 画像処理装置 |
| KR100410401B1 (ko) * | 2001-04-25 | 2003-12-18 | 주식회사 하이닉스반도체 | 적,녹,청 신호의 변환 방법 및 그 장치 |
| JP2013240081A (ja) * | 2005-04-13 | 2013-11-28 | Thomson Licensing | ビデオ符号化および復号化のための方法および装置 |
-
1994
- 1994-03-15 JP JP6042971A patent/JPH07254993A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09154025A (ja) * | 1995-11-29 | 1997-06-10 | Ricoh Co Ltd | 画像処理装置 |
| JPH09154028A (ja) * | 1995-11-30 | 1997-06-10 | Ricoh Co Ltd | 画像処理装置 |
| KR100410401B1 (ko) * | 2001-04-25 | 2003-12-18 | 주식회사 하이닉스반도체 | 적,녹,청 신호의 변환 방법 및 그 장치 |
| JP2013240081A (ja) * | 2005-04-13 | 2013-11-28 | Thomson Licensing | ビデオ符号化および復号化のための方法および装置 |
| JP2015084577A (ja) * | 2005-04-13 | 2015-04-30 | トムソン ライセンシングＴｈｏｍｓｏｎ Ｌｉｃｅｎｓｉｎｇ | ビデオ符号化および復号化のための方法および装置 |
| US10123046B2 (en) | 2005-04-13 | 2018-11-06 | Thomson Licensing | Method and apparatus for video decoding |
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