JPH07255053A - ジグザグスキャン回路 - Google Patents
ジグザグスキャン回路Info
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- JPH07255053A JPH07255053A JP4294894A JP4294894A JPH07255053A JP H07255053 A JPH07255053 A JP H07255053A JP 4294894 A JP4294894 A JP 4294894A JP 4294894 A JP4294894 A JP 4294894A JP H07255053 A JPH07255053 A JP H07255053A
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- JP
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- memory
- pixel data
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- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】この発明は、使用するメモリの容量を削減して
小形化を図り経済的に有利にし得るジグザグスキャン回
路を提供することを目的としている。 【構成】一定の順序でシリアルに伝送される画素データ
を第１のメモリに所定の読み出し順序に対応して設定さ
れたアドレスに順次書き込むとともに、画素データから
非ゼロ係数を検出し非ゼロ係数の画素データが格納され
る第１のメモリのアドレスを第２のメモリ書き込み、第
２のメモリに書き込まれたアドレスを所定の順序に並び
替える。そして、並び替えられた順序で第２のメモリか
らアドレスを順次読み出し、読み出されたアドレスに基
づいて第１のメモリから画素データを読み出すととも
に、第２のメモリから読み出されたアドレスに基づい
て、非ゼロ係数の画素データ相互間に存在するゼロの連
続数を算出する。
小形化を図り経済的に有利にし得るジグザグスキャン回
路を提供することを目的としている。 【構成】一定の順序でシリアルに伝送される画素データ
を第１のメモリに所定の読み出し順序に対応して設定さ
れたアドレスに順次書き込むとともに、画素データから
非ゼロ係数を検出し非ゼロ係数の画素データが格納され
る第１のメモリのアドレスを第２のメモリ書き込み、第
２のメモリに書き込まれたアドレスを所定の順序に並び
替える。そして、並び替えられた順序で第２のメモリか
らアドレスを順次読み出し、読み出されたアドレスに基
づいて第１のメモリから画素データを読み出すととも
に、第２のメモリから読み出されたアドレスに基づい
て、非ゼロ係数の画素データ相互間に存在するゼロの連
続数を算出する。
Description
【０００１】
【産業上の利用分野】この発明は、例えば帯域圧縮処理
が施されたデジタル画像データ等に可変長符号化処理を
施す際に用いられるジグザグスキャン回路の改良に関す
る。
が施されたデジタル画像データ等に可変長符号化処理を
施す際に用いられるジグザグスキャン回路の改良に関す
る。
【０００２】
【従来の技術】周知のように、近年では、電子機器にお
けるデジタル技術が進歩しており、その中でも、伝送や
記録のために、より少ないビットレートでデジタル画像
データを符号化することを目的とした帯域圧縮技術は、
大幅に進歩してきている。この帯域圧縮技術としては、
予測符号化方式や直交符号化方式等（「ＴＶ画像の多次
元処理」吹抜敬彦著，日刊工業新聞社刊参照）の各種方
式が開発されている。
けるデジタル技術が進歩しており、その中でも、伝送や
記録のために、より少ないビットレートでデジタル画像
データを符号化することを目的とした帯域圧縮技術は、
大幅に進歩してきている。この帯域圧縮技術としては、
予測符号化方式や直交符号化方式等（「ＴＶ画像の多次
元処理」吹抜敬彦著，日刊工業新聞社刊参照）の各種方
式が開発されている。
【０００３】これらの符号化処理を施すことによりデジ
タル画像データを帯域圧縮することができるが、この帯
域圧縮処理が施されたデジタル画像データをさらに圧縮
するために、可変長符号化が行なわれる。可変長符号化
は、デジタル画像データをそのデータパターンの発生頻
度に応じてビット幅を変えて符号化するもので、固定の
ビット幅で符号化する方式に比して、ビットレートを大
幅に少なくすることができる。
タル画像データを帯域圧縮することができるが、この帯
域圧縮処理が施されたデジタル画像データをさらに圧縮
するために、可変長符号化が行なわれる。可変長符号化
は、デジタル画像データをそのデータパターンの発生頻
度に応じてビット幅を変えて符号化するもので、固定の
ビット幅で符号化する方式に比して、ビットレートを大
幅に少なくすることができる。
【０００４】可変長符号化における符号語の割り当て方
式の代表的なものとしては、現在のところハフマンの方
法がある。図５は、ハフマン符号の生成過程を示してい
る。まず、図５（ａ）に示すように、複数個（図示の場
合は６個）の情報源信号Ｓ１，Ｓ２，……，Ｓ６（実際
はデータの値）を生起確率の高い順に並べ、生起確率の
最も低い情報源信号２個をまとめて１つの情報源信号に
置き換え、その合成確率（２つの情報源信号の生起確率
の和）を新たな生起確率とする。
式の代表的なものとしては、現在のところハフマンの方
法がある。図５は、ハフマン符号の生成過程を示してい
る。まず、図５（ａ）に示すように、複数個（図示の場
合は６個）の情報源信号Ｓ１，Ｓ２，……，Ｓ６（実際
はデータの値）を生起確率の高い順に並べ、生起確率の
最も低い情報源信号２個をまとめて１つの情報源信号に
置き換え、その合成確率（２つの情報源信号の生起確率
の和）を新たな生起確率とする。
【０００５】そして、再び情報源信号を生起確率の高い
順に並び換え、以上の処理が生起確率に１の記号が残る
まで繰り返し行なわれる。その後、このような処理順序
に基づいて、図５（ｂ）に示すような符号の木を生成
し、その枝別れにしたがって０と１とを割り当てること
により、各情報源信号Ｓ１，Ｓ２，……，Ｓ６に、図５
（ｃ）に示すように符号語が割り付けられる。
順に並び換え、以上の処理が生起確率に１の記号が残る
まで繰り返し行なわれる。その後、このような処理順序
に基づいて、図５（ｂ）に示すような符号の木を生成
し、その枝別れにしたがって０と１とを割り当てること
により、各情報源信号Ｓ１，Ｓ２，……，Ｓ６に、図５
（ｃ）に示すように符号語が割り付けられる。
【０００６】図５（ｃ）から明らかなように、ハフマン
符号化した符号は、生起確率の高いものはビット長が短
く、生起確率の低いものはビット長が長くなり、全体と
してビットレートを少なくすることができるので、デジ
タル画像データに対する可変長符号化処理の標準となり
つつある。
符号化した符号は、生起確率の高いものはビット長が短
く、生起確率の低いものはビット長が長くなり、全体と
してビットレートを少なくすることができるので、デジ
タル画像データに対する可変長符号化処理の標準となり
つつある。
【０００７】ところで、現在では、デジタル画像データ
を帯域圧縮する技術の標準化作業が進められている。こ
れによると、デジタル画像データは、以下に述べるデー
タ処理が施された後にハフマン符号化される。まず、入
力されたデジタル画像データは、図６に示すように、そ
れぞれが水平方向８画素×垂直方向８画素の合計６４画
素でなる複数のブロックに分割された後、各ブロックの
画素データが図７に示すようなジグザグスキャン順序に
基づいてシリアルに変換される。
を帯域圧縮する技術の標準化作業が進められている。こ
れによると、デジタル画像データは、以下に述べるデー
タ処理が施された後にハフマン符号化される。まず、入
力されたデジタル画像データは、図６に示すように、そ
れぞれが水平方向８画素×垂直方向８画素の合計６４画
素でなる複数のブロックに分割された後、各ブロックの
画素データが図７に示すようなジグザグスキャン順序に
基づいてシリアルに変換される。
【０００８】このシリアルに変換された画素データ列
は、図８に示すようになるが、この画素データ列に対し
て、０（ゼロ）の続く回数（ゼロラン）と０でない値
（非ゼロ）とでなる組み合わせが生成される。例えば図
８の例でいえば（１，２）、（０，６）、（２，４）な
る組み合わせができ、この各組み合わせに対してハフマ
ン符号化が行なわれる。
は、図８に示すようになるが、この画素データ列に対し
て、０（ゼロ）の続く回数（ゼロラン）と０でない値
（非ゼロ）とでなる組み合わせが生成される。例えば図
８の例でいえば（１，２）、（０，６）、（２，４）な
る組み合わせができ、この各組み合わせに対してハフマ
ン符号化が行なわれる。
【０００９】ハフマン符号化したデータを８ビット単位
で出力すると（８ビット長変換）、ハフマン符号が可変
長符号であるためデータによって変換時間が可変にな
り、８ビット長変換出力のビットレートは可変になる。
このため、入力ビットレートが一定であるとすると、入
力ビットレートと出力ビットレートとの違いを吸収する
ためには、バッファメモリが必要になる。つまり、上述
したゼロランと非ゼロ値との組み合わせでなるデータを
一旦バッファメモリに格納し、その格納されたデータを
８ビット長変換のビットレートにしたがって読み出し、
ハフマン符号化して８ビット長変換を行なうことにな
る。
で出力すると（８ビット長変換）、ハフマン符号が可変
長符号であるためデータによって変換時間が可変にな
り、８ビット長変換出力のビットレートは可変になる。
このため、入力ビットレートが一定であるとすると、入
力ビットレートと出力ビットレートとの違いを吸収する
ためには、バッファメモリが必要になる。つまり、上述
したゼロランと非ゼロ値との組み合わせでなるデータを
一旦バッファメモリに格納し、その格納されたデータを
８ビット長変換のビットレートにしたがって読み出し、
ハフマン符号化して８ビット長変換を行なうことにな
る。
【００１０】図９は、以上のようなデジタル画像データ
の帯域圧縮処理を行なうための、従来のジグザグスキャ
ン回路を示している。すなわち、入力端子１１に供給さ
れたデジタル画像データは、ＲＡＭ（ランダムアクセス
メモリ）１２，１３，切替スイッチ１４，１５及びアド
レス発生回路１６よりなるジグザグスキャン部１７に供
給されることによって、図６に示したブロック単位に分
割され、図７に示したジグザグスキャン順序に基づいて
図９に示したようなシリアルの画素データ列に変換され
る。
の帯域圧縮処理を行なうための、従来のジグザグスキャ
ン回路を示している。すなわち、入力端子１１に供給さ
れたデジタル画像データは、ＲＡＭ（ランダムアクセス
メモリ）１２，１３，切替スイッチ１４，１５及びアド
レス発生回路１６よりなるジグザグスキャン部１７に供
給されることによって、図６に示したブロック単位に分
割され、図７に示したジグザグスキャン順序に基づいて
図９に示したようなシリアルの画素データ列に変換され
る。
【００１１】この場合、ジグザグスキャンを行なうため
に、２個のＲＡＭ１２，１３を用いている。つまり、図
６に示したブロックの各画素データを一方のＲＡＭ１２
または１３に書き込む場合には、図１０に示す順序で各
画素データの対応するアドレスに書き込み、他方のＲＡ
Ｍ１３または１２からデータを読み出す場合には、図７
に示したつまり図１１に示すジグザグスキャンの順番に
各画素データを読み出している。
に、２個のＲＡＭ１２，１３を用いている。つまり、図
６に示したブロックの各画素データを一方のＲＡＭ１２
または１３に書き込む場合には、図１０に示す順序で各
画素データの対応するアドレスに書き込み、他方のＲＡ
Ｍ１３または１２からデータを読み出す場合には、図７
に示したつまり図１１に示すジグザグスキャンの順番に
各画素データを読み出している。
【００１２】ジグザグスキャン順序で読み出された画素
データは、非ゼロ・ゼロラン分離回路１８によって、図
８に示したような（ゼロラン，非ゼロ係数）でなるデー
タの組み合わせに変換される。この非ゼロ・ゼロラン分
離回路１８の出力データは、ＲＡＭ１９，２０，切替ス
イッチ２１，２２及びアドレス発生回路２３よりなるバ
ッファメモリ部２４に格納され、ハフマン符号化及びバ
イト化の処理に要する時間に対応させて読み出されるこ
とにより、入力ビットレートと出力ビットレートとの違
いを吸収されて出力端子２５から取り出される。
データは、非ゼロ・ゼロラン分離回路１８によって、図
８に示したような（ゼロラン，非ゼロ係数）でなるデー
タの組み合わせに変換される。この非ゼロ・ゼロラン分
離回路１８の出力データは、ＲＡＭ１９，２０，切替ス
イッチ２１，２２及びアドレス発生回路２３よりなるバ
ッファメモリ部２４に格納され、ハフマン符号化及びバ
イト化の処理に要する時間に対応させて読み出されるこ
とにより、入力ビットレートと出力ビットレートとの違
いを吸収されて出力端子２５から取り出される。
【００１３】しかしながら、上記のような従来のジグザ
グスキャン回路では、ジグザグスキャン部１７とバッフ
ァメモリ部２４とに、それぞれＲＡＭ１２，１３及び１
９，２０を備える必要があるので、構成が大型化し経済
的にも不利になるという問題が生じている。
グスキャン回路では、ジグザグスキャン部１７とバッフ
ァメモリ部２４とに、それぞれＲＡＭ１２，１３及び１
９，２０を備える必要があるので、構成が大型化し経済
的にも不利になるという問題が生じている。
【００１４】この場合、もし、バッファメモリ部２４を
設けずにジグザグスキャン部１７のＲＡＭ１２，１３か
ら直接、ハフマン符号化するためのデータを取り出すよ
うにすると、ゼロでないデータの間隔があいていると、
ハフマン符号化及びバイト化の処理が飛び飛びになって
しまい、特にゼロでないデータがブロックの最後付近に
かたまっている場合、処理時間がそのブロックに割り当
てられた時間を越えてしまうことになり処理が複雑にな
る。
設けずにジグザグスキャン部１７のＲＡＭ１２，１３か
ら直接、ハフマン符号化するためのデータを取り出すよ
うにすると、ゼロでないデータの間隔があいていると、
ハフマン符号化及びバイト化の処理が飛び飛びになって
しまい、特にゼロでないデータがブロックの最後付近に
かたまっている場合、処理時間がそのブロックに割り当
てられた時間を越えてしまうことになり処理が複雑にな
る。
【００１５】
【発明が解決しようとする課題】以上のように、従来の
ジグザグスキャン回路では、ジグザグスキャンのためと
入出力バッファのためとにそれぞれＲＡＭを必要とする
ので、構成が大型化し経済的な不利を招くという問題を
有している。
ジグザグスキャン回路では、ジグザグスキャンのためと
入出力バッファのためとにそれぞれＲＡＭを必要とする
ので、構成が大型化し経済的な不利を招くという問題を
有している。
【００１６】そこで、この発明は上記事情を考慮してな
されたもので、使用するメモリの容量を削減して小形化
を図り経済的に有利にし得る極めて良好なジグザグスキ
ャン回路を提供することを目的とする。
されたもので、使用するメモリの容量を削減して小形化
を図り経済的に有利にし得る極めて良好なジグザグスキ
ャン回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】この発明に係るジグザグ
スキャン回路は、それぞれが複数の画素でなる複数のブ
ロックに分割され、該ブロックを構成する各画素データ
が一定の順序でシリアルに伝送される画像データが入力
される第１のメモリと、この第１のメモリ内に所定の読
み出し順序に対応して設定されたアドレスに、入力され
た各画素データを順次書き込む書き込み制御手段と、画
像データが入力されブロックを構成する各画素データか
ら非ゼロ係数を検出する検出手段と、この検出手段の検
出出力に基づいて、検出された非ゼロ係数の画素データ
が格納される第１のメモリのアドレスが書き込まれる第
２のメモリと、この第２のメモリに書き込まれたアドレ
スを所定の順序に並び替える並び替え手段と、この並び
替え手段によって並び替えられた順序で第２のメモリに
格納されたアドレスを順次読み出す第１の読み出し制御
手段と、この第１の読み出し制御手段によって第２のメ
モリから読み出されたアドレスに基づいて、第１のメモ
リに格納された画素データを読み出す第２の読み出し制
御手段と、第１の読み出し制御手段によって第２のメモ
リから読み出されたアドレスに基づいて、非ゼロ係数の
画素データ相互間に存在するゼロの連続数を算出する演
算手段とを備え、第２の読み出し制御手段によって第１
のメモリから読み出された画素データと、演算手段で算
出されたゼロの連続数とを組み合わせたデータを可変長
符号化処理に供させるように構成している。
スキャン回路は、それぞれが複数の画素でなる複数のブ
ロックに分割され、該ブロックを構成する各画素データ
が一定の順序でシリアルに伝送される画像データが入力
される第１のメモリと、この第１のメモリ内に所定の読
み出し順序に対応して設定されたアドレスに、入力され
た各画素データを順次書き込む書き込み制御手段と、画
像データが入力されブロックを構成する各画素データか
ら非ゼロ係数を検出する検出手段と、この検出手段の検
出出力に基づいて、検出された非ゼロ係数の画素データ
が格納される第１のメモリのアドレスが書き込まれる第
２のメモリと、この第２のメモリに書き込まれたアドレ
スを所定の順序に並び替える並び替え手段と、この並び
替え手段によって並び替えられた順序で第２のメモリに
格納されたアドレスを順次読み出す第１の読み出し制御
手段と、この第１の読み出し制御手段によって第２のメ
モリから読み出されたアドレスに基づいて、第１のメモ
リに格納された画素データを読み出す第２の読み出し制
御手段と、第１の読み出し制御手段によって第２のメモ
リから読み出されたアドレスに基づいて、非ゼロ係数の
画素データ相互間に存在するゼロの連続数を算出する演
算手段とを備え、第２の読み出し制御手段によって第１
のメモリから読み出された画素データと、演算手段で算
出されたゼロの連続数とを組み合わせたデータを可変長
符号化処理に供させるように構成している。
【００１８】
【作用】上記のような構成によれば、まず、一定の順序
でシリアルに伝送される画素データを第１のメモリ内に
所定の読み出し順序に対応して設定されたアドレスに順
次書き込むとともに、画素データ中から非ゼロ係数を検
出し、その非ゼロ係数の画素データが格納される第１の
メモリのアドレスを第２のメモリに書き込み、第２のメ
モリに書き込まれたアドレスを所定の順序に並び替え
る。そして、並び替えられた順序で第２のメモリに格納
されたアドレスを順次読み出し、この読み出されたアド
レスに基づいて、第１のメモリから非ゼロ係数の画素デ
ータのみを読み出すとともに、第２のメモリから読み出
されたアドレスに基づいて、非ゼロ係数の画素データ相
互間に存在するゼロの連続数を算出し、非ゼロ係数と組
み合わせるようにしたので、使用する第１及び第２のメ
モリの容量を削減して小形化を図り経済的にも有利にす
ることができる。
でシリアルに伝送される画素データを第１のメモリ内に
所定の読み出し順序に対応して設定されたアドレスに順
次書き込むとともに、画素データ中から非ゼロ係数を検
出し、その非ゼロ係数の画素データが格納される第１の
メモリのアドレスを第２のメモリに書き込み、第２のメ
モリに書き込まれたアドレスを所定の順序に並び替え
る。そして、並び替えられた順序で第２のメモリに格納
されたアドレスを順次読み出し、この読み出されたアド
レスに基づいて、第１のメモリから非ゼロ係数の画素デ
ータのみを読み出すとともに、第２のメモリから読み出
されたアドレスに基づいて、非ゼロ係数の画素データ相
互間に存在するゼロの連続数を算出し、非ゼロ係数と組
み合わせるようにしたので、使用する第１及び第２のメ
モリの容量を削減して小形化を図り経済的にも有利にす
ることができる。
【００１９】
【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１において、入力端子２６に
は、ブロック単位の画素データが、図１０に示した順序
でシリアルに供給されている。つまり、図２に示すよう
な画素データを有するブロックであるとすれば、各画素
データは、図３（ａ）に示すような順序のシリアルな画
素データ列として、入力端子２６に供給されることにな
る。この入力端子２６に供給された画素データ列は、切
替スイッチ２７によりＲＡＭ(A)-1 ２８ａ及びＲＡＭ
(A)-2 ２８ｂに選択的に供給されるとともに、非ゼロ検
出回路２９に供給される。
照して詳細に説明する。図１において、入力端子２６に
は、ブロック単位の画素データが、図１０に示した順序
でシリアルに供給されている。つまり、図２に示すよう
な画素データを有するブロックであるとすれば、各画素
データは、図３（ａ）に示すような順序のシリアルな画
素データ列として、入力端子２６に供給されることにな
る。この入力端子２６に供給された画素データ列は、切
替スイッチ２７によりＲＡＭ(A)-1 ２８ａ及びＲＡＭ
(A)-2 ２８ｂに選択的に供給されるとともに、非ゼロ検
出回路２９に供給される。
【００２０】ＲＡＭ(A)-1 ２８ａ及びＲＡＭ(A)-2 ２８
ｂは、アドレス発生回路３０から出力される書き込みア
ドレスに基づいて、シリアルに入力された画素データ
が、図１１に示したジグザグスキャン順序に対応したア
ドレスに書き込まれるように制御される。つまり、図３
（ａ）に示すように、０，０，４，０，０，０，０，
２，０，０，０，０，０，０，０，６，０，０，……な
る順序でシリアルに画素データが供給された場合、図３
（ｂ）に示すように各画素データがそれぞれ、１，５，
６，１４，１５，２７，２８，２，４，７，１３，１
６，２６，２９，４２，３，８，１２，……なるアドレ
スに書き込まれる。
ｂは、アドレス発生回路３０から出力される書き込みア
ドレスに基づいて、シリアルに入力された画素データ
が、図１１に示したジグザグスキャン順序に対応したア
ドレスに書き込まれるように制御される。つまり、図３
（ａ）に示すように、０，０，４，０，０，０，０，
２，０，０，０，０，０，０，０，６，０，０，……な
る順序でシリアルに画素データが供給された場合、図３
（ｂ）に示すように各画素データがそれぞれ、１，５，
６，１４，１５，２７，２８，２，４，７，１３，１
６，２６，２９，４２，３，８，１２，……なるアドレ
スに書き込まれる。
【００２１】また、非ゼロ検出回路２９は、シリアルに
入力された画素データ中から非ゼロ係数（図３の例の場
合４，２，６，……）の有無を検出するもので、図３
（ｃ）に示すように、通常Ｌ（ロー）レベルで非ゼロ係
数が検出されたときＨ（ハイ）レベルとなる検出信号を
発生している。そして、この非ゼロ検出回路２９から出
力される検出信号は、上記ＲＡＭ(A)-1 ２８ａ及びＲＡ
Ｍ(A)-2 ２８ｂとペアになっているＲＡＭ(B)-1 ３１ａ
及びＲＡＭ(B)-2 ３１ｂに供給される。
入力された画素データ中から非ゼロ係数（図３の例の場
合４，２，６，……）の有無を検出するもので、図３
（ｃ）に示すように、通常Ｌ（ロー）レベルで非ゼロ係
数が検出されたときＨ（ハイ）レベルとなる検出信号を
発生している。そして、この非ゼロ検出回路２９から出
力される検出信号は、上記ＲＡＭ(A)-1 ２８ａ及びＲＡ
Ｍ(A)-2 ２８ｂとペアになっているＲＡＭ(B)-1 ３１ａ
及びＲＡＭ(B)-2 ３１ｂに供給される。
【００２２】ＲＡＭ(B)-1 ３１ａ及びＲＡＭ(B)-2 ３１
ｂは、Ｈレベルの検出信号が供給されたとき、つまり非
ゼロ係数が検出されたとき、その非ゼロ係数の位置する
アドレスが書き込まれるように制御される。つまり、図
３（ａ）に示すように、０，０，４，０，０，０，０，
２，０，０，０，０，０，０，０，６，０，０，……な
る順序でシリアルに画素データが供給された場合、図３
（ｄ）に示すように、その中の非ゼロ係数である４，
２，６，……に対応するアドレス６，２，３，……が書
き込まれる。
ｂは、Ｈレベルの検出信号が供給されたとき、つまり非
ゼロ係数が検出されたとき、その非ゼロ係数の位置する
アドレスが書き込まれるように制御される。つまり、図
３（ａ）に示すように、０，０，４，０，０，０，０，
２，０，０，０，０，０，０，０，６，０，０，……な
る順序でシリアルに画素データが供給された場合、図３
（ｄ）に示すように、その中の非ゼロ係数である４，
２，６，……に対応するアドレス６，２，３，……が書
き込まれる。
【００２３】すると、ＲＡＭ(A) ２８ａ，２８ｂとＲＡ
Ｍ(B) ３１ａ，３１ｂとに書き込まれた内容は、図４
（ａ）に示すようになる。その後、ＲＡＭ(B)-1 ３１ａ
及びＲＡＭ(B)-2 ３１ｂに書き込まれた内容を、並び替
え回路３２によって小さい順に並び替えることにより、
ＲＡＭ(A) ２８ａ，２８ｂとＲＡＭ(B) ３１ａ，３１ｂ
との内容を、図４（ｂ）に示すように書き替える（この
場合、ＲＡＭ(A) ２８ａ，２８ｂの内容は変わっていな
い）。
Ｍ(B) ３１ａ，３１ｂとに書き込まれた内容は、図４
（ａ）に示すようになる。その後、ＲＡＭ(B)-1 ３１ａ
及びＲＡＭ(B)-2 ３１ｂに書き込まれた内容を、並び替
え回路３２によって小さい順に並び替えることにより、
ＲＡＭ(A) ２８ａ，２８ｂとＲＡＭ(B) ３１ａ，３１ｂ
との内容を、図４（ｂ）に示すように書き替える（この
場合、ＲＡＭ(A) ２８ａ，２８ｂの内容は変わっていな
い）。
【００２４】次に、ＲＡＭ(A) ２８ａ，２８ｂ及びＲＡ
Ｍ(B) ３１ａ，３１ｂからの画素データの読み出しにつ
いて説明する。まず、アドレス発生回路３０から出力さ
れる読み出しアドレスに基づいて、ＲＡＭ(B) ３１ａ，
３１ｂのアドレス１からそこに書き込まれたアドレス２
を読み出し、この読み出したアドレス２を用いてＲＡＭ
(A) ２８ａ，２８ｂのアドレス２からそこに書き込まれ
た画素データ２を読み出す。以下同様にして、ＲＡＭ
(A) ２８ａ，２８ｂから非ゼロ係数の画素データ６，
４，……が順次読み出される。
Ｍ(B) ３１ａ，３１ｂからの画素データの読み出しにつ
いて説明する。まず、アドレス発生回路３０から出力さ
れる読み出しアドレスに基づいて、ＲＡＭ(B) ３１ａ，
３１ｂのアドレス１からそこに書き込まれたアドレス２
を読み出し、この読み出したアドレス２を用いてＲＡＭ
(A) ２８ａ，２８ｂのアドレス２からそこに書き込まれ
た画素データ２を読み出す。以下同様にして、ＲＡＭ
(A) ２８ａ，２８ｂから非ゼロ係数の画素データ６，
４，……が順次読み出される。
【００２５】そして、ＲＡＭ(A) ２８ａ，２８ｂから読
み出された非ゼロ係数の画素データは、切替スイッチ３
３を介して出力端子３４から取り出される。一方、ＲＡ
Ｍ(B) ３１ａ，３１ｂから読み出されたアドレス２，
３，６，……は、ゼロラン数算出回路３５に供給される
ことにより、ゼロラン数の算出に供される。ゼロラン数
Ｘは、現在ＲＡＭ(A) ２８ａ，２８ｂから非ゼロ係数を
読み出したアドレスをＹとし、その前にＲＡＭ(A) ２８
ａ，２８ｂから非ゼロ係数を読み出したアドレスをＹ′
とすると、 Ｘ＝Ｙ−Ｙ′−１ で算出される。
み出された非ゼロ係数の画素データは、切替スイッチ３
３を介して出力端子３４から取り出される。一方、ＲＡ
Ｍ(B) ３１ａ，３１ｂから読み出されたアドレス２，
３，６，……は、ゼロラン数算出回路３５に供給される
ことにより、ゼロラン数の算出に供される。ゼロラン数
Ｘは、現在ＲＡＭ(A) ２８ａ，２８ｂから非ゼロ係数を
読み出したアドレスをＹとし、その前にＲＡＭ(A) ２８
ａ，２８ｂから非ゼロ係数を読み出したアドレスをＹ′
とすると、 Ｘ＝Ｙ−Ｙ′−１ で算出される。
【００２６】例えば上記のように、ＲＡＭ(B) ３１ａ，
３１ｂのアドレス１からアドレス２を読み出し、この読
み出したアドレス２を用いてＲＡＭ(A) ２８ａ，２８ｂ
から画素データ２を読み出した場合、このときのゼロラ
ン数は、２−０−１＝１となる。以下同様にして、ゼロ
ラン数算出回路３５からゼロラン数０，２，……が順次
算出される。
３１ｂのアドレス１からアドレス２を読み出し、この読
み出したアドレス２を用いてＲＡＭ(A) ２８ａ，２８ｂ
から画素データ２を読み出した場合、このときのゼロラ
ン数は、２−０−１＝１となる。以下同様にして、ゼロ
ラン数算出回路３５からゼロラン数０，２，……が順次
算出される。
【００２７】そして、ゼロラン数算出回路３５で算出さ
れたゼロラン数は、ＲＡＭ(A) ２８ａ，２８ｂから読み
出された非ゼロ係数の画素データに対応するタイミング
で出力端子３６から取り出される。
れたゼロラン数は、ＲＡＭ(A) ２８ａ，２８ｂから読み
出された非ゼロ係数の画素データに対応するタイミング
で出力端子３６から取り出される。
【００２８】このため、出力端子３４，３６からは、前
述したゼロラン数と非ゼロ係数とを組み合わせたデータ
（１，２）、（０，６）、（２，４）……が取り出され
ることになり、次段のハフマン符号化処理及びバイト化
処理に供される。
述したゼロラン数と非ゼロ係数とを組み合わせたデータ
（１，２）、（０，６）、（２，４）……が取り出され
ることになり、次段のハフマン符号化処理及びバイト化
処理に供される。
【００２９】上記の実施例によれば、まず、画素データ
をＲＡＭ(A) ２８ａ，２８ｂのジグザグスキャン順序に
対応したアドレスに書き込むとともに、ＲＡＭ(B) ３１
ａ，３１ｂに画素データの非ゼロ係数の位置するアドレ
スを書き込み、ＲＡＭ(A) ２８ａ，２８ｂ及びＲＡＭ
(B) ３１ａ，３１ｂが読み出し動作に移る前に、ＲＡＭ
(B) ３１ａ，３１ｂに書き込まれたアドレスを小さい順
に並び替える。
をＲＡＭ(A) ２８ａ，２８ｂのジグザグスキャン順序に
対応したアドレスに書き込むとともに、ＲＡＭ(B) ３１
ａ，３１ｂに画素データの非ゼロ係数の位置するアドレ
スを書き込み、ＲＡＭ(A) ２８ａ，２８ｂ及びＲＡＭ
(B) ３１ａ，３１ｂが読み出し動作に移る前に、ＲＡＭ
(B) ３１ａ，３１ｂに書き込まれたアドレスを小さい順
に並び替える。
【００３０】その後、ＲＡＭ(B) ３１ａ，３１ｂに書き
込まれたアドレスを読み出し、そのアドレスに基づいて
ＲＡＭ(A) ２８ａ，２８ｂから非ゼロ係数の画素データ
のみを読み出すとともに、ＲＡＭ(B) ３１ａ，３１ｂか
ら読み出されたアドレスを用いてゼロラン数を算出し、
非ゼロ係数と組み合わせるようにしたので、１組のＲＡ
Ｍ(A) ２８ａ，２８ｂ及びＲＡＭ(B) ３１ａ，３１ｂに
よって、ジグザグスキャンの機能とバッファメモリの機
能とを兼ねることができ、使用するメモリの容量を削減
して小形化を図り経済的にも有利にすることができる。
込まれたアドレスを読み出し、そのアドレスに基づいて
ＲＡＭ(A) ２８ａ，２８ｂから非ゼロ係数の画素データ
のみを読み出すとともに、ＲＡＭ(B) ３１ａ，３１ｂか
ら読み出されたアドレスを用いてゼロラン数を算出し、
非ゼロ係数と組み合わせるようにしたので、１組のＲＡ
Ｍ(A) ２８ａ，２８ｂ及びＲＡＭ(B) ３１ａ，３１ｂに
よって、ジグザグスキャンの機能とバッファメモリの機
能とを兼ねることができ、使用するメモリの容量を削減
して小形化を図り経済的にも有利にすることができる。
【００３１】例えば図９に示した従来回路では、ＲＡＭ
１２，１３の容量としてそれぞれ１１ビット×６４バイ
トが必要で、ＲＡＭ１９，２０の容量としてそれぞれ１
５ビット×６４バイトが必要であり、合計すると１１ビ
ット×６４バイト×２＋１５ビット×６４バイト×２＝
３３２８ビットの容量が必要であったのに対し、図１に
示した実施例では、ＲＡＭ(A) ２８ａ，２８ｂの容量と
してそれぞれ１１ビット×６４バイトで、ＲＡＭ(B) ３
１ａ，３１ｂの容量としてそれぞれ６ビット×６４バイ
トでよく、合計すると１１ビット×６４バイト×２＋６
ビット×６４バイト×２＝２１７６ビットの容量とな
り、１１５２ビット分もの容量を削減することができ
る。なお、この発明は上記実施例に限定されるものでは
なく、この外その要旨を逸脱しない範囲で種々変形して
実施することができる。
１２，１３の容量としてそれぞれ１１ビット×６４バイ
トが必要で、ＲＡＭ１９，２０の容量としてそれぞれ１
５ビット×６４バイトが必要であり、合計すると１１ビ
ット×６４バイト×２＋１５ビット×６４バイト×２＝
３３２８ビットの容量が必要であったのに対し、図１に
示した実施例では、ＲＡＭ(A) ２８ａ，２８ｂの容量と
してそれぞれ１１ビット×６４バイトで、ＲＡＭ(B) ３
１ａ，３１ｂの容量としてそれぞれ６ビット×６４バイ
トでよく、合計すると１１ビット×６４バイト×２＋６
ビット×６４バイト×２＝２１７６ビットの容量とな
り、１１５２ビット分もの容量を削減することができ
る。なお、この発明は上記実施例に限定されるものでは
なく、この外その要旨を逸脱しない範囲で種々変形して
実施することができる。
【００３２】
【発明の効果】以上詳述したようにこの発明によれば、
使用するメモリの容量を削減して小形化を図り経済的に
有利にし得る極めて良好なジグザグスキャン回路を提供
することができる。
使用するメモリの容量を削減して小形化を図り経済的に
有利にし得る極めて良好なジグザグスキャン回路を提供
することができる。
【図１】この発明に係るジグザグスキャン回路の一実施
例を示すブロック構成図。
例を示すブロック構成図。
【図２】同実施例における入力データの例を説明するた
めに示す図。
めに示す図。
【図３】同実施例の動作を説明するために示すタイミン
グ図。
グ図。
【図４】同実施例におけるＲＡＭの記憶内容を説明する
ために示す図。
ために示す図。
【図５】ハフマン符号の生成過程を説明するために示す
図。
図。
【図６】デジタル画像データの１ブロックを説明するた
めに示す図。
めに示す図。
【図７】１ブロックのジグザグスキャン順序を説明する
ために示す図。
ために示す図。
【図８】ジグザグスキャンにより変換されたシリアルデ
ータを示す図。
ータを示す図。
【図９】従来のジグザグスキャン回路を示すブロック構
成図。
成図。
【図１０】同従来回路における画素データの書き込み順
序を説明するために示す図。
序を説明するために示す図。
【図１１】同従来回路における画素データの読み出し順
序を説明するために示す図。
序を説明するために示す図。
１１…入力端子、１２，１３…ＲＡＭ、１４，１５…切
替スイッチ、１６…アドレス発生回路、１７…ジグザグ
スキャン部、１８…非ゼロ・ゼロラン分離回路、１９，
２０…ＲＡＭ、２１，２２…切替スイッチ、２３…アド
レス発生回路、２４…バッファメモリ部、２５…出力端
子、２６…入力端子、２７…切替スイッチ、２８ａ…Ｒ
ＡＭ(A)-1 、２８ｂ…ＲＡＭ(A)-2 、２９…非ゼロ検出
回路、３０…アドレス発生回路、３１ａ…ＲＡＭ(B)-1
、３１ｂ…ＲＡＭ(B)-2 、３２…並び替え回路、３３
…切替スイッチ、３４…出力端子、３５…ゼロラン数算
出回路、３６…出力端子。
替スイッチ、１６…アドレス発生回路、１７…ジグザグ
スキャン部、１８…非ゼロ・ゼロラン分離回路、１９，
２０…ＲＡＭ、２１，２２…切替スイッチ、２３…アド
レス発生回路、２４…バッファメモリ部、２５…出力端
子、２６…入力端子、２７…切替スイッチ、２８ａ…Ｒ
ＡＭ(A)-1 、２８ｂ…ＲＡＭ(A)-2 、２９…非ゼロ検出
回路、３０…アドレス発生回路、３１ａ…ＲＡＭ(B)-1
、３１ｂ…ＲＡＭ(B)-2 、３２…並び替え回路、３３
…切替スイッチ、３４…出力端子、３５…ゼロラン数算
出回路、３６…出力端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/417
Claims (1)
- 【請求項１】 それぞれが複数の画素でなる複数のブロ
ックに分割され、該ブロックを構成する各画素データが
一定の順序でシリアルに伝送される画像データが入力さ
れる第１のメモリと、この第１のメモリ内に所定の読み
出し順序に対応して設定されたアドレスに、入力された
各画素データを順次書き込む書き込み制御手段と、前記
画像データが入力され前記ブロックを構成する各画素デ
ータから非ゼロ係数を検出する検出手段と、この検出手
段の検出出力に基づいて、検出された非ゼロ係数の画素
データが格納される前記第１のメモリのアドレスが書き
込まれる第２のメモリと、この第２のメモリに書き込ま
れたアドレスを所定の順序に並び替える並び替え手段
と、この並び替え手段によって並び替えられた順序で前
記第２のメモリに格納されたアドレスを順次読み出す第
１の読み出し制御手段と、この第１の読み出し制御手段
によって前記第２のメモリから読み出されたアドレスに
基づいて、前記第１のメモリに格納された画素データを
読み出す第２の読み出し制御手段と、前記第１の読み出
し制御手段によって前記第２のメモリから読み出された
アドレスに基づいて、非ゼロ係数の画素データ相互間に
存在するゼロの連続数を算出する演算手段とを具備し、
前記第２の読み出し制御手段によって前記第１のメモリ
から読み出された画素データと、前記演算手段で算出さ
れたゼロの連続数とを組み合わせたデータを可変長符号
化処理に供させるように構成してなることを特徴とする
ジグザグスキャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294894A JPH07255053A (ja) | 1994-03-15 | 1994-03-15 | ジグザグスキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294894A JPH07255053A (ja) | 1994-03-15 | 1994-03-15 | ジグザグスキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07255053A true JPH07255053A (ja) | 1995-10-03 |
Family
ID=12650247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4294894A Pending JPH07255053A (ja) | 1994-03-15 | 1994-03-15 | ジグザグスキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07255053A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100399833C (zh) * | 2004-04-06 | 2008-07-02 | C&S技术有限公司 | 使用最后非零检测电路的高速图像压缩设备 |
| JP2012500508A (ja) * | 2008-08-15 | 2012-01-05 | トムソン ライセンシング | 係数ブロックにおける有意な係数の位置の符号化によるビデオ符号化 |
-
1994
- 1994-03-15 JP JP4294894A patent/JPH07255053A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100399833C (zh) * | 2004-04-06 | 2008-07-02 | C&S技术有限公司 | 使用最后非零检测电路的高速图像压缩设备 |
| JP2012500508A (ja) * | 2008-08-15 | 2012-01-05 | トムソン ライセンシング | 係数ブロックにおける有意な係数の位置の符号化によるビデオ符号化 |
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