JPH07262005A

JPH07262005A - 拡張されたオペランドバイパスシステム

Info

Publication number: JPH07262005A
Application number: JP3276095A
Authority: JP
Inventors: V Argade Pramod; ヴェイサントアーゲードプラモド
Original assignee: American Telephone and Telegraph Co Inc; AT&T Corp
Current assignee: AT&T Corp
Priority date: 1994-02-22
Filing date: 1995-02-22
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】タイミング状況に関して改良されたパイプラ
イン結合されたマイクロプロセッサから構成されるマイ
クロプロセッサが開示される。【構成】このパイプライン結合されたマイクロプロセ
ッサは拡張されたオペランドバイパスメカニズムを含
む。同様にして、パイプライン結合されたマイクロプロ
セッサ内でオペランドをバスパスするための方法が開示
されるが、この方法は、ある実行されたマイクロプロセ
ッサインストラクションに対する演算論理ユニット（Ａ
ＬＵ）（例えば、２００）の出力信号をパイプライン結
合されたマイクロプロセッサの結果レジスタ段内のレジ
スタ（例えば、５１０）内にパイプライン結合されたマ
イクロプロセッサの１クロックサイクル期間以上格納す
るステップを含む。ＲＲ段からの信号を後続のインスト
ラクションに対するオペランドとして、それら信号を生
成した先行のインストラクションが実行を終了した（ク
ロックアウトした）後であっても転送可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサ、よ
り詳細には、パイプライン結合されたマイクロプロセッ
サに関する。

【０００２】

【従来の技術】マイクロプロセッサ、例えば、デジタル
信号プロセッサは、コード化されたインストラクショ
ン、例えば、コンピュータコードをオブジェクトコード
の形式にて実行する。この背景においては、オブジェク
トコードは、デジタル信号プロセッサ或はマイクロプロ
セッサの動作を制御するビット或はインストラクション
信号の形式のマシンにて実行可能なデジタル信号から構
成される。このオブジェクトコード或はインストラクシ
ョン信号が、デジタル信号プロセッサ或はマイクロプロ
セッサが指令するためにプロセッサに直接に提供され、
或はより高い水準のコンピュータプログラミング言語を
オブジェクトコードインストラクション信号に翻訳する
ことによって得られる。これらオブジェクトコードイン
ストラクション信号は、次に、典型的には、デジタル信
号プロセッサ或はマイクロプロセッサによって、復号さ
れ、実行される。従って、典型的には、オブジェクトコ
ードインストラクションの実行と関連するステップに
は：オブジェクトコードインストラクション信号をメモ
リから取り出すステップ、これらインストラクション信
号を復号し、これら信号を演算／論理動作の実行のため
に適当な形式にてプロセッサに提供するステップ、及び
復号されたインストラクション信号を実行するステップ
が含まれる。さらに、復号されたインストラクション信
号を実行するステップには：取り出されるべきオペラン
ドのアドレスの位置を見つけるサブステップ、これらオ
ペランドを得る或は取り出すサブステップ、これらオペ
ランドに関して選択された動作を遂行するサブステッ
プ、及びそれらオペランドに関して遂行された動作の結
果を格納するサブステップが含まれる。

【０００３】マイクロプロセッサ、例えば、デジタル信
号プロセッサの速度性能を向上させる一つの方法は、こ
れら一巡のステップをパイプライン結合する方法であ
る。パイプライン結合されたデジタル信号プロセッサ或
はマイクロプロセッサの一例が、１９９２年８月１１日
付けで付与され、本発明の譲受人に譲渡された、Argade
による『Multiplier Signed and Unsigned Overflow Fl
ags 』という名称の合衆国特許第５，１３８，５７０号
において開示されている。典型的には、パイプライン結
合されたデジタル信号プロセッサ或はマイクロプロセッ
サにおいては、インストラクションは、２段はそれ以上
の段のパイプライン、例えば、３段のパイプライン内で
復号された後に実行される。３段実行ユニットの場合
は、そのパイプラインの３段実行ユニット或は実行部分
の第一の段は、インストラクションレジスタ（ＩＲ）段
と称される。この段は、復号器ユニットから実行のため
に復号されたインストラクション信号を得て、取り出さ
れるべきオペランドの有効メモリアドレス位置を形成す
る。これはまた、それらオペランドに関して遂行される
べき動作の結果を格納するための宛先メモリ位置のアド
レスを形成する。パイプラインの実行ユニットの第二の
段はオペランドレジスタ（ＯＲ）段と称される。この段
は、復号されたインストラクション命令に基づいて遂行
されるべき動作を決定し、オペランドを取り出し、そし
て、これらオペランドに関して選択された演算／論理動
作を遂行する。パイプラインの実行ユニットの第三の段
は、結果レジスタ（ＲＲ）段と称される。この段は、こ
れらオペランドに関して遂行された動作の結果をメモリ
内の指定された宛先アドレス位置に格納する。

【０００４】パイプライン結合されたデジタル信号プロ
セッサ或はマイクロプロセッサにおいては、後続の或は
第二のインストラクションが先行の或は第一のインスト
ラクションの結果をオペランドとして使用することが度
々発生する。このような状況においては、パイプライン
の性質上、パイプラインの実行ユニット内の一つの段が
その動作をもう一つの段の動作が完了する前に完了する
ことに起因するタイミング問題が発生する。例えば、後
続のインストラクションがＩＲ段の動作を制御するよう
なクロックサイクルにおいては、ＩＲ段が前の或は先行
のインストラクションの結果の位置の取り出しを試みる
が、その結果がまだ格納されてないような場合が生じ
る。つまり、先行インストラクションが、例えば、ＲＲ
段の手前のパイプライン段内の実行を終えていない場合
がある。同様にして、インストラクションがＯＲ段内に
あり、ＯＲ段がオペランドとして先行のインストラクシ
ョンの結果を取り出すことを試みるが、これがまだメモ
リ内に格納されてない場合もある。これらタイミング問
題は、典型的には、オペランドバイパスメカニズムによ
って扱われる。これに関しては、例えば、IEEE Compute
r Society による主催で１９９３年２月２２−２６に開
催されたCompcon Spring'93 に発表のHobbitによる論文
『A High-performance,low-power microprocessor 』、
及び１９８７年６月２−５日に開催のThe 14th Annual
Symposium on Computer Architecture の議事録にDitre
lとMcellan によって掲載の論文『The Hardware Archit
ectureof the Crisp Machine』を参照されたい。

【０００５】

【発明が解決しようとする課題】もう一つの全く異なる
タイミグ状況が発生するが、この状況においては、パイ
プライン内でインストラクションが時間的に離され、結
果として、第一のインストラクションがパイプラインか
ら“クロックアウト”されるために、第二のインストラ
クションが第一のインストラクションに対する結果をメ
モリから取り出す必要性が生じる。従って、この後者の
タイミグ状況を扱うための方法或はメカニズムが必要と
される。

【０００６】

【課題を解決するための手段】簡単に述べると、本発明
の一つの実施例においては、マイクロプロセッサは、パ
イプライン結合されたマイクロプロセッサから構成され
る。このパイプライン結合されたマイクロプロセッサ
は、拡張されたオペランドバイパスメカニズムを含む。
同様にして、本発明によるパイプライン結合されたマイ
クロプロセッサ内で使用されるオペランドをバスパスす
るための方法は、一つの実行されたマイクロプロセッサ
インストラクションに対する演算論理ユニット（ＡＬ
Ｕ）の出力信号をパイプライン結合されたマイクロプロ
セッサの結果レジスタ段内のレジスタ内にパイプライン
結合されたマイクロプロセッサの１クロックサイクル期
間以上格納するステップを含む。

【０００７】本発明として考慮される主題事項は、この
説明の特許請求の範囲によって具体的に個別に請求され
る。但し、本発明、つまり、本発明の構成と動作の方法
の両者、及び本発明の目的、特徴、利益は、以下の詳細
な説明を付随の図面と照らし合わせて読むことによって
さらに良く理解できるものである。

【０００８】

【実施例】図２はパイプライン結合されたデジタル信号
プロセッサ（ＤＳＰ）或はマイクロプロセッサの実行ユ
ニットの一つの実施例の略図である。図示されるよう
に、マイクロプロセッサ５０は、ＩＲ段内のインストラ
クションレジスタ（ＩＲ）３１０と３２０、ＯＲ段内の
オペランドレジスタ（ＯＲ）４１０、４２０、演算論理
ユニット（ＡＬＵ）２００、及びＲＲ段内の結果或はデ
ータレジスタ（ＲＲ）５００を含む。図２には示されな
いが、各段はプログラムカウンタを含み、プログラムカ
ウンタは、その段によって実行中のインストラクション
のメモリアドレス位置を含む。

【０００９】上で述べたように、パイプライン結合され
たデジタル信号プロセッサ或はマイクロプロセッサにお
いては、様々なインストラクションがそのパイプライン
内において異なる実行段階にあることがある。これは、
そのパイプライン内のインストラクションが互いに依存
するような状況、例えば、後続の或は第二のインストラ
クションが先行の或は第一のインストラクションによっ
て遂行された演算／論理動作の結果をオペランドとして
使用するような場合には、特に重要な意味を持つ。後続
の或は第二のインストラクションが、第一のインストラ
クションによって遂行された動作の結果を、その宛先メ
モリのアドレス位置から、第一のインストラクションの
結果がそこに格納される前に取り出そうとした場合、第
二のインストラクションは、典型的には、誤ったオペラ
ンドを取り出すこととなる。これはオペランドハザード
と称される状況の一例である。前述の論文“The Hardwa
reArchitecture of the Crisp Machine”において説明
されているごとく、パイプライン結合されたデジタル信
号プロセッサ或はマイクロプロセッサは、このハザード
状況を検出して、特定のハザード状況に基づいて、オペ
ランドをＩＲかＯＲ段に“バイパス”するオペランドバ
イパスメカニズムを使用する。

【００１０】第二のインストラクションが第一のインス
トラクションがその実行を完了する前に第一のインスト
ラクションの結果を要求するのではなく、第一のインス
トラクションがその実行を、第二のインストラクション
が第一のインストラクションによって遂行された動作を
必要とする前に完了した場合には、異なるタイミング状
況が発生する。つまり、第一のインストラクションが第
二のインストラクションよりもあまりにも早く結果を生
成し、このために、第一のインストラクションが、本質
的に、パイプラインから“クロックアウト”する場合が
ある。この異なるタイミング状況は、例えば、後続のイ
ンストラクションの取り出し或は復号のタイミングが不
確かな場合、或は、マイクロプロセッサの資源の衝突、
例えば、メモリに対する要求の衝突があった場合に発生
する。後者の状況が発生した場合は、第一のインストラ
クションによって遂行された動作の結果があまりにも早
く結果レジスタ５００に到達するために、パイプライン
結合されたマイクロプロセッサの次のクロックサイクル
で無効にされる。典型的には、このような状況において
は、第一のインストラクションの結果が補助メモリ、例
えば、オンチップデータキャッシュ、或は別の方法とし
て、オフチップメモリ内に書込まれ、第一のインストラ
クションによって遂行された動作の結果が失われるのが
回避される。

【００１１】図１は本発明に従う拡張されたオペランド
バイパスメカニズム１００を示す。図１の実施例は、３
つの一連の段を持つ実行ユニット１５を示すが、本発明
の範囲は、３つの一連の段のみに限定されるものではな
い。例えば、実行ユニットは、二つ或はそれ以上の段を
含むことも、或はこれら段は必ずしも連続したものでな
くてもよい。さらに、パイプライン結合されたマイクロ
プロセッサの別の実現も可能である。示されるように、
前述のインストラクションレジスタ（ＩＲ）、オペラン
ドレジスタ（ＯＲ）、演算論理ユニット（ＡＬＵ）、結
果レジスタ（ＲＲ）に加えて、図１に示される実施例
は、ＩＲ段インストラクション妥当性（ＩＶ）標識３３
０、ＯＲ段インストラクション妥当性（ＩＶ）標識４３
０、ＯＲ段アドレスレジスタ４４０、ＲＲ段アドレスレ
ジスタ５１０、ＲＲ段インストラクション妥当性（Ｉ
Ｖ）標識５３０、ＲＲ段データ妥当性（ＤＶ）標識５２
０と、マルチプレクサ（ＭＵＸ）６１０、６２０、７１
０、７２０を含む。図１に示されるマルチプレクサは、
並列ＭＵＸから構成されるが、本発明の範囲はこの点で
限定を受けるものではない。つまり、ＭＵＸは、直列Ｍ
ＵＸから構成することもでき、直列から並列への変換、
或は並列から直列への変換を遂行するために追加のデジ
タル電子回路を使用することもできる。ただし、これに
付随して発生する信号処理の遅延のために、後者のアプ
ローチは、幾つかの計算或は信号処理用途には適さない
場合がある。

【００１２】示されるように、拡張されたオペランドバ
イパスメカニズム１００は、二つの主信号処理経路７
０、８０を持つ。各実行されたインストラクションに対
する第一と第二、或は左と右に対応するデジタル信号或
はビットは、これら各々の経路に沿って伝播する。つま
り、経路７０の場合は、ＩＲ３１０とＯＲ４１０を介し
てＡＬＵ２００の入力ポートに伝播し、経路８０の場合
は、ＩＲ３２０とＯＲ４２０を介して伝播する。同様に
して、図示されるように、主信号処理経路９０は、ＡＬ
Ｕ２００の出力ポートをＲＲ５００の入力ポートに結合
する。これら主経路に加えて、メカニズム１００は、さ
らに、複数の代替信号処理経路を含む。例えば、経路３
０と４０は、ＡＬＵ２００の出力ポートを、それぞれ、
ＭＵＸ６１０と６２０を介して、ＯＲ４１０と４２０の
入力ポートに結合し、同様にして、経路１０、２０は、
それぞれ、ＭＵＸ６１０、６２０を介して、ＲＲ５００
の出力ポートをＯＲ４１０、４２０の入力ポートに結合
する。さらに、代替信号処理経路３０、４０は、ＡＬＵ
２００の出力ポートを、それぞれ、ＭＵＸ７１０、７２
０を介してＩＲ３１０、３２０の入力ポートに結合し、
同様にして、経路１０、２０は、ＲＲ５００の出力ポー
トを、それぞれ、ＭＵＸ７１０、７２０を介して、３１
０、３２０の入力ポートに結合する。

【００１３】図１に示される実施例においては、ＲＲ５
００とＯＲ４１０、４２０の間の結合は、それぞれ、Ｒ
Ｒ５００の出力ポートとＭＵＸ６１０、６２０の間の経
路１０、２０によって達成される。示されるように、Ｍ
ＵＸ６１０と６２０の入力ポートは、それぞれ、ＩＲ３
１０と３２０の出力ポートに結合され、また、同様にし
て、経路１０と２０に結合される。制御信号ポート５０
と６０が、それぞれ、デジタル信号の流れ、例えば、Ｍ
ＵＸ６１０、６２０を通るビットの流れを制御する制御
信号を受信するために適応（使用）される。こうして、
制御信号が制御信号ポート５０、６０に提供され、第一
のインストラクションによって遂行された動作の結果が
ＲＲ５００内に１クロックサイクル以上保持された場合
に、この事実が通知され、これがＭＵＸ６１０、６２０
の一つを介してＲＯ４１０、４２０の一つに効率的にバ
イパスされ、こうして、従来のように、結果を他のオン
チップデータキャッシュ或はオフチップメモリから得る
必要性が回避される。同様にして、経路１０、２０は、
ＩＲ３１０、３２０を、それぞれ、ＭＵＸ７１０、７２
０を介して、ＲＲ５００の出力ポートと結合する。ＭＵ
Ｘ７１０、７２０は、この特定の実施例においては、そ
の入力ポートが信号経路７０、８０によってパイプライ
ン結合されたマイクロプロセッサの復号ユニット或は復
号部分の二つの出力ポートの一つに結合され、また、同
様にして、それぞれ、経路１０と２０に結合される。そ
れぞれ制御信号ポート５５、５６がＭＵＸ７１０、７２
０を通るデジタル信号の流れを制御する制御信号を受信
するように適応（使用）される。第一のインストラクシ
ョンの結果をＲＲ段からＯＲ段の代わりにＩＲ段に“バ
イパス”することによって、パイプライン結合されたＤ
ＳＰ或はマイクロプロセッサによってしばしば採用され
る間接アドレシングメカニズムが助けられる。

【００１４】ＲＲ５００の内容があるインストラクショ
ンのバイパスされた結果を含む場合には、ＲＲ段データ
妥当性標識５２０がセットされる。こうして、標識５２
０の設定はＲＲ５００が“正当な”デジタル信号を含む
ことを示す。この特定の実施例においては、バイパスメ
カニズムは、この標識がセットされるまで動作が完了し
ない。前に述べたように、図１に示される実施例におい
ては、制御信号ポート５０、６０、５５、６５は、それ
ぞれ、ＭＵＸ６１０、６２０、７１０、７２０に対する
制御信号を受信するように適応（使用）される。このよ
うに、特定の実施例に応じて、これら制御信号は、少な
くとも部分的に、ＲＲデータ妥当性標識５２０の状態或
は内容に依存するようにされる。標識５２０がセットさ
れている場合は、これらＭＵＸは、ＲＲ５００の内容が
ＡＬＵ２００の出力信号を含むことを知り、これら信号
がＯＲ或はＩＲ段に転送され、パイプライン内の後続の
マイクロプロセッサインストラクション、例えば、一連
のマイクロプロセッサインストラクションの次のインス
トラクションに対するオペランドとして、或はオペラン
ドのメモリアドレス位置として使用される。こうして、
ＡＬＵによって完結された動作の結果を宛先メモリアド
レス位置、例えば、オフチップメモリ或はオンチップデ
ータキャッシュ内のメモリ位置から読み出す代わりに、
結果が結果或はデータレジスタ５００内に１クロックサ
イクル以上保持され、ＯＲ段或はＩＲ段の一つの中のレ
ジスタにバイパスされ、これによって、拡張されたオペ
ランドバイパスメカニズムが提供される。同様にして、
宛先メモリの位置アドレスがＲＲ段のアドレスレジスタ
５１０内に１クロックサイクル以上格納或は保持され
る。

【００１５】図１に示されるように、実行ユニット内の
各ユニットは、さらに、インストラクション妥当性標
識、例えば、標識３３０、４３０、５３０を含む。これ
ら各々の標識の内容がセットされると、例えば、“１”
の信号値或は決定によっては“０”の信号値を持つこと
によってセットされると、これは、その特定の段が正当
なインストラクションを実行中であることを示す。上と
同様に、これらレジスタの内容は、その特定の段に対す
る標識がセットされない限り、一連の次の段に伝播され
ることはない。こうして、図解されるように、レジスタ
の内容がこれら段を順に伝播すると、同様にして、正当
なインストラクションの実行を示す信号がインストラク
ション妥当性標識の形式にてこれら段を順に伝播する。

【００１６】ＭＵＸ６１０、６２０、７１０、７２０に
提供される制御信号もその特定の実施例に応じて、少な
くとも部分的に、パイプライン結合されたマイクロプロ
セッサの実行ユニットの様々な段の妥当性標識の状態に
依存する。例えば、ＲＲ段のインストラクション妥当性
標識がセットされてない場合は、ＭＵＸに提供される制
御信号は、オペランドハザードを回避するためにＲＲ５
００の出力ポートからオペランドをバイパスする指示は
行なわない。但し、実施例によっては、ＲＲ段のインス
トラクション妥当性標識がセットされてない場合でも、
つまり、そのＲＲ段があるインストラクションを実行中
でない場合でも、ＲＲ５００の出力ポートからの本発明
によるオペランドのバイパスが実行される。但し、上に
述べたように、この特定の実施例の場合は、ＲＲ段のデ
ータ妥当性標識がセットされていることが要求される。
同様にして、本発明に従う拡張されたオペランドバイパ
スは、ＯＲインストラクション妥当性標識がセットされ
てない場合でも達成することができる。

【００１７】図１に示される実施例について述べると、
ＡＬＵ２００からＲＲ５００へのデジタル出力信号の流
れは、少なくとも部分的に、ＯＲ段インストラクション
妥当性標識４３０の内容に基づいて制御される。例え
ば、ＲＲ５００は、ＡＬＵ２００の出力ポートからのデ
ジタル出力信号或はビットを受信する一つの入力ポート
と出力ポートを含むラッチを含む。ＯＲの内容がＡＬＵ
に経路７０、８０に沿って提供された後に、ＡＬＵはＲ
Ｒ５００内に格納されるべきデジタル出力信号を提供す
る。標識４３０は、次にその内容を標識５３０に転送す
るが、これは、ＯＲの内容が現在“正当でなく”、ＲＲ
５００の内容が正当であることを知らせる。こうして、
ＯＲ段が“正当でない”ことを示す標識４３０の内容に
よって、ラッチがＡＬＵ２００からさらにデジタル出力
信号を得ることが阻止される。この結果として、ＲＲ５
００の内容が、ＯＲの現在“正当でない”内容に基づい
てＡＬＵ２００によって生成されたその後のデジタル出
力信号によってオーバライトされる（無効にされる）こ
とが回避される。

【００１８】同様にして、実施例によっては、本発明に
よる拡張されたオペランドバイパスメカニズムが、少な
くとも部分的に、比較器、例えば、図１に示される等価
比較器９１０、９２０、９３０、９４０の出力信号によ
ってトリガ或は先導される。これら比較器は、マイクロ
プロセッサインストラクションの結果用の宛先メモリの
アドレス位置と次の或は後続のマイクロプロセッサイン
ストラクションのオペランド用のメモリアドレス位置と
を比較する。これらメモリ位置が一致或は対応する場合
は、前述のように、第一の或は先行のインストラクショ
ンがパイプラインから“クロックアウト”する可能性が
ある。従って、この特定の実施例においては、ＭＵＸに
提供される制御信号は、少なくとも部分的に、この比較
器の出力信号にも依存するようにされ、こうして、以下
に説明されるように、本発明に従う拡張されたオペラン
ドバイパスメカニズムが起動される。同様にして、結果
として、論理回路によるメモリからオペランドを読み出
す動作が省かれる。別の状況として、これらのメモリ位
置が一致しない場合は、前述のように、第一のインスト
ラクションの結果はバイパスされる必要はない。

【００１９】上で示唆されたように、マイクロプロセッ
サインストラクションによって遂行される動作の結果に
対する宛先メモリの位置アドレスは、代表的には、ＩＲ
段内で生成されるが、本発明の範囲はこれによって限定
されるものではない。図１に示される実施例について述
べると、ＯＲ段アドレスレジスタ４４０は、ＩＲ３１０
の内容を受信する。同様にして、図示されるように、こ
の実施例においては、レジスタ４４０の内容は比較器、
例えば、等価比較器９１０、９２０に提供されるが、こ
れら比較器は、ＯＲ段アドレスレジスタ４４０内に格納
されている宛先アドレスを、そのクロックサイクルに対
するＩＲ３１０、３２０の現在の内容と比較する。同様
にして、次のクロックサイクルにおいて、レジスタ４４
０の内容がＲＲ段アドレスレジスタ５１０に提供され、
結果として、ここでも、図１に示されるように等価比較
器９３０、９４０によって、この次のクロックサイクル
に対するＲＩ３１０、３２０の内容との比較が遂行され
る。こうして、各クロックサイクルごとに、ＩＲ３１
０、３２０の内容がＯＲ段とＲＲ段の宛先メモリのアド
レス位置と比較される。こうして、この技法は、ＩＲ３
１０、３２０がメモリアドレス位置を含むために、複雑
な間接アドレシングも扱うことが理解できる。

【００２０】先に示唆したように、図１は、オペランド
ハザードを回避するために採用されるバイパスメカニズ
ムを示す。例えば、図示されるように、経路３０、４０
は、ＡＬＵ２００の出力ポートをＭＵＸ６１０、６２０
の入力ポートに結合する。制御信号ポート５０、６０
は、従って、各々のＭＵＸ制御信号を受信し、それぞ
れ、経路３０、４０によってＭＵＸ６１０、６２０に提
供されたデジタル信号を選択し、ＭＵＸ６１０、６２０
の出力ポートに向ける。結果として、ＡＬＵ２００の出
力信号がオペランドレジスタ４１０、４２０の一つに直
接にバイパスされ、これによってハザードが回避され
る。ここまで説明すると、一つ或は複数の外部的に生成
されたクロックによって、適当なクロックパルス或はタ
イミング信号を提供し、これによって、実行ユニット段
を含む異なるパイプライン段の動作を調節或は同期でき
ることが理解できる。

【００２１】拡張されたオペランドバイパスメカニズ
ム、例えば、図１に示される実施例は、幾つかの利益を
提供する。例えば、第一の或は先行ＤＳＰ或はマイクロ
プロセッサのインストラクションの結果をメモリから読
み出すことと関連するクロックサイクルが回避されるた
めに、ＤＳＰ或はマイクロプロセッサの速度と性能の向
上が達成される。同様にして、前述のように、結果とし
て、オフチップメモリ或はオンチップデータキャッシュ
の使用と関連するクロックサイクルが排除されるため
に、このインストラクションによって遂行される動作を
完遂するために使用される全体としての電力が低減され
る。この電力の節約は、この節約が、部分的に、本発明
による拡張されたオペランドバイパスメカニズムによっ
て対処される状況が発生する頻度に依存するために、定
量的に述べることは困難である。但し、この節約は、２
０から１０％の桁であると考えられる。これは、特に、
電力の消費が重要な実用上の考慮事項となるような環
境、例えば、携帯用途の場合は、特に重要である。

【００２２】例えば、図１に示される実施例の場合のよ
うなマイクロプロセッサのインストラクションを実行す
るパイプライン結合されたマイクロプロセッサの実行段
内でオペランドバイパスを行なうための方法は、以下の
ように達成される。前に述べたように、二つのマイクロ
プロセッサのインストラクションがパイプライン内の実
行の異なる段階にある場合がある。状況によっては、第
一或は先行のインストラクションが実行を第二のインス
トラクションの少なくとも２クロック或はそれ以上のク
ロックサイクルだけ先に完了する場合が考えられる。こ
のために、ＡＬＵ、例えば、図１内のＡＬＵ２００の出
力信号が、こうして実行されるインストラクションに対
して、ＲＲ段内にパイプライン結合されたマイクロプロ
セッサの１クロックサイクル期間以上格納される。

【００２３】１クロックサイクル期間以上に保持或は格
納された出力信号は、次に、ＩＲ段或はＯＲ段の一つ中
のレジスタ内に転送される。こうして、前述のように、
オフチップメモリ或はオンチップデータキャッシュ内の
その宛先メモリアドレス位置から出力信号を読み出すた
めのインストラクション或は動作が取消し或は省略され
る。この格納された出力信号は、ＭＵＸ、例えば、図１
に示されるＭＵＸ６１０、６２０、７１０或は７２０の
一つを介して転送される。この格納された出力信号がＯ
Ｒ段内のレジスタに転送された場合は、こうして転送さ
れた出力信号が、次に、その実行されたインストラクシ
ョンの後に実行されるもう一つのインストラクションに
対するオペランドとして使用される。図１に示される実
施例の場合は、この実行されたインストラクションの後
に実行されるインストラクションは、この実行されたイ
ンストラクションの直後に実行されるが、ただし、本発
明の範囲はこの点に関して限定を受けるものではない。
幾つかの状況においては、ある一つの結果を生成する第
一のインストラクションと、第一のインストラクション
の結果をオペランドとして使用する第二のインストラク
ションの間に、入り込んだインストラクションが存在す
る場合でも、本発明に従う拡張されたオペランドバイパ
スを達成することが可能である。このような状況は、例
えば、この入り込んだインストラクションがメモリ内に
結果を格納しないような場合に発生する。同様にして、
格納された出力信号がＩＲ段内のレジスタに転送された
場合は、こうして転送された出力信号が、その実行され
たインストラクションの直後に実行されるもう一つのイ
ンストラクション用のオペランドのメモリアドレス位置
として使用される。

【００２４】前述のように、図１に示される実施例の場
合は、実行されたインストラクションに対するＡＬＵの
出力信号がＲＲ段、例えば、図１のＲＲ５００内に格納
されると、ＲＲ段データ妥当性標識、例えば、標識４３
０がセットされる。同様にして、格納された出力信号を
ＩＲ段或はＯＲ段の一つのレジスタに転送するステップ
が、ＭＵＸ、例えば、図１に示されるＭＵＸ６１０、６
２０、７１０或は７２０の一つによって達成される場合
は、この格納された出力信号を転送するステップが、さ
らに、少なくとも部分的に、ＲＲデータ標識の設定状態
に基づいてＭＵＸを制御するステップを含む。

【００２５】前に述べたように、本発明に従う拡張され
たオペランドバイパスメカニズムは、第一の或は先行の
インストラクションの結果の宛先メモリのアドレス位置
を後続のインストラクションのオペランドのメモリアド
レス位置と比較することによって始動される。図１の実
施例に対して説明されるように、このステップは、ＡＬ
Ｕの出力信号を１クロックサイクル期間以上結果レジス
タ内に格納するステップに先行して或はこれと平行して
遂行される。ここまで説明すれば、結果レジスタ、例え
ば、図１のＲＲ５００の内容は、本発明に従う拡張され
たオペランドバイパスが発生するか否かに関係なくメモ
リ内に書込まれることが理解できるものである。

【００２６】図１には示されないが、幾つかの特定のケ
ースにおいては、オペランドのバイパスを回避すること
が要求される。例えば、文字操作インストラクションの
場合は、マイクロプロセッサはあるオペランドの細分さ
れた或は選択された部分に関して動作し、従って、レジ
スタ５００内に格納された結果の細分された部分のみが
“正当”となる。この特定の状況においては、従って、
要求される文字操作を成功裡に達成させるためには、結
果レジスタ、例えば、図１のＲＲ５００内に格納された
結果を、これをメモリ内に書込んだ後に、メモリから読
み出すための特定の動作を達成することが必要となる。
同様に、実行されたインストラクションがコンテキスト
スイッチインストラクションである場合は、オペランド
バイパスを遂行しない方が良い。このケースにおいて
は、コンテキストスイッチインストラクションの後に実
行されるためにパイプラインに入るインストラクション
が第二のインストラクションルーチン或はセットのイン
ストラクションを構成する。この状況が発生した場合、
この第二のセットのインストラクションは、第一の或は
先行のセットのインストラクション内のオペランドと動
作上或は論理的に対応するインストラクション信号を、
これらオペランドを指定する意図はないのに含む。従っ
て、コンテキストスイッチインストラクションの後に、
第二のセット内のインストラクションが、第二のセット
内のこのインストラクションは実際には特定のメモリア
ドレス位置の内容を参照するのにもかかわらず、第一の
セット内のインストラクションの結果を参照するように
見える場合がある。従って、このような状況において
は、バイパスを回避する必要がある。この二つの上述の
状況においては、オペランドバイパスが、例えば、デー
タ妥当性標識５２０がセットされることを阻止すること
によって回避される。

【００２７】ここでは、本発明の幾つかの特徴のみが図
に示され、説明されたが、多くの修正、代替、変更或は
均等物が当業者においては明らかになるものである。従
って、特許請求の範囲は、全てのこれら修正及び変更を
本発明の真の精神の範囲に入るものとして包含すること
を意図するものと理解されるべきである。

【図面の簡単な説明】

【図１】本発明による拡張されたオペランドバイパス
メカニズムの一つの実施例の略図である。

【図２】パイプライン結合されたデジタル信号プロセ
ッサ或はマイクロプロセッサの実行ユニット或は実行部
分の一つの実施例の略図である。

【符号の説明】

５０マイクロプロセッサ３１０、３２０インストラクションレジスタ４１０、４２０オペランドレジスタ２００演算ユニット５００データレジスタ

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサであって、このマイ
クロプロセッサが：各々が一つの入力ポートと出力ポー
トを持つ二つのインストラクションレジスタ（ＩＲ）
（例えば、３１０、３２０）を含むインストラクション
レジスタ（ＩＲ）段；各々が一つの入力ポートと出力ポ
ートを持つ二つのオペランドレジスタ（ＯＲ）（例え
ば、４１０、４２０）を含むオペランドレジスタ（Ｏ
Ｒ）段；演算論理ユニット（ＡＬＵ）（例えば、２０
０）；及び一つの入力ポートと出力ポートを持つ結果レ
ジスタ（ＲＲ）（例えば、５００）を含む結果レジスタ
（ＲＲ）段を含み；前記の複数の段とＡＬＵ（例えば、
２００）がパイプライン結合されたマイクロプロセッサ
を形成するように結合され；前記のパイプライン結合さ
れたマイクロプロセッサがマルチプレクサ（例えば、７
１０、７２０、６１０、６２０）を含み、このマルチプ
レクサが前記のＲＲ（例えば、５００）の出力ポートを
前記のＩＲ段とＯＲ段の少なくとも一つのレジスタ（例
えば、３１０、３２０、４１０、４２０）の少なくとも
一つの入力ポートに選択的に結合するように適応（使
用）されることを特徴とするマイクロプロセッサ。
【請求項２】前記のＲＲ段がさらにＲＲ段データ妥当
性標識レジスタ（例えば、５２０）とＲＲ段アドレスレ
ジスタ（例えば、５１０）を含むことを特徴とする請求
項１のマイクロプロセッサ。
【請求項３】前記のマルチプレクサ（例えは、７１
０、７２０、６１０、６２０）が、少なくとも部分的
に、前記のＲＲ段データ妥当性標識レジスタ（例えば、
５２０）に依存し；前記のＲＲ（例えば、５００）が前
記のマイクロプロセッサの１クロックサイクル期間以上
前記のＡＬＵ（例えば、２００）の出力信号を格納する
ように適応（使用）されることを特徴とする請求項２の
マイクロプロセッサ。
【請求項４】前記のＲＲ段がＲＲ段インストラクショ
ン妥当性標識レジスタ（例えば、５３０）を含み、前記のマルチプレクサ（例えば、７１０、７２０、６１
０、６２０）がさらに、少なくとも部分的に、前記のＲ
Ｒ段インストラクション妥当性標識レジスタ（例えば、
５３０）に依存することを特徴とする請求項３のマイク
ロプロセッサ。
【請求項５】前記の少なくとも一つのレジスタ（例え
ば、３１０、３２０、４１０、４２０）が前記のＯＲ段
の少なくとも一つのレジスタ（例えば、４１０、４２
０）を含み；前記のマルチプレクサ（例えば、６１０、
６２０）が前記のＲＲ（例えば、５００）の出力ポート
と前記のＩＲ段の少なくとも一つのレジスタ（例えば、
３１０、４２０）の出力ポートを前記のＯＲ段の少なく
とも一つのレジスタ（例えば、４１０、４２０）の入力
ポートに選択的に結合するように適応（使用）されるこ
とを特徴とする請求項１のマイクロプロセッサ。
【請求項６】前記のパイプライン結合されたマイクロ
プロセッサが前記のＩＲ段の前に復号器ユニットを含
み；前記の少なくとも一つのレジスタ（例えば、３１
０、３２０、４１０、４２０）が前記のＩＲ段の少なく
とも一つのレジスタ（例えば、３１０、３２０）を含
み；前記のマルチプレクサ（例えば、７１０、７２０）
が前記のＲＲ（例えば、５００）の出力ポートと前記の
復号器ユニットの出力ポートの少なくとも一つを前記の
ＩＲ段の前記の少なくとも一つのレジスタ（例えば、３
１０、３２０）の入力ポートに選択的に結合するように
適応（使用）されることを特徴とする請求項１のマイク
ロプロセッサ。
【請求項７】前記のＲＲ（例えば、５００）がラッチ
を含み、前記のＯＲ段がＯＲ段インストラクション妥当
性標識レジスタ（例えば、４３０）を含み；前記のラッ
チが前記のＡＬＵ（例えば、２００）の出力ポートか
ら、少なくとも部分的、前記のＯＲ段インストラクショ
ン妥当性標識レジスタ（例えば、４３０）に応答して出
力信号を受信するように適応（使用）されることを特徴
とする請求項５のマイクロプロセッサ。
【請求項８】マイクロプロセッサインストラクション
を実行するためのパイプライン結合されたマイクロプロ
セッサ内でオペランドをバイパスするための方法であっ
て；前記のパイプライン結合されたマイクロプロセッサ
が演算論理ユニット（ＡＬＵ）（例えば、２００）と結
果レジスタ（ＲＲ）段を含み；前記の方法が一つの実行
されたマイクロプロセッサインストラクションに対する
ＡＬＵ（例えば、２００）の出力信号をＲＲ段内のレジ
スタ（例えば、５００）内に前記のパイプライン結合さ
れたマイクロプロセッサの少なくとも１クロックサイク
ル期間以上格納するステップを含むことを特徴とする方
法。
【請求項９】前記のパイプライン結合されたマイクロ
プロセッサがさらにインストラクションレジスタ（Ｉ
Ｒ）段とオペランドレジスタ（ＯＲ）段を含み；さらに
前記の格納された出力信号を本質的に前記のＩＲ段とＯ
Ｒ段から構成される一群から選択された一つの段内のレ
ジスタ（例えば、３１０、３２０、４１０、４２０）に
転送するステップが含まれることを特徴とする請求項８
の方法。
【請求項１０】前記の格納された出力信号を本質的に
前記のＩＲ段とＯＲ段から構成される一群から選択され
た一つの段内のレジスタ（例えば、３１０、３２０、４
１０、４２０）に転送するステップが格納された出力信
号をＭＵＸ（例えば、７１０、７２０、６１０、６２
０）を介して転送するステップから構成されることを特
徴とする請求項９の方法。