JPH07262007A

JPH07262007A - 情報処理装置

Info

Publication number: JPH07262007A
Application number: JP6045977A
Authority: JP
Inventors: Masashi Hakamata; 正史袴田; Toru Hiraoka; 徹平岡; Kazuo Oshima; 和郎尾島
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1994-03-16
Filing date: 1994-03-16
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】命令を複合化すること及び分岐先命令の読み
出しを早めることによりパイプラインの処理速度を向上
させ、情報処理装置の処理速度を改善する。【構成】第１の命令取り出し手段に加え、第１の命令
取り出し手段が取り出す命令に後続する命令を取り出す
第２の命令取り出し手段と、第１の命令取り出し手段が
取り出した命令と第２の命令取り出し手段が取り出した
命令とを検査し、それらが予定の命令の組み合わせの場
合、それらの２命令を複合命令に置き換える置換命令発
生回路と、第２の命令取り出し手段が取り出した命令が
分岐命令であるか否かを検査し、分岐命令であるならば
分岐先命令の読み出しを開始させる分岐命令検出回路と
を備える。この構成により、予め定められた２命令を複
合化して１命令として処理し、分岐命令の分岐先命令読
み出しの少なくとも一部を分岐命令に先行する命令に並
行して行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置に係り、
特に、命令の処理速度の向上を図ることができるように
したパイプライン方式の情報処理装置に関する。

【０００２】

【従来の技術】図６は従来技術によるパイプライン方式
の情報処理装置の構成例を示すブロック図、図７は使用
される命令の例を説明する図、図８〜図１１は命令のパ
イプライン処理を説明するタイムチャートであり、以
下、これらの図面を参照して従来技術による情報処理装
置について説明する。図６において、１０は命令バッフ
ァレジスタ（以下、ＩＢＲという）、２０は命令取り出
しシフタ、３０は命令レジスタ（以下、ＩＲという）、
３２は命令長コード（以下、ＩＬＣという）デコーダ、
６０はポインタ（以下、ＩＢＲＯＰという）、７０は加
算器、１００は分岐命令検出回路、１１０は命令デコー
ダ、１３０は制御記憶、１４０はオペランド用アドレス
加算器、１５０はオペランド用ＴＬＢ、１６０はオペラ
ンド用バッファ記憶装置、１７０は演算実行部、１８０
は汎用レジスタ、２００は命令用アドレス加算器、２１
０は命令用ＴＬＢ、２２０は命令用バッファ記憶装置で
ある。

【０００３】図６に示す従来技術による情報処理装置
は、図示のような機能ブロックを備えて構成されてお
り、各機能ブロックは、次に説明する機能を備えるよう
に構成されている。

【０００４】ＩＢＲ１０は、命令の高速アクセスを可能
とするために命令を保持しているレジスタであり、命令
取り出しシフタ２０は、次に処理を開始すべき命令をＩ
ＢＲ１０から取り出すための機能を備える。ＩＲ３０
は、命令取り出しシフタ２０から供給される命令が格納
されるレジスタであり、ＩＬＣデコーダ３２は、ＩＲ３
０に格納された命令の命令長を示すＩＬＣ３２をデコー
ドして、ＩＲ３０に格納された命令の命令長を求める。
加算器７０は、ＩＲ３０に取り出された命令のＩＢＲ１
０内における先頭位置を保持するＩＢＲＯＰ６０の内容
とＩＬＣデコーダ３２の出力とを加算し、ＩＢＲＯＰ６
０の内容を更新する機能を備える。

【０００５】分岐命令検出回路１００は、ＩＲ３０に分
岐命令が格納されたことを検出し、命令デコーダ１１０
は、ＩＲ３０に格納された命令の解読を行う機能を備
え、また、制御記憶１３０は、演算実行部１７０で行わ
れる演算を制御するための情報をマイクロプログラムと
して記憶する。オペランド用アドレス加算器１４０は、
オペランドの論理アドレスの計算を行い、オペランド用
ＴＬＢ１５０は、論理アドレスを物理アドレスに変換す
る機能を備える。

【０００６】オペランド用バッファ記憶装置１６０は、
オペランド用ＴＬＢ１５０からの物理アドレスにより指
定されるデータを演算実行部１７０に供給し、演算実行
部１７０は、オペランド用バッファ記憶装置１６０、例
えば１６本のレジスタ群で構成される汎用レジスタ１８
０から供給されるオペランドデータを用いて、制御記憶
１３０からの出力に制御されて演算を実行する。命令用
アドレス加算器２００は、命令の論理アドレスを計算
し、命令用ＴＬＢ２１０は、命令用アドレス加算器２０
０からの論理アドレスを物理アドレスに変換する。命令
用バッファ記憶装置２２０は、命令用ＴＬＢ２１０から
の物理アドレスにより指定される命令をＩＢＲ１０に供
給する。

【０００７】次に、前述のような構成を備える情報処理
装置で使用される命令の例を図７に示すフォーマットを
参照して説明する。

【０００８】ＣＬＩ命令は、２つのオペランドデータの
大小を比較し、その結果を条件コードに反映させるとい
う命令である。ＯＰはこの命令がＣＬＩ命令であること
を示すオペレーションコード、Ｉ２は演算に使用される
第２オペランドデータを示すフィールド、Ｂ１は基底ア
ドレスレジスタを指定するフィールド、Ｄ１は変位アド
レスを示すフィールドである。この命令において、主記
憶装置上に格納されている第１オペランドの論理アドレ
スは、Ｂ１フィールドの示す基底アドレスレジスタの内
容とＤ１フィールドの内容とを加算することにより得る
ことができる。

【０００９】ＢＣ命令は、条件コードがマスクフィール
ドにより指定されている状態にセットされているとき
に、第２オペランドにより指定される分岐先アドレスに
分岐するという条件付分岐命令である。ＯＰはこの命令
がＢＣ命令であることを示すオペレーションコード、Ｍ
１はマスクフィールド、Ｘ２は指標アドレスレジスタを
指定するフィールド、Ｂ２は基底アドレスレジスタを指
定するフィールド、Ｄ２は変位アドレスを示すフィール
ドである。この命令において、主記憶装置上に格納され
ている分岐先命令の論理アドレスは、Ｘ２フィールドに
示される指標アドレスレジスタの内容とＢ２フィールド
に示される基底アドレスレジスタの内容とＤ２フィール
ドの内容とを加算することにより得ることができる。

【００１０】ＢＣＴ命令は、Ｒ１フィールドによって指
定される汎用レジスタの値から“１”を減算し、減算後
のレジスタの内容が“０”でない場合に、第２オペラン
ドにより指定される分岐先アドレスに分岐するという命
令である。ＯＰはこの命令がＢＣＴ命令であることを示
すオペレーションコード、Ｒ１は汎用レジスタの値を示
す前述のＲ１フィールド、Ｘ２は指標アドレスレジスタ
を指定するフィールド、Ｂ２は基底アドレスレジスタを
指定するフィールド、Ｄ２は変位アドレスを示すフィー
ルドである。この命令において、主記憶装置上に格納さ
れている分岐先命令の論理アドレスは、Ｘ２フィールド
に示される指標アドレスレジスタの内容とＢ２フィール
ドに示される基底アドレスレジスタの内容とＤ２フィー
ルドの内容とを加算することにより得ることができる。

【００１１】Ｌ命令は、第２オペランドにより指定され
る主記憶装置上のデータを、第１オペランドにより指定
される汎用レジスタに転送するという命令である。ＯＰ
はこの命令がＬ命令であることを示すオペレーションコ
ード、Ｒ１は前述の第１オペランドを示すフィールド、
Ｘ２は指標アドレスレジスタを指定するフィールド、Ｂ
２は基底アドレスレジスタを指定するフィールド、Ｄ２
は変位アドレスを示すフィールドである。この命令にお
いて、主記憶装置上に格納されている第２オペランドデ
ータのアドレスは、Ｘ２フィールドに示される指標アド
レスレジスタの内容とＢ２フィールドに示される基底ア
ドレスレジスタの内容とＤ２フィールドの内容とを加算
することにより得ることができる。

【００１２】ＬＴＲ命令は、第２オペランドにより指定
される汎用レジスタの内容を第１オペランドにより指定
される汎用レジスタに転送すると共に、第２オペランド
の符号を検査しその結果を条件コードに反映させるとい
う命令である。ＯＰはこの命令がＬＴＲ命令であること
を示すオペレーションコード、Ｒ１、Ｒ２は前述の第
１、第２オペランドを示すフィールドである。

【００１３】次に、図８〜図１１を参照して、前述のよ
うに構成される従来技術において、前述したような命令
を持つある命令列を処理する場合の処理動作を説明す
る。これらの図において、上部の横軸は、パイプライン
の実行サイクルを示しており、参照の都合上番号付けし
て示している。また、図中のＤ、Ａ、Ｔ、Ｂ、Ｌ、Ｅは
パイプラインステージを表わし、それぞれ、次のような
処理を行う。

【００１４】Ｄステージは、ＩＲ３０に格納された命令
を解読して、Ａステージで行う論理アドレス生成のため
に汎用レジスタ１８０を参照する処理を行う。このと
き、加算器７０は、ＩＢＲＯＰ６０の内容とＩＬＣデコ
ーダ３２により求まる命令長とを加算することによりＩ
ＢＲＯＰ６０の内容をＩＲ３０に格納された命令の次の
命令を指すように更新する。また、この加算結果は、後
続命令の取り出しのために命令取り出しシフタ２０にも
供給される。従って、次のサイクルには、ＩＲ３０に格
納されている命令の後続の命令をＩＲ３０に格納するこ
とが可能となる。また、ＩＲ３０に格納された命令は、
命令デコーダ１１０に送られその解読が行われる。

【００１５】Ａステージは、Ｄステージで参照した汎用
レジスタ１８０の内容、ＩＲ３０の内容の一部を用い
て、オペランド用アドレス加算器１４０により、オペラ
ンドの論理アドレスを求める処理を行う。また、分岐命
令の場合、このステージで命令用アドレス加算器２００
により分岐先命令の論理アドレスを求める処理を行う。

【００１６】Ｔステージは、Ａステージにおいて、オペ
ランド用アドレス加算器１４０で求めたオペランドの論
理アドレスを、オペランド用ＴＬＢ１５０によって物理
アドレスに変換する処理を行う。また、分岐命令の場
合、命令用アドレス加算器２００により求められた分岐
先命令の論理アドレスを、命令用ＴＬＢによって物理ア
ドレスに変換する処理を行う。

【００１７】Ｂステージは、Ｔステージにおいて、オペ
ランド用ＴＬＢ１５０で求められたオペランドの物理ア
ドレスにより、オペランド用バッファ記憶装置１６０を
参照して、オペランドデータを得る処理を行う。また、
分岐命令の場合、Ｔステージにおいて、命令用ＴＬＢ２
１０で求められた分岐先命令の物理アドレスにより、命
令用バッファ記憶装置２２０を参照して、分岐先の命令
列を得る処理を行う。さらに、命令デコーダ１１０から
の命令解読情報により制御記憶１３０を参照して、命令
実行のために演算実行部１８０が必要とする制御情報を
得る処理を行う。

【００１８】Ｌステージは、Ｂステージにおいて、オペ
ランド用バッファ記憶装置１６０で得たオペランドデー
タを演算実行部１７０に転送し、汎用レジスタ１８０に
格納されたデータをオペランドデータとして使用する命
令のために汎用レジスタ１８０を参照し、その内容を演
算実行部１７０に転送する処理を行う。また、分岐命令
の場合、Ｂステージにおいて、命令用バッファ記憶装置
１６０から得た分岐先命令列をＩＢＲ１０に転送する処
理を行う。そして、分岐命令の分岐が成立している場
合、分岐先命令をＩＲ３０に格納する。すなわち、分岐
命令の分岐が成立している場合、分岐先命令がパイプラ
インに投入されるのは、この分岐命令のＬステージの次
サイクルとなる。一方、Ｂステージで制御記憶１３０か
ら得られた制御情報は演算実行部１７０に転送される。

【００１９】Ｅステージは、演算実行部１７０により、
先に求めたオペランドデータを使用し、制御情報に基づ
いた演算を実行する処理を行う。その演算結果は、汎用
レジスタ１８０に書き込まれ、あるいは、条件コードに
反映されて条件分岐命令の分岐判定のために用いられ
る。

【００２０】前述した処理の各ステージは、使用される
論理の競合なく行うことができるもので、これを利用し
て各ステージをオーバラップさせて処理を実行すること
ができる。前述した従来技術は、これにより、図８〜図
１１に示すようなパイプライン処理を実行している。

【００２１】図８に示すタイムチャートは、ＣＬＩ命
令、ＢＣ命令を連続して実行させた場合に、ＢＣ命令の
分岐が不成立の場合のパイプラインフローを示してい
る。

【００２２】図８において、命令０〜命令４が順に実行
されるものとし、命令１がＣＬＩ命令、命令２がＢＣ命
令であるとする。通常、ＢＣ命令の分岐が成立するか否
かは、その命令のＤステージで予測することができる。
このため、図８に示すようなＢＣ命令の分岐が不成立の
場合、ＢＣ命令のＤステージの次のサイクルで命令４を
パイプライン投入して処理を続けることができる。

【００２３】すなわち、この例の場合、命令を毎サイク
ルに１つずつパイプラインに投入することができ、演算
結果も毎サイクル毎に得ることができ、命令処理速度を
１サイクル当り１命令とする理想的な処理を行うことが
できる。

【００２４】しかし、実際には様々な要因により１サイ
クル当り１命令の処理速度を得ることができない。この
要因の１つとして分岐先命令読み出しのオーバヘッドが
ある。

【００２５】図９に示すタイムチャートは、このような
場合の例を示すもので、ＣＬＩ命令、ＢＣ命令を連続し
て実行させた場合に、ＢＣ命令の分岐が成立した場合の
パイプラインフローを示している。

【００２６】図９において、命令０〜命令２は図８の場
合と同一であり、命令５はＢＣ命令の分岐が成立した結
果得られた分岐先命令であり、命令６はその命令５に続
く命令である。この例の場合、ＢＣ命令のＤステージで
分岐の成立を予測することができるが、分岐先命令であ
る命令５がパイプラインに投入されるのは、既に説明し
たようにＢＣ命令のＬステージの後となる。このため、
図９の例では、分岐命令が第３サイクルにパイプライン
に投入されているのに対して、その分岐先命令である命
令５がパイプラインに投入されるのが第８サイクルとな
り、４マシンサイクルの空きが生じている。

【００２７】図１０に示すタイムチャートは、ＢＣＴ命
令の分岐が成立した場合のパイプラインフローを示して
いる。

【００２８】図１０において、命令０、１は命令２のＢ
ＣＴ命令に先行する命令であり、命令５、６はＢＣＴ命
令の分岐が成立した結果得られた分岐先命令とそれに続
く命令である。この例の場合も、図９の同様にＢＣＴ命
令のＤステージで分岐の成立を予測することができる
が、分岐先命令である命令５がパイプラインに投入され
るのは第８サイクルとなり、４マシンサイクルの空きを
生じることになる。

【００２９】図１１に示すタイムチャートは、Ｌ命令、
ＬＴＲ命令のパイプラインフローを示している。

【００３０】図１１において、命令１、２がそれぞれＬ
命令、ＬＴＲ命令である以外、図８の場合と同一であ
る。この例の場合、図８に示した場合と同様に、命令を
毎サイクルに１つずつパイプラインに投入することがで
き、演算結果も毎サイクル毎に得ることができる。

【００３１】なお、前述したようなパイプライン処理方
式の情報処理装置に関する従来技術として、例えば、特
開昭６３−１９５７３６号公報に記載された技術が知ら
れている。

【００３２】

【発明が解決しようとする課題】前述した従来技術にに
よるパイプライン処理機構を持った情報処理装置は、処
理速度が最大でも１サイクル当り１命令に制限されると
いう問題点を有しており、また、分岐先命令の読み出し
のためのオーバヘッド等の様々なオーバヘッドにより、
実際には１命令の処理に平均して数サイクルを必要とす
るという問題点を有している。

【００３３】本発明の目的は、前記従来技術の問題点を
解決し、予め決められた２命令の組み合せをこの２命令
に等価な複合命令の１命令に置き換えることにより、１
サイクルに最大２命令の処理を可能とした情報処理装置
を提供することにある。

【００３４】また、本発明の他の目的は、分岐命令の処
理の少なくとも一部を、その分岐命令に先行する命令の
パイプライン処理と並行して処理することを可能とし、
これにより、分岐先命令の読み出しオーバヘッドを低減
することのできる情報処理装置を提供することにある。

【００３５】

【課題を解決するための手段】本発明によれば前記目的
は、命令の複合化を行い、この復号化命令を１つの命令
として実行可能とし、また、分岐先命令の読み出しを早
めるようにすることにより達成される。

【００３６】すなわち、前記目的は、通常のパイプライ
ン処理のための第１の命令取り出し手段に加えて、第１
の命令取り出し手段が取り出す命令の後続命令を取り出
す第２の命令取り出し手段と、第１の命令取り出し手段
が取り出す命令を格納するための第１の命令格納手段に
加えて、第２の命令取り出し手段が取り出す命令を格納
するための第２の命令格納手段と、第１の命令格納手段
と第２の命令格納手段とに格納された命令が予定の命令
組み合せであるか否かを検査し、予定の命令組み合わせ
であるならばそれらの２命令を等価な複合命令に置き換
える置換命令発生手段と、置換命令発生手段が置換命令
を発生したとき、第１の命令格納手段に、第２の命令格
納手段に格納されている命令の直後の命令を格納するよ
うに第１の命令取り出し手段を制御する手段と、第２の
命令格納手段に格納された命令が分岐命令であるか否か
を検査し、分岐命令であるならば分岐先命令の読み出し
を開始させる第２の分岐命令検出回路と、第１の命令格
納手段に格納された命令が分岐命令であり、その分岐命
令の分岐先命令の読み出しが第２の分岐命令検出回路に
よって開始されている場合、第１の命令格納手段にその
分岐命令が格納されたことによる分岐先命令の読み出し
を抑止する第１の分岐命令検出回路と備えることにより
達成される。

【００３７】

【作用】置換命令発生回路は、前記第１の命令格納手段
と第２の命令格納手段とに格納された２命令が予定の命
令の組み合せであることを検出すると、それらの２命令
を１つの命令に複合化した複合命令で置き換える。そし
て、次サイクルにおいて、それらの２命令に後続する命
令が第１の命令格納手段に格納される。置き換えられた
複合命令は、１つの命令としてパイプラインの各ステー
ジで処理される。

【００３８】この結果、本発明は、前述の２命令に後続
する命令のパイプライン投入を１サイクル早めることが
でき、処理速度を向上させることができる。

【００３９】また、第２の命令取り出し手段が取り出し
た命令が分岐命令であるとき、分岐命令検出回路は、分
岐先命令の読み出しを直ちに開始させる。従って、第１
の命令取り出し手段が取り出した分岐命令に先行する命
令のパイプラインの各ステージにおける処理に並行し
て、分岐先命令の読み出しがパイプラインの各ステージ
で処理されることとなり、分岐先命令の読み出しのオー
バヘッドを低減することができる。

【００４０】

【実施例】以下、本発明による情報処理装置の一実施例
を図面により詳細に説明する。

【００４１】図１は本発明の一実施例によるパイプライ
ン処理方式による情報処理装置の構成を示すブロック
図、図２はＢＣ命令の分岐が不成立の場合のパイプライ
ンフローを示すタイムチャート、図３はＢＣ命令の分岐
が成立した場合のパイプラインフローを示すタイムチャ
ート、図４はＢＣＴ命令の分岐が成立した場合のパイプ
ラインフローを示すタイムチャート、図５はＬ命令、Ｌ
ＴＲ命令を復号化して実行するパイプラインフローを示
すタイムチャートである。図１において、４０は第２の
命令取り出しシフタ、５０は第２の命令レジスタ、５２
は第２のＩＬＣデコーダ、８０はセレクタ、９０は置換
命令発生回路、１０５は第２の分岐命令検出回路であ
り、他の符号は図６の場合と同一である。但し、本発明
の一実施例で「第２の」として従来技術に加えて同一機
能ブロックが加えられたものについて、従来から備えら
れているものについては、「第１の」を付与して説明す
る。

【００４２】図１に示す本発明の一実施例は、図６によ
り説明した従来技術に、第２の命令取り出しシフタ４
０、第２の命令レジスタ５０、第２のＩＬＣデコーダ５
２、セレクタ８０、置換命令発生回路９０、第２の分岐
命令検出回路１０５を加えて構成されるものであり、ま
ず、これらの機能ブロックについて説明する。なお、従
来技術の同一のブロックは、既に従来技術として説明し
たと同一の機能を有しているので、その説明を省略す
る。

【００４３】第２の命令取り出しシフタ４０は、第１の
命令取り出しシフタ２０により取り出された命令列の先
頭の命令の命令長を示す命令長コードＩＬＣ２１に基づ
いて、第１の命令取り出しシフタ２０により取り出され
た命令列の先頭より、ＩＬＣ２１が示すだけ後の位置か
ら命令を取り出すことにより、ＩＲＰ３０に格納された
命令の直後の命令を取り出す機能を有する。第２の命令
レジスタＩＲＳ５０は、第２の命令取り出しシフタ４０
によって取り出された命令を格納する。

【００４４】第２のＩＬＣデコーダ５２は、ＩＲＳ５０
に格納された命令の命令長を示す第２のＩＬＣ５１から
ＩＲＳ５０に格納された命令の命令長を求める機能を有
する。加算器７０は、ＩＢＲＯＰ６０の内容と第１のＩ
ＬＣデコーダ３２の内容とセレクタ８０により供給され
る値とを加算し、ＩＢＲＯＰ６０の内容を更新する機能
を有する。セレクタ８０は、“０”または第２のＩＬＣ
デコーダ５２の出力のいずれかを選択し加算器７０に供
給する。

【００４５】置換命令発生回路９０は、ＩＲＰ３０及び
ＩＲＳ５０に予め決められた組み合せの命令が格納され
た場合、それらを複合化された１つの命令に置き換え、
それ以外の場合、ＩＲＰ３０の内容をそのまま出力する
機能を備える。第２の分岐命令検出回路１０５は、ＩＲ
Ｓ５０に分岐命令が格納されたことを検出する。

【００４６】次に、前述のように構成される本発明の一
実施例の動作を説明する。なお、本発明の一実施例にお
ける情報処理装置においても、前述した従来技術による
場合と同様に、図７により説明した命令が使用されるも
のとする。

【００４７】まず、ＣＬＩ命令及びＢＣ命令がこの順で
連続し、これらの命令がＣＬＩ−ＢＣ複合命令に置換さ
れる場合を例に挙げ、図２、図３を参照して説明する。

【００４８】図２はＢＣ命令の分岐が不成立の場合のパ
イプラインフローを示す図であり、以下、このパイプラ
インフローを説明する。

【００４９】図２において、命令０はＣＬＩ命令に先行
する命令、命令３はＢＣ命令に後続する命令、命令４は
命令３に後続する命令であり、それぞれ説明の便宜上加
えられたものである。

【００５０】図１に示す本発明の一実施例において、ま
ず、命令０が第１の命令取り出しシフタ２０によりＩＢ
Ｒ１０から取り出されてＩＲＰ３０に格納される。そし
て、第１サイクルに命令０のＤステージが開始される。
これと同時に、命令０の後続命令であるＣＬＩ命令は、
第２の命令取り出しシフタ４０によってＩＲＳ５０に取
り出される。

【００５１】命令０のＤステージにおいて、置換命令発
生回路９０は、ＩＲＰ３０及びＩＲＳ５０の内容を検査
する。置換命令発生回路９０は、予め複合化可能な命令
の組み合わせを保持しており、この場合の命令の組み合
わせが命令複合化の対象ではないことを検出する。この
結果により、セレクタ８０は、置換命令発生回路９０に
より“０”を選択するよう制御され、“０”を加算器７
０に供給する。

【００５２】従って、ＩＢＲＯＰ６０の内容は、その旧
値と、ＩＲＰ３０内の命令すなわち命令０の長さとの和
に更新される。そして、この値が第１の命令取り出しシ
フタ２０に供給される。

【００５３】この結果、第２サイクルにおいて、ＩＲＰ
３０には、第１の命令取り出しシフタ２０によりＣＬＩ
命令が格納され、ＩＲＳ５０には、第２の命命令取り出
しシフタ４０によりＢＣ命令が格納される。置換命令発
生回路９０は、命令複合化の対象であるＣＬＩ命令とＢ
Ｃ命令との組合せがＩＲＰ３０及びＩＲＳ５０に格納さ
れたことを検出し、ＣＬＩ−ＢＣ複合命令を発生する。

【００５４】一方、第２の分岐命令検出回路１０５はＩ
ＲＳ５０に分岐命令が格納されたことを検出し、分岐先
命令の読み出しを開始させる。

【００５５】これにより、第２サイクルにおいて、ＣＬ
Ｉ−ＢＣ命令のＤステージと分岐先命令読み出しのＤス
テージとが並行して処理される。このＤステージにおい
て、ＢＣ命令の分岐成立か否かを予測することができ、
図２に示す例の場合、分岐不成立と予測される。これに
より、置換命令発生回路９０は、ＣＬＩ−ＢＣ命令に割
り当てた擬似オペレーションコードを命令デコーダ１１
０に供給すると共に、第２のＩＬＣデコーダ５２の出力
を選択するようセレクタ８０を制御する。

【００５６】この結果、加算器７０は、セレクタ８０か
らＢＣ命令の命令長が供給され、このＢＣ命令の命令長
とＩＢＲＯＰ６０の旧値とＣＬＩ命令の命令長とを加算
して得られた和をＩＢＲＯＰ６０に格納する。すなわ
ち、ＩＢＲＯＰ６０の内容は、ＢＣ命令の後続命令であ
る命令３を指すように更新される。加算器７０の出力
は、第１の命令取り出しシフタ２０にも供給されるの
で、第３サイクルには第１の命令取り出しシフタ２０に
より命令３がＩＲＰ３０に取り出される。

【００５７】第２サイクルにおいて、命令デコーダ１１
０は、置換命令発生回路９０より供給されるＣＬＩ−Ｂ
Ｃ命令に割り当てた擬似オペレーションコードの解読情
報を生成する。また、ＩＲＰ３０に格納されたＣＬＩ命
令のＢ１フィールドにより汎用レジスタ１８０が参照さ
れ、その内容と、ＣＬＩ命令のＤ１フィールドの内容と
がオペランド用アドレス加算器１４０に供給される。さ
らに、ＩＲＳ５０に格納されたＢＣ命令のＸ２、Ｂ２フ
ィールドにより汎用レジスタ１８０が参照され、その内
容と、ＢＣ命令のＤ２フィールドの内容とが命令用アド
レス加算器２００に供給される。

【００５８】第３サイクルにおいて、ＣＬＩ−ＢＣ複合
命令のＡステージと分岐先命令読み出しのＡステージが
並行して処理される。オペランド用アドレス加算器１４
０は、汎用レジスタ１８０とＩＲＰ３０とから供給され
るデータを加算することにより、ＣＬＩ−ＢＣ複合命令
の第１オペランドの論理アドレスを求める。また、命令
用アドレス加算器２００は、汎用レジスタ１８０とＩＲ
Ｓ５０とから供給されるデータを加算することにより、
分岐先命令の論理アドレスを求める。

【００５９】第４サイクルにおいて、ＣＬＩ−ＢＣ複合
命令のＴステージと分岐先命令読み出しのＴステージが
並行して処理される。オペランド用ＴＬＢ１５０は、オ
ペランド用アドレス加算器１４０で求められたＣＬＩ−
ＢＣ複合命令の第１オペランドの論理アドレスを物理ア
ドレスに変換する。また、命令用ＴＬＢ２１０は、命令
用アドレス加算器２００で求められた分岐先命令の論理
アドレスを物理アドレスに変換する。

【００６０】第５サイクルにおいて、ＣＬＩ−ＢＣ複合
命令のＢステージと分岐先命令読み出しのＢステージが
並行して処理される。制御記憶１３０は、命令デコーダ
１１０から取り出された命令解読情報により参照され、
ＣＬＩ−ＢＣ複合命令の実行に必要な制御情報が演算実
行部１７０に供給可能となる。オペランド用バッファ記
憶装置１６０は、オペランド用ＴＬＢ１５０で求められ
たＣＬＩ−ＢＣ複合命令の第１オペランドの物理アドレ
スにより参照され、演算の実行に必要となる第１オペラ
ンドデータが演算実行部１７０に供給可能となる。ま
た、命令用バッファ記憶装置２２０は、命令用ＴＬＢ２
１０で求められた分岐先命令の物理アドレスにより参照
され、分岐先命令がＩＢＲ１０に供給可能となる。

【００６１】第６サイクルにおいて、ＣＬＩ−ＢＣ複合
命令のＬステージと分岐先命令読み出しのＬステージが
並行して処理される。制御記憶１３０から取り出された
ＣＬＩ−ＢＣ複合命令の制御情報は、演算実行部１７０
に転送され、オペランド用バッファ記憶装置１６０から
取り出されたＣＬＩ−ＢＣ複合命令の第１オペランドデ
ータとＣＬＩ命令中のＩ２フィールドの内容である第２
オペランドデータも演算実行部に転送される。また、命
令用バッファ記憶装置２２０から取り出された分岐先命
令は、ＩＢＲ１０に供給される。但し、分岐が不成立の
場合、この分岐先命令は使用されない。従って、図２に
示す例の場合、この分岐先命令は使用されない。

【００６２】第７サイクルにおいて、演算実行部１７０
は、ＣＬＩ−ＢＣ複合命令の演算を実行する。すなわ
ち、演算実行部１７０は、オペランド用バッファ記憶装
置１６０から読み出される第１オペランドデータと、Ｃ
ＬＩ命令中のＩ２フィールドの内容である第２オペラン
ドデータとを比較し、その比較結果により条件コードを
設定する処理を行う。

【００６３】一方、前述したように、第２サイクルにお
いて、第１の命令取り出しシフタ２０は、命令３の位置
から命令列を取り出すように制御されるので、第３サイ
クルににおいて、命令３がＩＲＰ３０にセットされる。
また、続く第４サイクルにおいて、命令４が順次パイプ
ラインに投入される。

【００６４】前述したように、本発明の実施例は、ＣＬ
Ｉ命令とＢＣ命令とが連続する場合に、これらの命令を
複合化して、ＢＣ命令の処理をＣＬＩ命令のパイプライ
ン処理と並行して実行することが可能となり、かつ、Ｂ
Ｃ命令の分岐が不成立の場合、ＢＣ命令の後続命令であ
る命令３、命令４のパイプラインへの投入を第３サイク
ルから行うことができる。この結果、本発明の実施例
は、同一の条件における従来技術の場合の動作を説明す
る図８に示すフローと比較して命令３、命令４のパイプ
ラインへの投入を１サイクル早めることができ、情報処
理装置の処理速度を向上させることができる。

【００６５】図３はＢＣ命令の分岐が成立した場合のパ
イプラインフローを示す図であり、以下、このパイプラ
インフローを説明する。

【００６６】図３において、命令０はＣＬＩ命令に先行
する命令、命令５はＢＣ命令の分岐先命令、命令６は命
令５に後続する命令でありそれぞれ説明の便宜上加えら
れたものである。

【００６７】図３において、第１サイクルで命令０のＤ
ステージが実行され、第２サイクルでＣＬＩ−ＢＣ複合
命令のＤステージと、分岐先命令読み出しのＤステージ
とが並行して処理されるのは前述した図２の分岐不成立
の場合と同一である。そして、この例の場合、第２サイ
クルのＤステージの処理で、分岐成立を予測することが
できるので、命令３の読み出し処理を開始することな
く、ＣＬＩ−ＢＣ複合命令及び分岐先命令読み出しのＡ
ステージ、Ｔステージ、Ｂステージ、Ｌステージがそれ
ぞれ、並行して順次処理される。この処理も、前述した
図２の分岐不成立の場合と同一である。

【００６８】第７サイクルにおいて、前述したように演
算実行部１７０は、ＣＬＩ−ＢＣ複合命令の演算を実行
し、条件コードの設定が行われる。

【００６９】一方、第６サイクルにおけるＬステージ
で、命令用バッファ記憶装置２２０からＩＢＲ１０に転
送された分岐先命令である命令５は、続く第７サイクル
においてＩＲＰ３０にセットされ、パイプラインによる
処理が開始される。また、続く第８サイクルには命令６
が順次パイプラインに投入される。

【００７０】前述したように、本発明の実施例は、ＣＬ
Ｉ命令とＢＣ命令とを複合化して、ＢＣ命令の処理をＣ
ＬＩ命令のパイプライン処理と並行して実行し、ＢＣ命
令の分岐が不成立の場合、分岐先命令である命令５、そ
の後続命令６のパイプラインへの投入を第７サイクルか
ら行うことができる。この結果、本発明の実施例は、同
一の条件における従来技術の場合の動作を説明する図９
に示すフローと比較して命令５、命令６のパイプライン
への投入を１サイクル早めることができ、情報処理装置
の処理速度を向上させることができる。

【００７１】次に、分岐先命令の読み出しによるオーバ
ヘッドを低減させることができる動作例として、ＢＣＴ
命令の処理について説明する。ＢＣＴ命令は、Ｒ１で示
された汎用レジスタの演算が必要なため、演算器に競合
が生じ、全ての処理を先行する命令と並行して実行する
ことができない。従って、複合命令化することはせずに
分岐先命令の読み出し処理のみを並行して実行する。

【００７２】図４はＢＣＴ命令を含む命令列を、図１に
示す情報処理装置で実行した場合のパイプラインフロー
を示す図であり、以下、これについて説明する。

【００７３】図４に示すフローは、ＢＣＴ命令の分岐が
成立する場合の例であり、命令０、命令１は、ＢＣＴ命
令に先行する命令、命令５はＢＣＴ命令の分岐先命令、
命令６は命令５に後続する命令でありそれぞれ説明の便
宜上加えられたものである。

【００７４】第１サイクルににおいて、命令０がパイプ
ラインに投入されるのに続き、第２サイクルにおいて、
命令１がパイプラインに投入される。このとき、第１の
命令取り出しシフタ２０は、取り出した命令１をＩＲＰ
３０に格納するが、これと同時に、第２の命令取り出し
シフタ４０は、命令１の後続命令であるＢＣＴ命令をＩ
ＲＳ５０に格納する。第２の分岐命令検出回路１０５
は、ＩＲＳ５０に分岐命令であるＢＣＴ命令がセットさ
れたことを検出し、分岐先命令読み出しを開始させる。

【００７５】これにより、第２サイクルにおいて、命令
１のＤステージと分岐先命令読み出しのＤステージとが
並行して処理される。なお、この第２サイクルのＤステ
ージにおいて、ＢＣＴ命令の分岐成立が予測される。ま
た、前述したように命令１とＢＣＴ命令とは命令複合化
の対象ではないので、置換命令発生回路９０は、命令１
のオペレーションコードをそのまま命令デコーダ１１０
に供給すると共に、セレクタ８０を、“０”を選択する
ように制御する。加算器７０は、セレクタ８０から供給
される“０”と、ＩＢＲＯＰ６０の旧値と、第１のＩＬ
Ｃデコーダ３２の出力との和を演算してＩＢＲＯＰ６０
の値を更新する。この結果、ＩＢＲＯＰ６０は、命令１
の後続命令であるＢＣＴ命令を指すように更新される。

【００７６】加算器７０の出力は、第１の命令取り出し
シフタ２０にも供給されるので、続く第３サイクルにお
いて、ＢＣＴ命令が第１の命令取り出しシフタ２０によ
り取り出されてＩＲＰ３０に格納される。また、命令１
がメモリオペランドを必要とする命令であるとすれば、
オペランドの論理アドレスを求めるのに必要となる汎用
レジスタ１８０の参照が行われる。

【００７７】一方、ＢＣＴ命令の分岐先命令の論理アド
レスを求めるために、ＩＲＳ５０にセットされたＢＣＴ
命令のＸ２、Ｂ２フィールドにより汎用レジスタ１８０
が参照され、その内容と、ＢＣＴ命令のＤ２フィールド
の内容とが命令用アドレス加算器２００に供給される。
また、第２の分岐命令検出回路１０５の検出結果と、置
換命令発生回路９０の結果とが第１の分岐命令検出回路
１００に送られ、第３サイクルにおける分岐先命令読み
出し処理が抑止される。

【００７８】第３サイクルにおいて、命令１のＡステー
ジと分岐先命令読み出しのＡステージとが並行して処理
される。命令デコーダ１１０は、置換命令発生回路９０
から供給される命令１のオペレーションコードを解読
し、その解読情報を生成する。また、オペランド用アド
レス加算器１４０は、汎用レジスタ１８０とＩＲＰ３０
とから供給されるデータを加算することにより、命令１
のオペランドの論理アドレスを求める。命令用アドレス
加算器２００は、汎用レジスタ１８０とＩＲＳ５０とか
ら供給されるデータを加算することにより、分岐先命令
の論理アドレスを求める。

【００７９】第４サイクルにおいて、命令１のＴステー
ジと分岐先命令読み出しのＴステージとが並行して処理
される。オペランド用ＴＬＢ１５０は、オペランド用ア
ドレス加算器１４０で求められた命令１のオペランドの
論理アドレスを物理アドレスに変換する。命令用ＴＬＢ
２１０は、命令用アドレス加算器２００で求められた分
岐先命令の論理アドレスを物理アドレスに変換する。

【００８０】第５サイクルにおいて、命令１のＢステー
ジと分岐先命令読み出しのＢステージとが並行して処理
される。制御記憶１３０は、命令デコーダ１１０より供
給される命令解読情報により参照され、命令１の実行に
必要な制御情報を用意する。オペランド用バッファ記憶
装置１６０は、オペランド用ＴＬＢ１５０で求められた
命令１のオペランドの物理アドレスにより参照され、命
令１の演算実行に必要となるオペランドデータを用意す
る。命令用バッファ記憶装置２２０は、命令用ＴＬＢ２
１０で求められた分岐先命令の物理アドレスにより参照
され、分岐先命令を用意する。

【００８１】第６サイクルにおいて、命令１のＬステー
ジと分岐先命令読み出しのＬステージとが並行して処理
される。制御記憶１３０で用意された命令１の制御情報
は、演算実行部１７０に転送され、オペランド用バッフ
ァ記憶装置１６０で用意された命令１のオペランドデー
タも演算実行部１７０に転送される。命令用バッファ記
憶装置２２０で用意された分岐先命令はＩＢＲ１０に供
給される。

【００８２】第７サイクルにおいて、演算実行部１７０
は、命令１の演算を実行する。また、ＢＣＴ命令の分岐
先命令である命令５が第１の命令取り出しシフタ２０を
経由してＩＲＰ３０に格納される。一方、ＢＣＴ命令
は、前述したように第３サイクルにおいて、ＩＲＰ３０
に格納された後、分岐先命令の読み出し以外の処理が実
行され、第８サイクルにおいて、その演算が実行され
る。

【００８３】前述したように、本発明の一実施例は、復
号化を行うことができないＢＣＴ命令の処理を行う場
合、ＢＣＴ命令の分岐先命令の読み出しを分岐命令に先
行する通常の命令と並行して行うことができる。この結
果、本発明の実施例は、同一の条件における従来技術の
場合の動作を説明する図１０に示すフローと比較して命
令５、命令６のパイプラインへの投入を１サイクル早め
ることができ、情報処理装置の処理速度を向上させるこ
とができる。

【００８４】前述までに説明した動作例は、分岐命令を
含む命令列を処理する例であったが、次に、分岐命令を
含まない命令列の複合化を行って処理を行う例を説明す
る。

【００８５】図５はＬ命令及びＬＴＲ命令がこの順で連
続し、これらの命令がＬ−ＬＴＲ複合命令に置換されて
処理される場合のパイプラインフローを示す図である。

【００８６】Ｌ命令とＬＴＲ命令とが複合化される条件
は、図７のＬ命令のＲ１フィールド、ＬＴＲ命令のＲ１
フィールド、Ｒ２フィールドの全てが同一の値を有する
場合である。このような条件でＬ命令及びＬＴＲ命令が
使用されるのは、主記憶装置から汎用レジスタに取り出
したデータの符号を検査し、その結果を条件コードに反
映したい場合である。すなわち、Ｌ命令は、主記憶装置
から汎用レジスタへデータを転送するものであるが、転
送結果を条件コードに反映しないため、通常、Ｌ命令の
後にＬＴＲ命令を置き条件コードに反映させるようにし
ている。

【００８７】本発明の一実施例は、このような場合に、
Ｌ命令とＬＴＲ命令とを複合化して、あたかも転送結果
を条件コードに反映するＬ命令を実行したと同様な動作
を行うことができるものである。すなわち、本発明の一
実施例は、主記憶装置上のデータを汎用レジスタに転送
すると共にその符号を検査し、その結果を条件コードに
反映することができる。

【００８８】Ｌ−ＬＴＲ複合命令の動作は、まず、元の
Ｌ命令が必要とする主記憶装置上のオペランドデータを
読み出し、このオペランドデータを演算実行部１７０を
経由して汎用レジスタ１８０に転送する処理を実行し、
その際演算実行部１７０がオペランドデータの符号の検
査を行い、その結果を条件コードに反映させる処理を行
うことにより実行される。

【００８９】以下、図５を参照してＬ−ＬＴＲ複合命令
のパイプラインフローを説明する。図５において、命令
０はＬ命令に先行する命令、命令３はＬＴＲ命令に後続
する命令、命令４は命令３に後続する命令である。

【００９０】第１サイクルにおいて、第１の命令取り出
しシフタ２０は、ＩＢＲ１０から命令０を取り出してＩ
ＲＰ３０に格納し、同時に、第２の命令取り出しシフタ
４０は、命令０の後続命令であるＬ命令を取り出してＩ
ＲＳ５０に格納する。置換命令発生回路９０は、ＩＲＰ
３０及びＩＲＳ５０の内容を検査し、命令０とＬ命令の
組み合わせが命令複合化の対象ではないことを検出す
る。このため、セレクタ８０は、置換命令発生回路９０
により“０”を選択するよう制御され、“０”を加算器
７０に供給する。従って、ＩＢＲＯＰ６０の内容は、加
算器７０を介して、その旧値と、ＩＲＰ３０内の命令す
なわち命令０の長さとの和に更新される。また、この加
算器７０からの値は、第１の命令取り出しシフタ２０に
も供給される。

【００９１】その結果、第２サイクルにおいて、第１の
命令取り出しシフタ２０は、ＩＲＰ３０にＬ命令を格納
し、第２の命令取り出しシフタ４０は、ＩＲＳ５０にＬ
ＴＲ命令を格納する。このとき、置換命令発生回路９０
は、ＩＲＰ３０及びＩＲＳ５０の内容を検査し、Ｌ命令
とＬＴＲ命令との組み合せが複合化命令の対象であるこ
とを検出し、Ｌ−ＬＴＲ複合命令を発生する。これによ
り、第２サイクルは、Ｌ−ＬＴＲ複合命令のＤステージ
となる。

【００９２】さらに、第２サイクルにおいて、置換命令
発生回路９０は、Ｌ−ＬＴＲ複合命令に割り当てた擬似
オペレーションコードを命令デコーダ１１０に供給する
と共に、第２のＩＬＣデコーダ５２の出力を選択するよ
うにセレクタ８０を制御する。加算器７０は、セレクタ
８０からのＬＴＲ命令の命令長が供給されるので、ＩＢ
ＲＯＰ６０は、その旧値とＬ命令の命令長とＬＴＲ命令
の命令長との和、すなわち、ＬＴＲ命令の後続命令であ
る命令３を指すように加算器７０により更新される。ま
た、加算器７０の値は、第１の命令取り出しシフタ２０
にも供給されるので第３サイクルには命令３がＩＲＰ３
０に格納される。命令デコーダ１１０は、置換命令発生
回路９０から供給される擬似オペレーションコードを解
読し、その解読情報を生成する。さらに、ＩＲＰ３０に
格納されたＬ命令のＸ２、Ｂ２フィールドにより汎用レ
ジスタ１８０が参照され、その汎用レジスタの内容と、
Ｌ命令のＤ２フィールドの内容とが合わせてオペランド
用アドレス加算器１４０に供給される。

【００９３】第３サイクルにおいて、Ｌ−ＬＴＲ複合命
令のＡステージが実行される。オペランド用アドレス加
算器１４０は、汎用レジスタ１８０とＩＲＰ３０とから
供給されるデータを加算することにより、元のＬ命令の
第２オペランドの論理アドレスを求める。

【００９４】第４サイクルにおいて、Ｌ−ＬＴＲ複合命
令のＴステージが実行される。オペランド用ＴＬＢ１５
０は、オペランド用アドレス加算器１４０で求められた
元のＬ命令の第２オペランドの論理アドレスを物理アド
レスに変換する。

【００９５】第５サイクルにおいて、Ｌ−ＬＴＲ複合命
令のＢステージが実行される。オペランド用バッファ記
憶装置１６０は、オペランド用ＴＬＢ１５０で求められ
た元のＬ命令の第２オペランドの物理アドレスにより参
照され、演算実行部１８０で用いられる元のＬ命令の第
２オペランドデータを用意する。また、制御記憶１３０
は、命令デコーダ１１０から取り出された命令解読情報
により参照され、Ｌ−ＬＴＲ複合命令の実行に必要な制
御情報を用意する。

【００９６】第６サイクルにおいて、Ｌ−ＬＴＲ複合命
令のＬステージが実行される。制御記憶１３０で用意さ
れたＬ−ＬＴＲ複合命令の制御情報は、演算実行部１７
０に転送され、同時に、オペランド用バッファ記憶装置
１６０で用意された元のＬ命令の第２オペランドデータ
も演算実行部１７０に転送される。

【００９７】第７サイクルにおいて、Ｌ−ＬＴＲ複合命
令のＥステージが実行され、Ｌ−ＬＴＲ複合命令の演算
が行われる。元のＬ命令の第２オペランドデータは、元
のＬ命令の第１オペランド、すなわち、元のＬＴＲ命令
の第１オペランドが示す汎用レジスタに転送されると共
にその符号が検査され、その結果が条件コードに反映さ
れる。

【００９８】一方、前述したように、第３サイクルには
命令３がパイプラインに投入され、次の第４サイクルに
は次の命令４がパイプラインに投入される。

【００９９】前述したように、本発明の実施例は、Ｌ命
令とＬＴＲ命令とを複合化して実行することができ、こ
れにより、同一の条件における従来技術の場合の動作を
説明する図１１に示すフローと比較して、命令３、命令
４のパイプラインへの投入を１サイクル早めることがで
き、情報処理装置の処理速度の向上を図ることができ
る。

【０１００】

【発明の効果】以上説明したように本発明によれば、予
め決められた組合せの２命令を複合化して１命令として
処理することができ、また、分岐先命令読み出しの少な
くとも一部を分岐命令に先行する命令に並行して行い、
分岐先命令読み出しのオーバヘッドを低減することがで
き、これらにより、情報処理装置の処理速度の向上を図
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例による情報処理装置の構成を
示すブロック図である。

【図２】本発明の一実施例によるＣＬＩ−ＢＣ複合化命
令の分岐不成立の場合のパイプラインフローを説明する
図である。

【図３】本発明の一実施例によるＣＬＩ−ＢＣ複合化命
令の分岐成立の場合のパイプラインフローを説明する図
である。

【図４】本発明の一実施例によるＢＣＴ命令の分岐成立
の場合のパイプラインフローを説明する図である。

【図５】本発明一実施例によるＬ−ＬＴＲ複合命令のパ
イプラインフローを説明する図である。

【図６】従来技術による情報処理装置の構成例を示すブ
ロック図である。

【図７】使用される命令の例を説明する図である。

【図８】従来技術におけるＣＬＩ命令、ＢＣ命令の分岐
不成立の場合のパイプラインフローを説明する図であ
る。

【図９】従来技術におけるＣＬＩ命令、ＢＣ命令の分岐
成立の場合のパイプラインフローを説明する図である。

【図１０】従来技術におけるＢＣＴ命令の分岐成立の場
合のパイプラインフローを説明する図である。

【図１１】従来技術におけるＬ命令、ＬＴＲ命令のパイ
プラインフローを説明する図である。

【符号の説明】

１０命令バッファレジスタ（ＩＢＲ）２０第１の命令取り出しシフタ３０第１の命令レジスタ（ＩＲＰ）３２第１のＩＬＣデコーダ４０第２の命令取り出しシフタ５０第２の命令レジスタ（ＩＲＳ）５２第２のＩＬＣデコーダ６０ポインタ（ＩＢＲＯＰ）７０加算器８０セレクタ９０置換命令発生回路１００第１の分岐命令検出回路１０５第２の分岐命令検出回路１１０命令デコーダ１３０制御記憶１４０オペランド用アドレス加算器１５０オペランド用ＴＬＢ１６０オペランド用バッファ記憶装置１７０演算実行部１８０汎用レジスタ２００命令用アドレス加算器２１０命令用ＴＬＢ２２０命令用バッファ記憶装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者尾島和郎神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内

Claims

【特許請求の範囲】

【請求項１】パイプライン方式の情報処理装置におい
て、メモリから逐次読み出される命令列を一時的に保持
する命令バッファ手段と、前記命令バッファ手段から命
令を逐次取り出してパイプライン処理を起動する第１の
命令取り出し手段と、前記第１の命令取り出し手段によ
り取り出される命令の次の命令を前記命令バッファ手段
から逐次取り出す第２の命令取り出し手段と、前記第１
の命令取り出し手段により取り出される命令を格納する
第１の命令格納手段と、前記第２の命令取り出し手段に
より取り出される命令を格納する第２の命令格納手段
と、前記第１の命令格納手段に格納された命令と前記第
２の命令格納手段に格納された命令との組み合わせが予
め定められた命令の組み合せと一致する場合に、前記命
令の組み合せをそれらの命令と等価な複合命令に置換す
る置換命令発生手段と、前記第２の命令格納手段に格納
された命令が分岐命令であることを検出する分岐命令検
出手段とを備えたことを特徴とする情報処理装置。
【請求項２】前記置換命令発生手段が置換命令を発生
したとき、前記第１の命令取り出し手段は、前記第１の
命令格納手段に前記第２の命令格納手段に格納されてい
る命令の直後の命令を格納することを特徴とする請求項
１記載の情報処理装置。
【請求項３】前記置換命令発生手段が置換命令を発生
したとき、前記第２の命令格納手段に格納された命令の
処理が、前記第１の命令格納手段に格納された命令のパ
イプライン処理と並行して実行されることを特徴とする
請求項１または２記載の情報処理装置。
【請求項４】前記分岐命令検出手段が分岐命令を検出
したとき、前記第２の命令格納手段に格納される分岐命
令の処理の少なくとも一部の処理が、前記第１の命令格
納手段に格納される命令のパイプライン処理と並行して
実行されることを特徴とする請求項１、２または３記載
の情報処理装置。